JPS62206887A - GaAs集積回路 - Google Patents
GaAs集積回路Info
- Publication number
- JPS62206887A JPS62206887A JP61048648A JP4864886A JPS62206887A JP S62206887 A JPS62206887 A JP S62206887A JP 61048648 A JP61048648 A JP 61048648A JP 4864886 A JP4864886 A JP 4864886A JP S62206887 A JPS62206887 A JP S62206887A
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- JP
- Japan
- Prior art keywords
- circuit
- integrated circuit
- fet
- gate width
- fets
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims 2
- 239000013078 crystal Substances 0.000 claims 1
- 239000006185 dispersion Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
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- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、GaAs集積回路に係り、特に内部をFET
で構成してなる集積回路に関する。
で構成してなる集積回路に関する。
GaAs MESFIETを用いた集積回路を用いた集
積回路は、従来のSLを用いたものに比べ高速動作が可
能であることから注目を集めている。
積回路は、従来のSLを用いたものに比べ高速動作が可
能であることから注目を集めている。
GaAs MESFETを用いた論理回路は、ノーマリ
オンロジックとノーマリオフロジックがある。このなか
でノーマリオフロジックの代表であるDCFL(Dir
ect Coupled FET Logic)の回路
構成及びレイアウトを第2図(a)(b)に示す。本回
路では、負荷としてゲート長Lg=1.54.ゲート幅
Vg=10μsのデプレッションFET21、ドライバ
としてゲート長LK=1.57m、ゲート幅wg=2o
tIMノエンハンスメントFE722を用いる。図では
ドライバFETを1つ備えたインバータ回路の例が示さ
れている。このようにDCFLは、GaAs論理回路の
中で□最も回路構成が簡単でゲート当りの消費電力が最
も少ないため、高集積化のために用いる回路として最良
と考えられる。
オンロジックとノーマリオフロジックがある。このなか
でノーマリオフロジックの代表であるDCFL(Dir
ect Coupled FET Logic)の回路
構成及びレイアウトを第2図(a)(b)に示す。本回
路では、負荷としてゲート長Lg=1.54.ゲート幅
Vg=10μsのデプレッションFET21、ドライバ
としてゲート長LK=1.57m、ゲート幅wg=2o
tIMノエンハンスメントFE722を用いる。図では
ドライバFETを1つ備えたインバータ回路の例が示さ
れている。このようにDCFLは、GaAs論理回路の
中で□最も回路構成が簡単でゲート当りの消費電力が最
も少ないため、高集積化のために用いる回路として最良
と考えられる。
しかしDCFLは、他のロジックに比べ電流容量が小さ
く、配線ファンアウト等による容量負荷の駆動能力が小
さい、すなわち負荷による遅延時間の増加率が大きい。
く、配線ファンアウト等による容量負荷の駆動能力が小
さい、すなわち負荷による遅延時間の増加率が大きい。
このような場合第3図に示すような出力段に電流駆動能
力の大きいバッファ回路すなわちゲート幅の大きいFE
Tを用いてこれらの負荷を駆動する方法がとられている
。従ってDCFL回路でLSIを設計する場合、一般に
種々のゲート幅のFETで構成することになる。ところ
がFETは第4図(a) (b)に示すようにゲート幅
Wg、ゲート長t、gが変化すると、FETの閾値電圧
も変化するためLSI上に種々のゲート幅、ゲート長か
らなるFETを搭載することはFET Lきい値のばら
つきが増大を意味している。このように、従来法による
と、回路内に種々の形状のFETが存在し、このため閾
値電圧のばらつきが大きくなり、DCFLのような動作
マージンの小さな回路を用いた場合、これを安定に動作
させることが困難になるという問題点を有していた。
力の大きいバッファ回路すなわちゲート幅の大きいFE
Tを用いてこれらの負荷を駆動する方法がとられている
。従ってDCFL回路でLSIを設計する場合、一般に
種々のゲート幅のFETで構成することになる。ところ
がFETは第4図(a) (b)に示すようにゲート幅
Wg、ゲート長t、gが変化すると、FETの閾値電圧
も変化するためLSI上に種々のゲート幅、ゲート長か
らなるFETを搭載することはFET Lきい値のばら
つきが増大を意味している。このように、従来法による
と、回路内に種々の形状のFETが存在し、このため閾
値電圧のばらつきが大きくなり、DCFLのような動作
マージンの小さな回路を用いた場合、これを安定に動作
させることが困難になるという問題点を有していた。
本発明は上記従来法の欠点に鑑みなされたもので集積回
路の内部回路を構成するFETの特性のばらつきを抑え
たGaAs集積回路を提供することを目的とする。
路の内部回路を構成するFETの特性のばらつきを抑え
たGaAs集積回路を提供することを目的とする。
本発明はGaAs集積回路において集積回路を内部回路
構成するFETのゲート長、ゲート幅を一定にしたFE
T を基本素子として構成したことを特徴とする。
構成するFETのゲート長、ゲート幅を一定にしたFE
T を基本素子として構成したことを特徴とする。
本発明によれば、ゲート長、ゲート幅の同一のFETを
基本素子としてすべてのFETを構成することによりゲ
ート長、あるいはゲート幅に起因するFET特性のばら
つきを抑えることができ、DCFL回路のような回路マ
ージンの低い回路で作られた集積回路においても高歩留
が可能になる。
基本素子としてすべてのFETを構成することによりゲ
ート長、あるいはゲート幅に起因するFET特性のばら
つきを抑えることができ、DCFL回路のような回路マ
ージンの低い回路で作られた集積回路においても高歩留
が可能になる。
以下本発明を実施例を用いて詳細に説明する。
第1図(a)(b)は、本発明を実施した2倍電流ドラ
イバーの例を示している。
イバーの例を示している。
13.14,17.18はEFHTで、ゲート長Lg:
1.5um、ゲート幅111g = 20μsであり、
11,12,15.16はDFETで、ゲート長Lg=
1.5μs、ゲート幅Wg=10虜である。
1.5um、ゲート幅111g = 20μsであり、
11,12,15.16はDFETで、ゲート長Lg=
1.5μs、ゲート幅Wg=10虜である。
(a)、 (b)いずれも2倍電流ドライバであり、寸
法が規格化きれたEFET、 DFHTを基本素子とし
て用いて構成されている。第1図(a)は基本素子であ
る0FETII、12およびEFET13.14を横に
並べた場合で、第1図(b)は基本素子であるDFE!
T15.16およびEFET17.18を縦に並べた場
合である。第5図は本発明の第2の実施例であり、FE
Tを縦積にしてSをソース、Gをゲート、Dをドレイン
とする実効的にゲート幅の長い(Wg=80.till
) FETを構成したものである。第6図はGaAs
DCFL集積回路でよく用いられるプッシュプルドライ
バーであるが、第5図で示すFETを用いて並、旦を構
成することができる。その他事発明はその趣旨を逸脱し
ない範囲で種々変形して実施することができる。
法が規格化きれたEFET、 DFHTを基本素子とし
て用いて構成されている。第1図(a)は基本素子であ
る0FETII、12およびEFET13.14を横に
並べた場合で、第1図(b)は基本素子であるDFE!
T15.16およびEFET17.18を縦に並べた場
合である。第5図は本発明の第2の実施例であり、FE
Tを縦積にしてSをソース、Gをゲート、Dをドレイン
とする実効的にゲート幅の長い(Wg=80.till
) FETを構成したものである。第6図はGaAs
DCFL集積回路でよく用いられるプッシュプルドライ
バーであるが、第5図で示すFETを用いて並、旦を構
成することができる。その他事発明はその趣旨を逸脱し
ない範囲で種々変形して実施することができる。
本実施例を用いて第7図に示す8×8ビット乗算器を試
作した。乗算器の構成要素である全加算器(F、A、)
は第8図に示すようにキャリーと和の出力段のFITが
、DFETでWg/Lg=20um/1.5.cm。
作した。乗算器の構成要素である全加算器(F、A、)
は第8図に示すようにキャリーと和の出力段のFITが
、DFETでWg/Lg=20um/1.5.cm。
EFETt”w*/Lg=40.cas/3.5.cm
と、他の部分に比べ倍の大きさを必要とするため、第5
図に示したような縦積のFETで構成した。この8×8
ビット乗算器の性能は人出カバッファでの遅延を含めて
乗算時間8.Ons、歩留40%であった。なお従来の
方 1式ではその性能は、乗算時間8.4 ns、歩留
30%であった。この歩留の違いは、FET特性のばら
つきが抑えられているか否かの差によるものと考えるこ
とができる。
と、他の部分に比べ倍の大きさを必要とするため、第5
図に示したような縦積のFETで構成した。この8×8
ビット乗算器の性能は人出カバッファでの遅延を含めて
乗算時間8.Ons、歩留40%であった。なお従来の
方 1式ではその性能は、乗算時間8.4 ns、歩留
30%であった。この歩留の違いは、FET特性のばら
つきが抑えられているか否かの差によるものと考えるこ
とができる。
本実施例によれば、ゲート長あるいはゲート幅に起因す
るFET特性のばらつきが抑えられる。従がってDCF
L回路のような、動作マージンの低い回路でより高い歩
留りでGaAs集積回路が得られる。
るFET特性のばらつきが抑えられる。従がってDCF
L回路のような、動作マージンの低い回路でより高い歩
留りでGaAs集積回路が得られる。
従来からゲートアレイでは規格化サイズのFETを7レ
イ状に並べたセミカスタムICとして知られている。し
かし、そのために、チップ面積が大きいという欠点を有
している。そこで性能向上、安価な製造のためにはフル
カスタム設計によるICが好ましいが、フルカスタムI
Cは、種々のサイズのFETを必要とする。そこで本発
明を適用すれば、実効的に、どのFETについても閾値
電圧一定の保証を与えることが可能となるので、 Ga
As ICを歩留よ<gi造するために大きく貢献する
ことができる。
イ状に並べたセミカスタムICとして知られている。し
かし、そのために、チップ面積が大きいという欠点を有
している。そこで性能向上、安価な製造のためにはフル
カスタム設計によるICが好ましいが、フルカスタムI
Cは、種々のサイズのFETを必要とする。そこで本発
明を適用すれば、実効的に、どのFETについても閾値
電圧一定の保証を与えることが可能となるので、 Ga
As ICを歩留よ<gi造するために大きく貢献する
ことができる。
第1図は1本発明の一実施例のインバータのしイアウド
を示す図、第2図は、DCFL構成のインバータとその
レイアウトを示す図、第3図は通常のDCFL構成のイ
ンバータの構成を示す図、第4図は、FET Lきい値
V+。のゲート幅1g依存性及びゲート長Lg依存性を
示す図、第5図は本発明の一実施例であるゲート幅Wg
=80−のFHTのレイアウトを示す図、第6図はプッ
シュプルバッファ回路を示す図、第7図は8×8ビット
乗算器を示す図、第8図は全加算器の回路を示す図であ
志。 11.12,15,16 :ゲート幅vg= Lowノ
DFET。 13.14,17,18 :ゲート幅1jg=20tm
のEFET、21 : DFET。 22 : EFET、 23:ゲート幅すg=io、のDFET、24:ゲート
幅Vg=20μ5(7)EFET、3I:ゲート幅すg
=20μsのDFET、32:ゲート幅Wg = 40
μ5(7) EFET。 51 、ゲート幅111g:80tuaのE
FET、61:ゲート幅Wg=10tIm(7)DFE
T、62:ゲート幅Vg=20m(7)EFET、63
.64 :ゲート幅龍=40−のEFET、80
1.802,803 :インバータ回路。 804.805,806 : 2 人力NOR回路、8
07.808,809,810,811 : 3 人力
NOR回路、812 : 4人力NOR回路。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 (α) Cb) 第 1 因 (α) 第2図 第 3 図 第6図
を示す図、第2図は、DCFL構成のインバータとその
レイアウトを示す図、第3図は通常のDCFL構成のイ
ンバータの構成を示す図、第4図は、FET Lきい値
V+。のゲート幅1g依存性及びゲート長Lg依存性を
示す図、第5図は本発明の一実施例であるゲート幅Wg
=80−のFHTのレイアウトを示す図、第6図はプッ
シュプルバッファ回路を示す図、第7図は8×8ビット
乗算器を示す図、第8図は全加算器の回路を示す図であ
志。 11.12,15,16 :ゲート幅vg= Lowノ
DFET。 13.14,17,18 :ゲート幅1jg=20tm
のEFET、21 : DFET。 22 : EFET、 23:ゲート幅すg=io、のDFET、24:ゲート
幅Vg=20μ5(7)EFET、3I:ゲート幅すg
=20μsのDFET、32:ゲート幅Wg = 40
μ5(7) EFET。 51 、ゲート幅111g:80tuaのE
FET、61:ゲート幅Wg=10tIm(7)DFE
T、62:ゲート幅Vg=20m(7)EFET、63
.64 :ゲート幅龍=40−のEFET、80
1.802,803 :インバータ回路。 804.805,806 : 2 人力NOR回路、8
07.808,809,810,811 : 3 人力
NOR回路、812 : 4人力NOR回路。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 (α) Cb) 第 1 因 (α) 第2図 第 3 図 第6図
Claims (2)
- (1)GaAs結晶を基板とし、該基板上に設けられた
素子から構成されるGaAs集積回路において、集積回
路の内部回路を構成するFETのゲート長及びゲート幅
が一定のFETを1個以上組合せることにより構成され
ることを特徴とするGaAs集積回路。 - (2)前記FETは、GaAsMESFETであること
を特徴とする特許請求の範囲第1項記載のGaAs集積
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61048648A JPS62206887A (ja) | 1986-03-07 | 1986-03-07 | GaAs集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61048648A JPS62206887A (ja) | 1986-03-07 | 1986-03-07 | GaAs集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62206887A true JPS62206887A (ja) | 1987-09-11 |
Family
ID=12809179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61048648A Pending JPS62206887A (ja) | 1986-03-07 | 1986-03-07 | GaAs集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62206887A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0442413A2 (en) * | 1990-02-14 | 1991-08-21 | Kabushiki Kaisha Toshiba | E/D integrated circuit formed in compound semiconductor substrate |
US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
JP2015162625A (ja) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | 窒化物半導体装置 |
-
1986
- 1986-03-07 JP JP61048648A patent/JPS62206887A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0442413A2 (en) * | 1990-02-14 | 1991-08-21 | Kabushiki Kaisha Toshiba | E/D integrated circuit formed in compound semiconductor substrate |
US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
EP0442413A3 (ja) * | 1990-02-14 | 1994-02-02 | Toshiba Kk | |
US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
JP2015162625A (ja) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | 窒化物半導体装置 |
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