JPS62206887A - ＧａＡｓ集積回路 - Google Patents
ＧａＡｓ集積回路Info
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- JPS62206887A JPS62206887A JP61048648A JP4864886A JPS62206887A JP S62206887 A JPS62206887 A JP S62206887A JP 61048648 A JP61048648 A JP 61048648A JP 4864886 A JP4864886 A JP 4864886A JP S62206887 A JPS62206887 A JP S62206887A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- integrated circuit
- fet
- gate width
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims 2
- 239000013078 crystal Substances 0.000 claims 1
- 239000006185 dispersion Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧａＡｓ集積回路に係り、特に内部をＦＥＴ
で構成してなる集積回路に関する。
で構成してなる集積回路に関する。
ＧａＡｓ ＭＥＳＦＩＥＴを用いた集積回路を用いた集
積回路は、従来のＳＬを用いたものに比べ高速動作が可
能であることから注目を集めている。
積回路は、従来のＳＬを用いたものに比べ高速動作が可
能であることから注目を集めている。
ＧａＡｓ ＭＥＳＦＥＴを用いた論理回路は、ノーマリ
オンロジックとノーマリオフロジックがある。このなか
でノーマリオフロジックの代表であるＤＣＦＬ（Ｄｉｒ
ｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）の回路
構成及びレイアウトを第２図（ａ）（ｂ）に示す。本回
路では、負荷としてゲート長Ｌｇ＝１．５４．ゲート幅
Ｖｇ＝１０μｓのデプレッションＦＥＴ２１、ドライバ
としてゲート長ＬＫ＝１．５７ｍ、ゲート幅ｗｇ＝２ｏ
ｔＩＭノエンハンスメントＦＥ７２２を用いる。図では
ドライバＦＥＴを１つ備えたインバータ回路の例が示さ
れている。このようにＤＣＦＬは、ＧａＡｓ論理回路の
中で□最も回路構成が簡単でゲート当りの消費電力が最
も少ないため、高集積化のために用いる回路として最良
と考えられる。
オンロジックとノーマリオフロジックがある。このなか
でノーマリオフロジックの代表であるＤＣＦＬ（Ｄｉｒ
ｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）の回路
構成及びレイアウトを第２図（ａ）（ｂ）に示す。本回
路では、負荷としてゲート長Ｌｇ＝１．５４．ゲート幅
Ｖｇ＝１０μｓのデプレッションＦＥＴ２１、ドライバ
としてゲート長ＬＫ＝１．５７ｍ、ゲート幅ｗｇ＝２ｏ
ｔＩＭノエンハンスメントＦＥ７２２を用いる。図では
ドライバＦＥＴを１つ備えたインバータ回路の例が示さ
れている。このようにＤＣＦＬは、ＧａＡｓ論理回路の
中で□最も回路構成が簡単でゲート当りの消費電力が最
も少ないため、高集積化のために用いる回路として最良
と考えられる。
しかしＤＣＦＬは、他のロジックに比べ電流容量が小さ
く、配線ファンアウト等による容量負荷の駆動能力が小
さい、すなわち負荷による遅延時間の増加率が大きい。
く、配線ファンアウト等による容量負荷の駆動能力が小
さい、すなわち負荷による遅延時間の増加率が大きい。
このような場合第３図に示すような出力段に電流駆動能
力の大きいバッファ回路すなわちゲート幅の大きいＦＥ
Ｔを用いてこれらの負荷を駆動する方法がとられている
。従ってＤＣＦＬ回路でＬＳＩを設計する場合、一般に
種々のゲート幅のＦＥＴで構成することになる。ところ
がＦＥＴは第４図（ａ） （ｂ）に示すようにゲート幅
Ｗｇ、ゲート長ｔ、ｇが変化すると、ＦＥＴの閾値電圧
も変化するためＬＳＩ上に種々のゲート幅、ゲート長か
らなるＦＥＴを搭載することはＦＥＴ Ｌきい値のばら
つきが増大を意味している。このように、従来法による
と、回路内に種々の形状のＦＥＴが存在し、このため閾
値電圧のばらつきが大きくなり、ＤＣＦＬのような動作
マージンの小さな回路を用いた場合、これを安定に動作
させることが困難になるという問題点を有していた。
力の大きいバッファ回路すなわちゲート幅の大きいＦＥ
Ｔを用いてこれらの負荷を駆動する方法がとられている
。従ってＤＣＦＬ回路でＬＳＩを設計する場合、一般に
種々のゲート幅のＦＥＴで構成することになる。ところ
がＦＥＴは第４図（ａ） （ｂ）に示すようにゲート幅
Ｗｇ、ゲート長ｔ、ｇが変化すると、ＦＥＴの閾値電圧
も変化するためＬＳＩ上に種々のゲート幅、ゲート長か
らなるＦＥＴを搭載することはＦＥＴ Ｌきい値のばら
つきが増大を意味している。このように、従来法による
と、回路内に種々の形状のＦＥＴが存在し、このため閾
値電圧のばらつきが大きくなり、ＤＣＦＬのような動作
マージンの小さな回路を用いた場合、これを安定に動作
させることが困難になるという問題点を有していた。
本発明は上記従来法の欠点に鑑みなされたもので集積回
路の内部回路を構成するＦＥＴの特性のばらつきを抑え
たＧａＡｓ集積回路を提供することを目的とする。
路の内部回路を構成するＦＥＴの特性のばらつきを抑え
たＧａＡｓ集積回路を提供することを目的とする。
本発明はＧａＡｓ集積回路において集積回路を内部回路
構成するＦＥＴのゲート長、ゲート幅を一定にしたＦＥ
Ｔ を基本素子として構成したことを特徴とする。
構成するＦＥＴのゲート長、ゲート幅を一定にしたＦＥ
Ｔ を基本素子として構成したことを特徴とする。
本発明によれば、ゲート長、ゲート幅の同一のＦＥＴを
基本素子としてすべてのＦＥＴを構成することによりゲ
ート長、あるいはゲート幅に起因するＦＥＴ特性のばら
つきを抑えることができ、ＤＣＦＬ回路のような回路マ
ージンの低い回路で作られた集積回路においても高歩留
が可能になる。
基本素子としてすべてのＦＥＴを構成することによりゲ
ート長、あるいはゲート幅に起因するＦＥＴ特性のばら
つきを抑えることができ、ＤＣＦＬ回路のような回路マ
ージンの低い回路で作られた集積回路においても高歩留
が可能になる。
以下本発明を実施例を用いて詳細に説明する。
第１図（ａ）（ｂ）は、本発明を実施した２倍電流ドラ
イバーの例を示している。
イバーの例を示している。
１３．１４，１７．１８はＥＦＨＴで、ゲート長Ｌｇ：
１．５ｕｍ、ゲート幅１１１ｇ ＝ ２０μｓであり、
１１，１２，１５．１６はＤＦＥＴで、ゲート長Ｌｇ＝
１．５μｓ、ゲート幅Ｗｇ＝１０虜である。
１．５ｕｍ、ゲート幅１１１ｇ ＝ ２０μｓであり、
１１，１２，１５．１６はＤＦＥＴで、ゲート長Ｌｇ＝
１．５μｓ、ゲート幅Ｗｇ＝１０虜である。
（ａ）、 （ｂ）いずれも２倍電流ドライバであり、寸
法が規格化きれたＥＦＥＴ、 ＤＦＨＴを基本素子とし
て用いて構成されている。第１図（ａ）は基本素子であ
る０ＦＥＴＩＩ、１２およびＥＦＥＴ１３．１４を横に
並べた場合で、第１図（ｂ）は基本素子であるＤＦＥ！
Ｔ１５．１６およびＥＦＥＴ１７．１８を縦に並べた場
合である。第５図は本発明の第２の実施例であり、ＦＥ
Ｔを縦積にしてＳをソース、Ｇをゲート、Ｄをドレイン
とする実効的にゲート幅の長い（Ｗｇ＝８０．ｔｉｌｌ
） ＦＥＴを構成したものである。第６図はＧａＡｓ
ＤＣＦＬ集積回路でよく用いられるプッシュプルドライ
バーであるが、第５図で示すＦＥＴを用いて並、旦を構
成することができる。その他事発明はその趣旨を逸脱し
ない範囲で種々変形して実施することができる。
法が規格化きれたＥＦＥＴ、 ＤＦＨＴを基本素子とし
て用いて構成されている。第１図（ａ）は基本素子であ
る０ＦＥＴＩＩ、１２およびＥＦＥＴ１３．１４を横に
並べた場合で、第１図（ｂ）は基本素子であるＤＦＥ！
Ｔ１５．１６およびＥＦＥＴ１７．１８を縦に並べた場
合である。第５図は本発明の第２の実施例であり、ＦＥ
Ｔを縦積にしてＳをソース、Ｇをゲート、Ｄをドレイン
とする実効的にゲート幅の長い（Ｗｇ＝８０．ｔｉｌｌ
） ＦＥＴを構成したものである。第６図はＧａＡｓ
ＤＣＦＬ集積回路でよく用いられるプッシュプルドライ
バーであるが、第５図で示すＦＥＴを用いて並、旦を構
成することができる。その他事発明はその趣旨を逸脱し
ない範囲で種々変形して実施することができる。
本実施例を用いて第７図に示す８×８ビット乗算器を試
作した。乗算器の構成要素である全加算器（Ｆ、Ａ、）
は第８図に示すようにキャリーと和の出力段のＦＩＴが
、ＤＦＥＴでＷｇ／Ｌｇ＝２０ｕｍ／１．５．ｃｍ。
作した。乗算器の構成要素である全加算器（Ｆ、Ａ、）
は第８図に示すようにキャリーと和の出力段のＦＩＴが
、ＤＦＥＴでＷｇ／Ｌｇ＝２０ｕｍ／１．５．ｃｍ。
ＥＦＥＴｔ”ｗ＊／Ｌｇ＝４０．ｃａｓ／３．５．ｃｍ
と、他の部分に比べ倍の大きさを必要とするため、第５
図に示したような縦積のＦＥＴで構成した。この８×８
ビット乗算器の性能は人出カバッファでの遅延を含めて
乗算時間８．Ｏｎｓ、歩留４０％であった。なお従来の
方 １式ではその性能は、乗算時間８．４ ｎｓ、歩留
３０％であった。この歩留の違いは、ＦＥＴ特性のばら
つきが抑えられているか否かの差によるものと考えるこ
とができる。
と、他の部分に比べ倍の大きさを必要とするため、第５
図に示したような縦積のＦＥＴで構成した。この８×８
ビット乗算器の性能は人出カバッファでの遅延を含めて
乗算時間８．Ｏｎｓ、歩留４０％であった。なお従来の
方 １式ではその性能は、乗算時間８．４ ｎｓ、歩留
３０％であった。この歩留の違いは、ＦＥＴ特性のばら
つきが抑えられているか否かの差によるものと考えるこ
とができる。
本実施例によれば、ゲート長あるいはゲート幅に起因す
るＦＥＴ特性のばらつきが抑えられる。従がってＤＣＦ
Ｌ回路のような、動作マージンの低い回路でより高い歩
留りでＧａＡｓ集積回路が得られる。
るＦＥＴ特性のばらつきが抑えられる。従がってＤＣＦ
Ｌ回路のような、動作マージンの低い回路でより高い歩
留りでＧａＡｓ集積回路が得られる。
従来からゲートアレイでは規格化サイズのＦＥＴを７レ
イ状に並べたセミカスタムＩＣとして知られている。し
かし、そのために、チップ面積が大きいという欠点を有
している。そこで性能向上、安価な製造のためにはフル
カスタム設計によるＩＣが好ましいが、フルカスタムＩ
Ｃは、種々のサイズのＦＥＴを必要とする。そこで本発
明を適用すれば、実効的に、どのＦＥＴについても閾値
電圧一定の保証を与えることが可能となるので、 Ｇａ
Ａｓ ＩＣを歩留よ＜ｇｉ造するために大きく貢献する
ことができる。
イ状に並べたセミカスタムＩＣとして知られている。し
かし、そのために、チップ面積が大きいという欠点を有
している。そこで性能向上、安価な製造のためにはフル
カスタム設計によるＩＣが好ましいが、フルカスタムＩ
Ｃは、種々のサイズのＦＥＴを必要とする。そこで本発
明を適用すれば、実効的に、どのＦＥＴについても閾値
電圧一定の保証を与えることが可能となるので、 Ｇａ
Ａｓ ＩＣを歩留よ＜ｇｉ造するために大きく貢献する
ことができる。
第１図は１本発明の一実施例のインバータのしイアウド
を示す図、第２図は、ＤＣＦＬ構成のインバータとその
レイアウトを示す図、第３図は通常のＤＣＦＬ構成のイ
ンバータの構成を示す図、第４図は、ＦＥＴ Ｌきい値
Ｖ＋。のゲート幅１ｇ依存性及びゲート長Ｌｇ依存性を
示す図、第５図は本発明の一実施例であるゲート幅Ｗｇ
＝８０−のＦＨＴのレイアウトを示す図、第６図はプッ
シュプルバッファ回路を示す図、第７図は８×８ビット
乗算器を示す図、第８図は全加算器の回路を示す図であ
志。 １１．１２，１５，１６ ：ゲート幅ｖｇ＝ Ｌｏｗノ
ＤＦＥＴ。 １３．１４，１７，１８ ：ゲート幅１ｊｇ＝２０ｔｍ
のＥＦＥＴ、２１ ： ＤＦＥＴ。 ２２ ： ＥＦＥＴ、 ２３：ゲート幅すｇ＝ｉｏ、のＤＦＥＴ、２４：ゲート
幅Ｖｇ＝２０μ５（７）ＥＦＥＴ、３Ｉ：ゲート幅すｇ
＝２０μｓのＤＦＥＴ、３２：ゲート幅Ｗｇ ＝ ４０
μ５（７） ＥＦＥＴ。 ５１ 、ゲート幅１１１ｇ：８０ｔｕａのＥ
ＦＥＴ、６１：ゲート幅Ｗｇ＝１０ｔＩｍ（７）ＤＦＥ
Ｔ、６２：ゲート幅Ｖｇ＝２０ｍ（７）ＥＦＥＴ、６３
．６４ ：ゲート幅龍＝４０−のＥＦＥＴ、８０
１．８０２，８０３ ：インバータ回路。 ８０４．８０５，８０６ ： ２ 人力ＮＯＲ回路、８
０７．８０８，８０９，８１０，８１１ ： ３ 人力
ＮＯＲ回路、８１２ ： ４人力ＮＯＲ回路。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （α） Ｃｂ） 第 １ 因 （α） 第２図 第 ３ 図 第６図
を示す図、第２図は、ＤＣＦＬ構成のインバータとその
レイアウトを示す図、第３図は通常のＤＣＦＬ構成のイ
ンバータの構成を示す図、第４図は、ＦＥＴ Ｌきい値
Ｖ＋。のゲート幅１ｇ依存性及びゲート長Ｌｇ依存性を
示す図、第５図は本発明の一実施例であるゲート幅Ｗｇ
＝８０−のＦＨＴのレイアウトを示す図、第６図はプッ
シュプルバッファ回路を示す図、第７図は８×８ビット
乗算器を示す図、第８図は全加算器の回路を示す図であ
志。 １１．１２，１５，１６ ：ゲート幅ｖｇ＝ Ｌｏｗノ
ＤＦＥＴ。 １３．１４，１７，１８ ：ゲート幅１ｊｇ＝２０ｔｍ
のＥＦＥＴ、２１ ： ＤＦＥＴ。 ２２ ： ＥＦＥＴ、 ２３：ゲート幅すｇ＝ｉｏ、のＤＦＥＴ、２４：ゲート
幅Ｖｇ＝２０μ５（７）ＥＦＥＴ、３Ｉ：ゲート幅すｇ
＝２０μｓのＤＦＥＴ、３２：ゲート幅Ｗｇ ＝ ４０
μ５（７） ＥＦＥＴ。 ５１ 、ゲート幅１１１ｇ：８０ｔｕａのＥ
ＦＥＴ、６１：ゲート幅Ｗｇ＝１０ｔＩｍ（７）ＤＦＥ
Ｔ、６２：ゲート幅Ｖｇ＝２０ｍ（７）ＥＦＥＴ、６３
．６４ ：ゲート幅龍＝４０−のＥＦＥＴ、８０
１．８０２，８０３ ：インバータ回路。 ８０４．８０５，８０６ ： ２ 人力ＮＯＲ回路、８
０７．８０８，８０９，８１０，８１１ ： ３ 人力
ＮＯＲ回路、８１２ ： ４人力ＮＯＲ回路。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （α） Ｃｂ） 第 １ 因 （α） 第２図 第 ３ 図 第６図
Claims (2)
- （１）ＧａＡｓ結晶を基板とし、該基板上に設けられた
素子から構成されるＧａＡｓ集積回路において、集積回
路の内部回路を構成するＦＥＴのゲート長及びゲート幅
が一定のＦＥＴを１個以上組合せることにより構成され
ることを特徴とするＧａＡｓ集積回路。 - （２）前記ＦＥＴは、ＧａＡｓＭＥＳＦＥＴであること
を特徴とする特許請求の範囲第１項記載のＧａＡｓ集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048648A JPS62206887A (ja) | 1986-03-07 | 1986-03-07 | ＧａＡｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048648A JPS62206887A (ja) | 1986-03-07 | 1986-03-07 | ＧａＡｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62206887A true JPS62206887A (ja) | 1987-09-11 |
Family
ID=12809179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048648A Pending JPS62206887A (ja) | 1986-03-07 | 1986-03-07 | ＧａＡｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206887A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0442413A2 (en) * | 1990-02-14 | 1991-08-21 | Kabushiki Kaisha Toshiba | E/D integrated circuit formed in compound semiconductor substrate |
| US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
| JP2015162625A (ja) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | 窒化物半導体装置 |
-
1986
- 1986-03-07 JP JP61048648A patent/JPS62206887A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0442413A2 (en) * | 1990-02-14 | 1991-08-21 | Kabushiki Kaisha Toshiba | E/D integrated circuit formed in compound semiconductor substrate |
| US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
| EP0442413A3 (ja) * | 1990-02-14 | 1994-02-02 | Toshiba Kk | |
| US5751033A (en) * | 1994-03-15 | 1998-05-12 | Nec Corporation | Frequency converter circuit structure having two sources |
| JP2015162625A (ja) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | 窒化物半導体装置 |
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