JP2545807B2 - Ｄｃｆｌ回路 - Google Patents
Ｄｃｆｌ回路Info
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- load
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、化合物半導体素子を用いた論理ゲート回路
としてのDCFL回路に関し、特に出力特性に優れたDCFL回
路である。
としてのDCFL回路に関し、特に出力特性に優れたDCFL回
路である。
B.発明の概要 本発明は、化合物半導体素子を用いた論理ゲート回路
としてのDCFL回路において、負荷に並列接続されるイン
ピーダンス変換手段を設けることにより、その伝達特性
の向上を図ったものである。
としてのDCFL回路において、負荷に並列接続されるイン
ピーダンス変換手段を設けることにより、その伝達特性
の向上を図ったものである。
C.従来の技術 化合物半導体素子を用いた論理ゲート回路としてのDC
FL（Direct Coupled FET Logic）回路が知られている。
FL（Direct Coupled FET Logic）回路が知られている。
このDCFL回路の構成は、第３図に示すように、第１の
電位すなわち電源電圧VDDと第２の電位すなわち接地電
圧VSSの間に、負荷R1と、例えばGaAs等の化合物半導体
素子により構成されるFET31のソース・ドレインとを直
列接続する構成としており、そのFET31のゲートが入力
端子とされ、そのドレイン側から出力を取り出してい
る。
電位すなわち電源電圧VDDと第２の電位すなわち接地電
圧VSSの間に、負荷R1と、例えばGaAs等の化合物半導体
素子により構成されるFET31のソース・ドレインとを直
列接続する構成としており、そのFET31のゲートが入力
端子とされ、そのドレイン側から出力を取り出してい
る。
このDCFL回路は、入出力反転動作を行う機能を有し、
簡単な回路構成であって、低消費電力であるという特徴
を有している。
簡単な回路構成であって、低消費電力であるという特徴
を有している。
D.発明が解決しようとする問題点 このような構成からなるDCFL回路においては、スイッ
チング速度の高速化と動作マージンの確保が両立し難い
関係にある。
チング速度の高速化と動作マージンの確保が両立し難い
関係にある。
すなわち、まず第４図に、従来のDCFL回路において、
負荷R1の値を大きくした電圧利得重視型のDCFL回路の伝
達特性を示す。この第４図に示すように、負荷R1の値を
大きくしたときには、雑音等を許容すべき範囲の動作マ
ージンを大きく取ることができるが、負荷R1の値が大き
いため、論理ローレベルＶ（Ｌ）の値も下がり、論理振
幅（ロジックスウィング）の幅も大きくなり、電流供給
能力が低下して、そのスイッチング速度は遅くなる。そ
して、電流供給能力が低下した場合には、特に化合物半
導体基板上で配線をある程度の距離を以て行う際に、そ
の次段の回路を駆動する能力が低下するという問題にな
る。
負荷R1の値を大きくした電圧利得重視型のDCFL回路の伝
達特性を示す。この第４図に示すように、負荷R1の値を
大きくしたときには、雑音等を許容すべき範囲の動作マ
ージンを大きく取ることができるが、負荷R1の値が大き
いため、論理ローレベルＶ（Ｌ）の値も下がり、論理振
幅（ロジックスウィング）の幅も大きくなり、電流供給
能力が低下して、そのスイッチング速度は遅くなる。そ
して、電流供給能力が低下した場合には、特に化合物半
導体基板上で配線をある程度の距離を以て行う際に、そ
の次段の回路を駆動する能力が低下するという問題にな
る。
一方、第５図に示すように、負荷R1の値を小さくした
電流供給能力重視型のDCFL回路では、論理ローレベルＶ
（Ｌ）の値も大きく、論理振幅の幅も小さいため、その
スイッチング速度は高速なものとなるが、逆に電圧利得
を得ることができず、その動作マージンは小さくなっ
て、誤動作等の問題が生ずることになる。
電流供給能力重視型のDCFL回路では、論理ローレベルＶ
（Ｌ）の値も大きく、論理振幅の幅も小さいため、その
スイッチング速度は高速なものとなるが、逆に電圧利得
を得ることができず、その動作マージンは小さくなっ
て、誤動作等の問題が生ずることになる。
そこで、本発明は上述の問題点に鑑み、スイッチング
速度の高速化と動作マージンの確保が両立するような関
係の伝達特性を有するDCFL回路の提供を目的とする。
速度の高速化と動作マージンの確保が両立するような関
係の伝達特性を有するDCFL回路の提供を目的とする。
E.問題点を解決するための手段 本発明は、第１の電位と第２の電位の間に負荷及びFE
Tのソース・ドレインを直列接続し、上記第１のFETのゲ
ートが入力とされる第１のDCFL回路と、上記第１の電位
と第２の電位の間に負荷及び第２のFETのソース・ドレ
インを直列接続し、上記第１のFETのドレインが上記第
２のFETのゲートに接続された第２のDCFL回路と、上記
第１の電位と上記第１のFETのドレインとの間に抵抗及
びFETのソース・ドレインを直列接続し、上記FETのゲー
トを上記第２のFETのドレインに接続してなるインピー
ダンス変換手段を有してなるDCFL回路により上述の問題
点を解決する。
Tのソース・ドレインを直列接続し、上記第１のFETのゲ
ートが入力とされる第１のDCFL回路と、上記第１の電位
と第２の電位の間に負荷及び第２のFETのソース・ドレ
インを直列接続し、上記第１のFETのドレインが上記第
２のFETのゲートに接続された第２のDCFL回路と、上記
第１の電位と上記第１のFETのドレインとの間に抵抗及
びFETのソース・ドレインを直列接続し、上記FETのゲー
トを上記第２のFETのドレインに接続してなるインピー
ダンス変換手段を有してなるDCFL回路により上述の問題
点を解決する。
F.作用 上述のような問題点を解決するためには、適度な電圧
利得を保ちながら、論理振幅を小さくするような伝達特
性が必要とされる。すなわち、第２図に示すように、入
力電力Vinの増加に伴い、ある電圧V1から急峻に出力電
圧Voutは立ち下がり、論理スレッショルド電圧（入力電
圧Vin＝出力電圧Voutの点）を通って、電圧V2からその
レベルが高いような論理ローレベルＶ（Ｌ）に至るよう
にすることで、動作マージンを十分に確保することもで
き、そのスイッチング速度は高速化する。
利得を保ちながら、論理振幅を小さくするような伝達特
性が必要とされる。すなわち、第２図に示すように、入
力電力Vinの増加に伴い、ある電圧V1から急峻に出力電
圧Voutは立ち下がり、論理スレッショルド電圧（入力電
圧Vin＝出力電圧Voutの点）を通って、電圧V2からその
レベルが高いような論理ローレベルＶ（Ｌ）に至るよう
にすることで、動作マージンを十分に確保することもで
き、そのスイッチング速度は高速化する。
そこで、本願発明に係るDCFL回路では、第１のDCFL回
路の負荷にインピーダンス変換手段を並列接続し、上記
インピーダンス変換手段を構成しているFETのゲートに
第２のDCFL回路の出力を帰還するることによって、上記
インピーダンス変換手段のインピーダンスを制御する。
これにより、このインピーダンス変換手段は、例えば立
ち下がり時においては、並列接続されるインピーダンス
変換手段はハイインピーダンスとなり、電圧利得を得る
ことができ、急峻な立ち下がりを実現することになる。
そして、入力が論理スレッショルド電圧を越えたところ
で、上記インピーダンス変換手段はローインピーダンス
となり、出力等の電流を当該インピーダンス変換手段を
介して供給できるようになる。
路の負荷にインピーダンス変換手段を並列接続し、上記
インピーダンス変換手段を構成しているFETのゲートに
第２のDCFL回路の出力を帰還するることによって、上記
インピーダンス変換手段のインピーダンスを制御する。
これにより、このインピーダンス変換手段は、例えば立
ち下がり時においては、並列接続されるインピーダンス
変換手段はハイインピーダンスとなり、電圧利得を得る
ことができ、急峻な立ち下がりを実現することになる。
そして、入力が論理スレッショルド電圧を越えたところ
で、上記インピーダンス変換手段はローインピーダンス
となり、出力等の電流を当該インピーダンス変換手段を
介して供給できるようになる。
G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例のDCFL回路は、インピーダンス変換手段とし
て負荷R2とFET2からなる回路を有し、この回路を動作さ
せることにより、そのスイッチング速度の高速化と動作
マージンの確保が両立するような関係の伝達特性を実現
するものである。
て負荷R2とFET2からなる回路を有し、この回路を動作さ
せることにより、そのスイッチング速度の高速化と動作
マージンの確保が両立するような関係の伝達特性を実現
するものである。
まず、本実施例のDCFL回路の構成は、第１図に示すよ
うに、第１の電位すなわち電源電圧VDDと第２の電位す
なわち接地電圧VSSの間に、負荷R1と、例えばGaAs等の
化合物半導体素子により構成されるFET1のソース・ドレ
インとを直列接続しており、上記負荷R1と並列接続する
ように、負荷R2とFET2からなるインピーダンス変換手段
を配設している。
うに、第１の電位すなわち電源電圧VDDと第２の電位す
なわち接地電圧VSSの間に、負荷R1と、例えばGaAs等の
化合物半導体素子により構成されるFET1のソース・ドレ
インとを直列接続しており、上記負荷R1と並列接続する
ように、負荷R2とFET2からなるインピーダンス変換手段
を配設している。
上記FET1のゲートは入力端子とされて、入力信号が供
給される。そして、このFET1のドレイン、すなわち上記
インピーダンス変換手段を構成するFET2のソースから
は、当該DCFL回路（第１図中破線で示す部分に該当す
る。）の出力が取り出され、この出力は次段の従来の回
路構成の負荷R3及びFET3よりなるDCFL回路に入力されて
いる。
給される。そして、このFET1のドレイン、すなわち上記
インピーダンス変換手段を構成するFET2のソースから
は、当該DCFL回路（第１図中破線で示す部分に該当す
る。）の出力が取り出され、この出力は次段の従来の回
路構成の負荷R3及びFET3よりなるDCFL回路に入力されて
いる。
この次段のFET3のドレインは、上記インピーダンス変
換手段を構成するFET2のゲートに接続されて帰還ループ
をなし、本実施例のDCFL回路は、この次段の出力電圧に
応じてFET2のインピーダンスの値を変化させるように動
作することになる。
換手段を構成するFET2のゲートに接続されて帰還ループ
をなし、本実施例のDCFL回路は、この次段の出力電圧に
応じてFET2のインピーダンスの値を変化させるように動
作することになる。
上記FET1と上記FET2については、例えばFET2のゲート
幅Wg2は、FET1のゲート幅Wg1のおよそ1/2〜1/3倍程度に
設定され、ゲート幅以外については、略同じ構成とされ
る。また、上記負荷R2の値は、例えば上記負荷R1の１倍
から３倍の値に設定される。
幅Wg2は、FET1のゲート幅Wg1のおよそ1/2〜1/3倍程度に
設定され、ゲート幅以外については、略同じ構成とされ
る。また、上記負荷R2の値は、例えば上記負荷R1の１倍
から３倍の値に設定される。
次に、このようなDCFL回路の動作について説明する。
まず、入力電圧Vin＝出力電圧Voutとされる場合すな
わち論理スレッショルド電圧について考えると、第１図
中、入力端子であるＡ点、DCFL回路の出力端子であるＢ
点及び次段の回路の出力端子であるＣ点の電位は、全て
同じ電位となり、特にＢ点とＣ点の電位が同じであるた
め、上記FET2がエンハンスメント型である限り、当該FE
T2はオフ状態となりハイインピーダンス状態となる。こ
のため等価的にDCFL回路は、並列接続された負荷R2とFE
T2を無いものとして考えることができ、従来のDCFL回路
と同じ構成となり、論理スレッショルド電圧については
従来のものを何ら変更するものではない。
わち論理スレッショルド電圧について考えると、第１図
中、入力端子であるＡ点、DCFL回路の出力端子であるＢ
点及び次段の回路の出力端子であるＣ点の電位は、全て
同じ電位となり、特にＢ点とＣ点の電位が同じであるた
め、上記FET2がエンハンスメント型である限り、当該FE
T2はオフ状態となりハイインピーダンス状態となる。こ
のため等価的にDCFL回路は、並列接続された負荷R2とFE
T2を無いものとして考えることができ、従来のDCFL回路
と同じ構成となり、論理スレッショルド電圧については
従来のものを何ら変更するものではない。
次に、入力電圧Vinがハイレベル側に変動したとき、
すなわち、Ａ点の電位が上昇したときは、上記FET1のオ
ン抵抗が低下して、点Ｂの電位が低下する。すると、次
段のDCFL回路では、その入力電圧が低下することから、
当該次段のDCFL回路の出力電圧は上昇し、点Ｃの電位は
上昇する。この点Ｃの電位が点Ｂの電位に対してエンハ
ンスメント型FET2の閾値電圧Vth以上となったところ
で、当該FET2のドレイン電流値が増大し始め、等価的に
FET1の負荷の値が小さくなることから、論理ローレベル
の低下を防止することができ、論理振幅の値も小さくす
ることができる。
すなわち、Ａ点の電位が上昇したときは、上記FET1のオ
ン抵抗が低下して、点Ｂの電位が低下する。すると、次
段のDCFL回路では、その入力電圧が低下することから、
当該次段のDCFL回路の出力電圧は上昇し、点Ｃの電位は
上昇する。この点Ｃの電位が点Ｂの電位に対してエンハ
ンスメント型FET2の閾値電圧Vth以上となったところ
で、当該FET2のドレイン電流値が増大し始め、等価的に
FET1の負荷の値が小さくなることから、論理ローレベル
の低下を防止することができ、論理振幅の値も小さくす
ることができる。
また、逆に、入力電圧Vin＝出力電圧Voutの状態から
点Ａの電位が低下したときには、点Ｂの電位が上昇して
動作するが、このときの電圧利得を決定するFET1の負荷
の値は、上述のようにインピーダンス変換手段であるFE
T2及び負荷R2からなる回路には依存しないため、適度の
電圧利得を得ることができることになる。また、このと
きFET2は逆バイアスされるため、そのゲート容量は問題
とならないことになる。
点Ａの電位が低下したときには、点Ｂの電位が上昇して
動作するが、このときの電圧利得を決定するFET1の負荷
の値は、上述のようにインピーダンス変換手段であるFE
T2及び負荷R2からなる回路には依存しないため、適度の
電圧利得を得ることができることになる。また、このと
きFET2は逆バイアスされるため、そのゲート容量は問題
とならないことになる。
また、点Ｂがローレベルであるときに、上記FET1が突
然オフになったとすると、電流は上記負荷R1のみならず
負荷R2を通じても流れることになり、電流供給能力は高
いものとなる。
然オフになったとすると、電流は上記負荷R1のみならず
負荷R2を通じても流れることになり、電流供給能力は高
いものとなる。
なお、このような本実施例のDCFL回路について、コン
ピュータシミュレーションした結果、従来のDCFL回路と
略同程度の遅延時間τpdが得られている。
ピュータシミュレーションした結果、従来のDCFL回路と
略同程度の遅延時間τpdが得られている。
このような構成からなる本実施例のDCFL回路によって
は、電圧利得を確保しながら、論理ローレベルを高めの
電位にすることができ、また、レベルによって電流供給
能力を高めることができる。このため論理振幅を小さく
して高速なスイッチング動作を行うことができ、特に高
速動作が要求される化合物半導体素子に適用して成果を
上げることができる。また、その論理振幅を小さくして
も十分な動作マージンを確保できることになり、誤動作
等は有効に防止される。
は、電圧利得を確保しながら、論理ローレベルを高めの
電位にすることができ、また、レベルによって電流供給
能力を高めることができる。このため論理振幅を小さく
して高速なスイッチング動作を行うことができ、特に高
速動作が要求される化合物半導体素子に適用して成果を
上げることができる。また、その論理振幅を小さくして
も十分な動作マージンを確保できることになり、誤動作
等は有効に防止される。
また、特に論理振幅が小さく、高速動作に適すること
から、フリップフロップのような安定点を有する回路の
駆動に対して、最も適したものとなる。また、電流供給
能力が高まるため、次段の回路の例えばFET3の容量が大
きいときでも、その駆動特性は良好なものに維持でき
る。また、電流供給能力を高めるため、配線等を引き回
した場合に有利であり、化合物半導体基板上の設計の自
由度を高めることができる。
から、フリップフロップのような安定点を有する回路の
駆動に対して、最も適したものとなる。また、電流供給
能力が高まるため、次段の回路の例えばFET3の容量が大
きいときでも、その駆動特性は良好なものに維持でき
る。また、電流供給能力を高めるため、配線等を引き回
した場合に有利であり、化合物半導体基板上の設計の自
由度を高めることができる。
なお、上述のFETは、Ｊ−FET（接合型FET）でも良
く、MES−FETでも良い。また、上記FET2の寸法や閾値電
圧Vth等を変えることにより、任意の伝達特性を実現す
ることができる。
く、MES−FETでも良い。また、上記FET2の寸法や閾値電
圧Vth等を変えることにより、任意の伝達特性を実現す
ることができる。
また、上述の実施例においては、能動素子をFET2とし
たインピーダンス変換手段を説明したが、他のインピー
ダンス変換素子等を有するインピーダンス変換手段でも
良い。
たインピーダンス変換手段を説明したが、他のインピー
ダンス変換素子等を有するインピーダンス変換手段でも
良い。
H.発明の効果 本発明のDCFL回路は、出力レベルに応じてインピーダ
ンス変換手段を動作させることにより、電圧利得を確保
しながら、論理振幅を小さくすることができ、また、電
流供給能力を高めることができる。このため高速なスイ
ッチング動作を実現すると共に、動作マージンを確保す
ることができる。また、特に安定レベルを有するフリッ
プフロップ等の回路を接続したときには、その駆動能力
が十分に引き出されることになる。
ンス変換手段を動作させることにより、電圧利得を確保
しながら、論理振幅を小さくすることができ、また、電
流供給能力を高めることができる。このため高速なスイ
ッチング動作を実現すると共に、動作マージンを確保す
ることができる。また、特に安定レベルを有するフリッ
プフロップ等の回路を接続したときには、その駆動能力
が十分に引き出されることになる。
第１図は本発明のDCFL回路の一例を示す回路図、第２図
は技術的課題を解決するためのDCFL回路の伝達特性を示
す特性図、第３図は従来のDCFL回路の回路図、第４図は
従来例の伝達特性の一例を示す特性図、第５図は従来例
の伝達特性の他の一例を示す特性図である。 １……FET ２……FET R1……負荷 R2……負荷
は技術的課題を解決するためのDCFL回路の伝達特性を示
す特性図、第３図は従来のDCFL回路の回路図、第４図は
従来例の伝達特性の一例を示す特性図、第５図は従来例
の伝達特性の他の一例を示す特性図である。 １……FET ２……FET R1……負荷 R2……負荷
Claims (1)
- 【請求項１】第１の電位（VDD）と第２の電位（VSS）の
間に負荷（R1）及び第１のFET（１）のソース・ドレイ
ンを直列接続し、上記第１のFET（１）のゲートが入力
とされる第１のDCFL回路と、 上記第１の電位（VDD）と第２の電位（VSS）の間に負荷
（R3）及び第２のFET（３）のソース・ドレインを直列
接続し、上記第１のFET（１）のドレインが上記第２のF
ET（３）のゲートに接続された第２のDCFL回路と、 上記第１の電位（VDD）と上記第１のFET（１）のドレイ
ンとの間に抵抗（R2）及びFET（２）のソース・ドレイ
ンを直列接続し、上記FET（２）のゲートを上記第２のF
ET（３）のドレインに接続してなるインピーダンス変換
手段とを有してなるDCFL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236683A JP2545807B2 (ja) | 1986-10-04 | 1986-10-04 | Ｄｃｆｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236683A JP2545807B2 (ja) | 1986-10-04 | 1986-10-04 | Ｄｃｆｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390918A JPS6390918A (ja) | 1988-04-21 |
| JP2545807B2 true JP2545807B2 (ja) | 1996-10-23 |
Family
ID=17004229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236683A Expired - Fee Related JP2545807B2 (ja) | 1986-10-04 | 1986-10-04 | Ｄｃｆｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545807B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188718A (ja) * | 1992-12-15 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114256A (en) * | 1974-06-27 | 1976-02-04 | Ibm | Sohogatadenkaikoka toranjisutakudokairo |
| JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Ｎｍｏｓインバ−タ回路 |
-
1986
- 1986-10-04 JP JP61236683A patent/JP2545807B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114256A (en) * | 1974-06-27 | 1976-02-04 | Ibm | Sohogatadenkaikoka toranjisutakudokairo |
| JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Ｎｍｏｓインバ−タ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6390918A (ja) | 1988-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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