JPS61161020A - Ｎｍｏｓインバ−タ回路 - Google Patents

Ｎｍｏｓインバ−タ回路

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JPS61161020A
JPS61161020A JP60001181A JP118185A JPS61161020A JP S61161020 A JPS61161020 A JP S61161020A JP 60001181 A JP60001181 A JP 60001181A JP 118185 A JP118185 A JP 118185A JP S61161020 A JPS61161020 A JP S61161020A
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JP
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mos transistor
output
input
drain
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Toshio Kumamoto
敏夫 熊本
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＮＭＯＳインバータ回路に関するものであ
る。
〔従来の技術〕
従来のＥｌｊ！！！ＮＭＯＳインバーグ回路を第６図。
第７図について説明する。
第６図において、１はＮチャンネルエンハンスメント型
の第１のＭＯＳトランジスタ、２は前記第１のＭＯＳト
ランジスタ１のドレイン端子ＱＫソース端子Ｓを接続し
、ゲート端子Ｇを該ＭＯＳトランジスタのドレイン端子
ＱＫ接続したＮチャンネルエンハンスメント型の第２の
ＭＯＳトランジスタであり、７は前記第２のＭＯＳトラ
ンジスタ２のドレイン端子ＤＫ接続した電源端子で、ｖ
ｏ。
は電源電圧である。また、１は前記第１のＭＯＳトラン
ジスタ１のゲート端子ＧＫ接続した入力端子で、ｖ＋　
　は前記入力端子ＩＫ印加される入力電圧、０は前記第
１７７）ＭＯＳトランジスタ１のドレイン端子りと前記
第２のＭＯＳトランジスタ２のソース端子３に接続した
出力端子で、ｖｏは前記出力端子Ｏに現れる出力電圧、
ＧＮＤは前記第１のＭＯＳトランジスタ１のソース端子
３に接続したグランド端子である。
このＥＥ型ＮＭＯＳインバータ回路は、入力電圧ｖ１　
が高（なったとき、第１のＭＯＳトランジスタ１がオン
し、入力電圧ｖｌ　が低くなったとき。
第１のＭＯＳトランジスタ１がオフする。出力電圧Ｖ。
は電源電圧ｖ０゜を、この場合では第１のＭＯＳトラン
ジスタ１のソース端子Ｓ・ドレイン端子り間のインピー
ダンスに相当するグランド端子ＧＮＤ・出力端子０間の
インピーダンスＺＧＯと、阜 第２のＭＯＳトランジスタ２のソース端子・ドレイン端
子り間のインピーダンスに相当する電源端子Ｔ・出力端
子０間のインピーダンスＺＶＯとの分割比で分割して決
められる。
〔発明が解決しようとする問題点〕
ところが、上記ＮＭＯＳインバータ回路では、絶えず第
２のＭＯＳトランジスタ２に電流が流れ、入出力特性は
第７図のようになだらかな曲線Ａとなる。このため、前
記ＮＭＯＳインバータ回路の感度は、このただなかな曲
ＭＡの傾きで制限されていた。
この発明は、かかる欠点を除去するためＫなされたもの
で、前記入出力特性の傾きを大きくしようとするもので
ある。
〔問題点を解決するための手段〕
この発明は、ＥＥ型ＮＭＯＳインバータ回路において、
前記第２のＭＯＳトランジスタのドレイン端子に、Ｎチ
ャンネル！　７．：はＰチャンネルのデプレッション型
のＭＯＳトランジスタのソース端子またはドレイン端子
を接続し、前記第３または第４のＭＯＳトランジスタの
ドレイン端子ま′ｒＳはソース端子を電源端子に接続し
、ゲート端子を前記出力端子または入力端子に接続した
ものと、さらに、この発明の別の発明に係るＮＭＯＳイ
ンバータ回路は前記第１のＭＯＳ　トランジスタのソー
ス端子に、ＰチャンネルまたはＮチャンネルのデプレッ
ション型の第５または第６のＭＯＳトランジスタのソー
ス端子またはドレイン端子を接続し。
前記第５または第６のＭＯＳトランジスタのドレイン端
子ｔｙ＝はソース端子をグランド端子に接続し、ゲート
端子を前記出力端子または入力端子に接続したものであ
る。
〔作用〕
この発明における第３．第５のデプレッション１１Ｍ０
８トランジスタは、該ゲート端子の電圧が前記出力電圧
に応じて変化し、第４．第６のデプレッション型ＭＯＳ
トランジスタは、該ゲート端子の電圧が前記入力電圧忙
応じて変化し、該デプレッション型ＭＯ３トランジスタ
のソース端子・ドレイン端子間のインピーダンスが、前
記出力電圧を決定する分割比を大きくする方向に変化す
るので、前記入出力特性の傾きが大きくなる。
また、この発明の別の発明においては、第５または第６
のＭＯＳトランジスタによって入出力特性の傾きかさら
忙大き（なる。
〔実施例〕
第１図はこの発明の第１の実施例を示す図であり、ＥＥ
型ＮＭＯＳインバータ回路の第２のＭＯＳトランジスタ
２のトンイン端子ＤＫＮチャンネルデプレンション屋の
第３のＭＯＳトランジスタ３のソース端子Ｓを接続し、
第３のＭＯＳトランジスタ３のドレイン端子りを電源端
子１に接続し、ゲート端子Ｇを前記ＥＥ！ＮＭＯＳイン
バータ回路の出力端子ＯＫ接続したものである。
第１図のよ５なＮＭＯＳインバータ回路では、出力１圧
ｖ０は、この場合では前記第２のＭＯＳトランジスタ２
のソース端子Ｓ・ドレイン端子り間のインピーダンスと
第３のＭＯＳトランジスタ３のソース端子Ｓ・ドレイン
端子り間のインピーダンスの和に相当する出力端子０−
１源端子７のインピーダンスＺＶＯと前記第１のＭＯＳ
トランジスタ１のソース端子Ｓ・ドレイン端子り間のイ
ンピーダンスに相当する出力端子０・グランド端子ＧＮ
Ｄ間のインピーダンスＺＣＯとの分割比で、電源電圧Ｖ
ＤＤを分割して決められる。
入力電圧ｖＩが高くなり、出力電圧ｖ０　が低くなろう
とするとき、この出力電圧ｖ０　　の変化により第３の
ＭＯＳトランジスタ３のインピーダンスが高くなり、第
６図で示した従来のＥＥ！ＮＭＯＳインバータ回路の場
合よりも、出力端子０−１源端子７間のインピーダンス
Ｚ’ＶＯが大きくなる。
したがって、出力端子０・グランド端子ＧＮＤ間のイン
ピーダンス２．０との比で決定される出力電圧ｖ０はさ
らに低くなろうとする。
また、この状態から入力電圧Ｖ、が低くなり出力電圧ｖ
０が高くなろうとするとき、第１のＭＯＳトランジスタ
１のソース端子Ｓ・トンイン端子り間のインピーダンス
が大きくなると同時に、第３のＭＯＳ　トランジスタ３
のソース端子Ｓ・ドレイン端子り間のインピーダンスは
小さくなり、出力電圧ｖ０が高くなろうとする変化が助
長される。
その結果、第２図に示すように、従来型のＥＦＪｆｉＮ
ＭＯＳインピータンス回路の入出力、特性面ｍＡよりも
入出力特性臼＋１！８のように、その立ち下がりが鋭く
なる。
次に、この発明の第２の実施例について説明する。第２
の実施例は前述した第１［ｇの第１の実施例の第３のＭ
ＯＳ）ランラスタ３０代りに第３図に示すように、Ｐチ
ャンネルデプレンション型の第４のＭＯＳ）ランラスタ
４ｆｔ用い、この第４のＭＯＳトランジスタ４のゲート
端子Ｇを入力端子ＩＫ接続し、インパーク回路を構成し
たものである。
この第２の実施例においても、第１の実施例と同様の特
性曲線が得られる。すなわち、入力電圧ｖｌが高くなり
、出力電圧■。が低くなろうとするとき、第４のＭＯＳ
トランジスタ４のインピーダンスが高（なり、出力端子
Ｏ・電源端子１間のインピーダンスｚ′ｖｏが大きくな
る。したがって、出力端子０−１源端子７間のインピー
ダンスｚ′ｖ。
と出力端子０・グランド端子ＧＮＤ間のインピーダンス
ＺＧＯとの比で決まる出力電圧ｖ０は、さらに低くなろ
うとする。
また、この発明の第３の実施例を第４図に示す。
第４図においては、第１図の第１の実施例のＮＭＯＳイ
ンバータ回路の第１のＭＯＳトランジスタ１のソース端
子ＳＫＰチャンネルデプンツション型の第５のＭＯＳ　
トランジスタ５のソース端子Ｓを接続し、この第５のＭ
ＯＳ）ランジスｐ５のドレイン端子０をグランド端子Ｇ
ＮＤＫ接続し、ゲート端子Ｇを前記出力端子０に接続し
たものである。
第４図の場合、入力電圧ｖＩ　　が高くなり、出力電圧
ｖ、、が低くなろうとするとき、この出力電圧ｖ０　の
変化により、第３のＭＯＳトランジスタ３のソース端子
Ｓ・ドレイン端子り間のインピーダンスが高くなり、第
５のＭＯＳトランジスタ５のソース端子Ｓ・ドレイン端
子り間のインピーダンスは低（なり、出力電圧ｖ０　を
決定する分割比はさらに大きくなり、出力電圧ｖ０　は
さらに低くなろうとする。その結果、入出力特性曲線は
第２図の曲＠Ｂと同様に急激な立ち下りを示す。
次に、この発明の第４の実施例について説明する。第４
の実施例は第５図に示す構成であつ工、第４図の第３の
実施例のＮＭＯＳインバータ回路において、第３．第５
のＭＯＳ　トランジスタ３゜５をそれぞれＰチャンネル
、Ｎチャンネルデプレッション型の第４．第６のＭＯＳ
トランジスタ４゜６とし、各ゲート端子Ｇを入力端子Ｉ
Ｋ接続したものである。
第５図の場合、入力電圧Ｖ、が高くなり、出力電圧ｖｏ
が低（なろうとするとき、この入力電圧ｖ１　の変化に
より、第４のＭＯＳトランジスタ４のソース端子Ｓ・ド
レイン端子り間のインピーダンスが高くなり、第６のＭ
ＯＳトランジスタロのソース端子Ｓ・ドレイン端子０間
のインピーダンスは低くなり、出力電圧ｖ０　を決定す
る分割比は、第４図の第３の実施例の場合と同様大きく
なり。
したがって、出力電圧Ｖ。はさらに低（なろうとする。
その結果、入出力特性曲線は第２図の曲線日のよう忙急
激な立ち下りな示す。
以上この発明は、ＥＥ型ＮＭＯＳインバータ回路につい
て説明したが、ＥＤ型インパーク回路についても第３図
圧水す第２の実施例、第５図圧水す第４の実施例におい
℃同様のことがいえる。
〔発明の効果〕
この発明は以上説明したとおり、Ｎチャンネルエンハン
スメント凰の第１のＭＯＳトランジスタのトンイン端子
とＮチャンネルエンハンスメント型の第２のＭＯＳトラ
ンジスタのソース端子盲接続して出力端子とし、第２の
ＭＯＳトランジスタのゲート端子な＃ＭＯＳトランジス
タのドレイン端子に接続し、第１のＭＯＳトランジスタ
のゲート端子を入力端子としｒ、：ＮＭＯＳインバータ
回路において、第２のＭＯＳトランジスタのトンイン端
子に、ＮチャンネルまたはＰチャンネルデプレッション
型の第３または第４のＭＯＳ）ランジスクのソース端子
またはドレイン端子を接続し、前記第３または第４のＭ
ＯＳトランジスタのドレイン端子またはソース端子を電
源端子に接続し、ゲート端子を前記出力端子まｋは入力
端チー接続したので、ＮＭＯＳインバータ回路の入出力
特性の立ち下りが従来のもの忙比較して鋭（なり、感度
を向上することができる。
また、この発明の別の発明は、第１のＭＯＳトランジス
タのソース端子ＫＰチャンネルまたはＮチャンネルデプ
レッション型の第５または第６の１ＶＩＯ８）う７９ス
タのソース端子またはドレイン端子を接続し、第５また
は第６のＭＯＳトランジスタのドレイン端子またはソー
ス端子をグランド端チー接続し、ゲート熾子を前記出方
端子または入力端子に接続したので、上記の感度の向上
をより一層高めることができる効果が得られる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例のＮＭＯＳインバータ
回路を示す図、第２図は第１図のＮＭＯＳインバータ回
路の入出力特性図、第３図、第４図、第５図はこの発明
の第２．第３．第４の実施例のＮＭＯＳインバータ回路
を示す図、第６図は従来のＥＥ型ＮＭＯＳインバータ回
路を示す図、第７図は第６図のＮＭＯＳインバータ回路
の入出力特性図である。 図において、１は第１のＭＯＳトランジスタ、２は第２
のＭＯＳ）ランジスク、３は第３のＭＯＳトランジスタ
、４は第４のＭＯＳトランジスタ。 ５は第５のＭＯＳトランジスタ、６は第６のＭＯＳトラ
ンジスタ、７は電源端子、ｌは入力端子、０は出力端子
、ＧＮＤはグランド端子、ｖＩ　は入力電圧、ｖゆけ出
力電圧である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　大岩増雄　　　（外２名ン 第１図　　第２図 第３図　　第４図 第５図　　第６図 ＮＤ 第７図 入力１ン１− 手続補正書（自発） ｌ、事件の表示　　　特願昭６０−００１１８１号２、
発明の名称　　　ＮＭＯ３インバータ回路３、補正をす
る者 事件との関係　　特許出願人 三菱電機株式会社内 ５、補正の対象 図面 ６、補正の内容 第１図、第３図、第６図をそれぞれ別紙のように補正す
る。 以　　上 第１図 第３図 １・第１のＭＯＳ）ランゾスク ２：ＩＩ２のＭＯＳトランソスク ３、ｌｉ３のＭＯＳ　トランシ゛スク 第６図 ｌ　１０

Claims (2)

    【特許請求の範囲】
  1. （１）Ｎチャンネルエンハンスメント型の第１のＭＯＳ
    トランジスタのドレイン端子とＮチャンネルエンハンス
    メント型の第２のＭＯＳトランジスタのソース端子を接
    続して出力端子とし、前記第１のＭＯＳトランジスタの
    ゲート端子を入力端子とし、前記第２のＭＯＳトランジ
    スタのゲート端子を該ＭＯＳトランジスタのドレイン端
    子に接続したＥＥ型ＮＭＯＳインバータ回路において、
    前記第２のＭＯＳトランジスタのドレイン端子に、Ｎチ
    ャンネルまたはＰチャンネルデプレッション型の第３ま
    たは第４のＭＯＳトランジスタのソース端子またはドレ
    イン端子を接続し、前記第３または第４のＭＯＳトラン
    ジスタのドレイン端子またはソース端子を電源端子に接
    続し、ゲート端子を前記出力端子または入力端子に接続
    したことを特徴とするＮＭＯＳインバータ回路。
  2. （２）Ｎチャンネルエンハンスメント型の第１のＭＯＳ
    トランジスタのドレイン端子とＮチャンネルエンハンス
    メント型の第２のＭＯＳトランジスタのソース端子を接
    続して出力端子とし、前記第１のＭＯＳトランジスタの
    ゲート端子を入力端子とし、前記第２のＭＯＳトランジ
    スタのゲート端子を該ＭＯＳトランジスタのドレイン端
    子に接続したＥＥ型ＮＭＯＳインバータ回路において、
    前記第２のＭＯＳトランジスタのドレイン端子に、Ｎチ
    ャンネルまたはＰチャンネルデプレッション型の第３ま
    たは第４のＭＯＳトランジスタのソース端子またはドレ
    イン端子を接続し、前記第３または第４のＭＯＳトラン
    ジスタのドレイン端子またはソース端子を電源端子に接
    続し、ゲート端子を前記出力端子または入力端子に接続
    し、さらに、前記第１のＭＯＳトランジスタのソース端
    子に、ＰチャンネルまたはＮチャンネルデプレッション
    型の第５または第６のＭＯＳトランジスタのソース端子
    またはドレイン端子を接続し、前記第５または第６のＭ
    ＯＳトランジスタのドレイン端子またはソース端子をグ
    ランド端子に接続し、ゲート端子を前記出力端子または
    入力端子に接続したことを特徴とするＮＭＯＳインバー
    タ回路。
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