JP2634935B2 - 差動型入力回路 - Google Patents
差動型入力回路Info
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- JP2634935B2 JP2634935B2 JP2232122A JP23212290A JP2634935B2 JP 2634935 B2 JP2634935 B2 JP 2634935B2 JP 2232122 A JP2232122 A JP 2232122A JP 23212290 A JP23212290 A JP 23212290A JP 2634935 B2 JP2634935 B2 JP 2634935B2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、差動型入力回路に関し、特に単相駆動型差
動入力回路に関する。
動入力回路に関する。
従来、差動入力回路には単相，両相の２型式があり、
両相型は回路利得を大きく取ることができ、その分入力
振幅を小さくすることができるため好ましいが、通常入
力信号は単相であり入力信号から逆位相信号をつくり両
相とすることは回路的に複雑になり、また入力周波数が
高くなると完全な逆位相をつくりだすことが困難になる
ことから単相入力回路が使用されているのが現状であ
る。
両相型は回路利得を大きく取ることができ、その分入力
振幅を小さくすることができるため好ましいが、通常入
力信号は単相であり入力信号から逆位相信号をつくり両
相とすることは回路的に複雑になり、また入力周波数が
高くなると完全な逆位相をつくりだすことが困難になる
ことから単相入力回路が使用されているのが現状であ
る。
第３図は従来用いられている単相駆動型差動入力回路
の回路図を示す。図において、FET Q1,Q2は負荷抵抗R1,
R2と差動回路11を構成し、FET Q3はその定電流源とな
る。FET Q4,Q5とレベルシフトダイオードD1,D2とは第１
のソースフォロアー型バイアス発生回路12を形成し、ソ
ースフォロアーFET Q4のゲートバイアスは分割抵抗R3,R
4により供給され、かつこのバイアス回路の出力端Ａに
はFET Q1のゲート電極に接続され、入力端子１に加えら
れたRF信号が、端子Ａを経由して差動回路に印加され単
相動作を行う。また、第２のバイアス発生回路13はFET
Q6Q7とレベルシフトダイオードD3,D4とからなってお
り、FET Q6のゲートバイアスは分割抵抗R5,R6により供
給され、このバイアス回路の出力端ＢはFET Q2のゲート
電極に接続され参照電圧となっている。また、VDD,VSS
はおのおの電源端子である。
の回路図を示す。図において、FET Q1,Q2は負荷抵抗R1,
R2と差動回路11を構成し、FET Q3はその定電流源とな
る。FET Q4,Q5とレベルシフトダイオードD1,D2とは第１
のソースフォロアー型バイアス発生回路12を形成し、ソ
ースフォロアーFET Q4のゲートバイアスは分割抵抗R3,R
4により供給され、かつこのバイアス回路の出力端Ａに
はFET Q1のゲート電極に接続され、入力端子１に加えら
れたRF信号が、端子Ａを経由して差動回路に印加され単
相動作を行う。また、第２のバイアス発生回路13はFET
Q6Q7とレベルシフトダイオードD3,D4とからなってお
り、FET Q6のゲートバイアスは分割抵抗R5,R6により供
給され、このバイアス回路の出力端ＢはFET Q2のゲート
電極に接続され参照電圧となっている。また、VDD,VSS
はおのおの電源端子である。
第４図は本発明の発明者等の行った計算機シミュレー
ションの結果を示す波形図である。入力端子１、作動回
路の入力端A,B（参照電圧）、出力端子3,4の各波形が示
してある。
ションの結果を示す波形図である。入力端子１、作動回
路の入力端A,B（参照電圧）、出力端子3,4の各波形が示
してある。
上述した従来の差動回路において、入力端子１のDCバ
イアス値で、例えば±200mVのズレが発生した場合、第
４図（ｂ），（ｃ）に示した如く、出力端3,4の波形のD
C成分もズレてしまい、出力波形の対象性がくずれてし
まうという欠点があった。
イアス値で、例えば±200mVのズレが発生した場合、第
４図（ｂ），（ｃ）に示した如く、出力端3,4の波形のD
C成分もズレてしまい、出力波形の対象性がくずれてし
まうという欠点があった。
本発明の発明者等の製作したデバイスでの実験結果に
よると、出力波形の重なり部分（第４図（ｂ），（ｃ）
で斜線を施した部分）が400mV以下になると正常動作を
示さなくなる。
よると、出力波形の重なり部分（第４図（ｂ），（ｃ）
で斜線を施した部分）が400mV以下になると正常動作を
示さなくなる。
本発明の目的は、このような問題を解決し、高周波の
出力波形の対称性をよくした差動型入力回路を提供する
ことにある。
出力波形の対称性をよくした差動型入力回路を提供する
ことにある。
本発明の構成は、分割抵抗により分圧されたバイアス
電圧を各ソースフォロアFETに供給し各レベルシフトダ
イオードを介してそれぞれ出力する第1,第２の一対のバ
イアス発生回路と、これら第1,第２のバイアス発生回路
から各バイアス電圧が供給される第1,第２の一対のスイ
ッチングFETおよび定電流源とからなる差動回路とを有
し、前記第１のバイアス発生回路の出力から前記第１の
スイッチングFETのゲートに入力信号が接続された単相
駆動型の差動入力回路において、前記第１のスイッチン
グFETの出力が第１のキャパシタを介して前記第２のス
イッチングFETのゲートに接続され、かつ前記第２のバ
イアス発生回路のソースフォロアFETのゲート端子が第
２のキャパシタを介してその第２のバイアス発生回路の
出力端に接続されたことを特徴とする。
電圧を各ソースフォロアFETに供給し各レベルシフトダ
イオードを介してそれぞれ出力する第1,第２の一対のバ
イアス発生回路と、これら第1,第２のバイアス発生回路
から各バイアス電圧が供給される第1,第２の一対のスイ
ッチングFETおよび定電流源とからなる差動回路とを有
し、前記第１のバイアス発生回路の出力から前記第１の
スイッチングFETのゲートに入力信号が接続された単相
駆動型の差動入力回路において、前記第１のスイッチン
グFETの出力が第１のキャパシタを介して前記第２のス
イッチングFETのゲートに接続され、かつ前記第２のバ
イアス発生回路のソースフォロアFETのゲート端子が第
２のキャパシタを介してその第２のバイアス発生回路の
出力端に接続されたことを特徴とする。
次に本発明について図面を用いて説明する。
第１図は本発明の一実施例を示す回路図である。本実
施例は、従来例の回路図（第３図）にキャパシタC1がス
イッチングFET Q1のドレイン電極（出力端３）とFET Q2
のゲート電極との間に配置され、キャパシタC2がFET Q6
のゲート電極と節点Ｂとの間に配置されたもので、他の
部分は第３図と同様となっている。
施例は、従来例の回路図（第３図）にキャパシタC1がス
イッチングFET Q1のドレイン電極（出力端３）とFET Q2
のゲート電極との間に配置され、キャパシタC2がFET Q6
のゲート電極と節点Ｂとの間に配置されたもので、他の
部分は第３図と同様となっている。
このキャパシタC1は、FET Q1のドレイン電極（出力端
３）の電位変化をFET Q2のゲート電極に伝える。ここで
節点（出力端３）の電位変化は、FET Q1のゲートに印加
される電位変化とは逆相であるから、FET Q1,Q2は、互
に逆位相で動作することにより、即ち両相駆動型と同じ
動作状態となる。
３）の電位変化をFET Q2のゲート電極に伝える。ここで
節点（出力端３）の電位変化は、FET Q1のゲートに印加
される電位変化とは逆相であるから、FET Q1,Q2は、互
に逆位相で動作することにより、即ち両相駆動型と同じ
動作状態となる。
最初に、キャパシタC2が無い場合を考えてみる。ま
ず、キャパシタC1を経由してFET Q2のゲート電極に現わ
れる電位変化の大きさは、大きい方が完全な両相駆動型
に近くなる事から好ましい。そしてその電位変化の大き
さはキャパシタC1の値が大きければ大きい程、キャパシ
タC1での損失分が小さくなり、大きくなる。従って、キ
ャパシタC1の値は大きい方が好ましいが、しかし、高速
動作の観点からみた場合、即ち節点Ｂにおける時定数を
考えてみると、キャパシタC1の値は小さい方が好まし
い。以上の事からキャパシタC1の値には上限値の存在す
る事がわかる。
ず、キャパシタC1を経由してFET Q2のゲート電極に現わ
れる電位変化の大きさは、大きい方が完全な両相駆動型
に近くなる事から好ましい。そしてその電位変化の大き
さはキャパシタC1の値が大きければ大きい程、キャパシ
タC1での損失分が小さくなり、大きくなる。従って、キ
ャパシタC1の値は大きい方が好ましいが、しかし、高速
動作の観点からみた場合、即ち節点Ｂにおける時定数を
考えてみると、キャパシタC1の値は小さい方が好まし
い。以上の事からキャパシタC1の値には上限値の存在す
る事がわかる。
負荷抵抗R1,R2の値750Ω,FET Q1,Q2のゲート幅20μm,
相互コンダクタンス300mS/mm,閾値電圧−0.5Vの差動回
路で、キャパシタC1の値に0.5pFを用いた計算機シミュ
レーションの結果を、第５図（ａ），（ｂ），（ｃ）に
示す。差動回路の入力端A,Bの波形から両相駆動型の動
作をしていることはわかるが、入力端Ｂの振幅が小さい
ことや、出力端３の振幅も、第４図の場合と比較すると
小さくなっていることから、入力端子１のDCバイアス値
を±200mVずらした場合の出力端3,4の波形の重なり部分
（第５図（ｂ），（ｃ）で斜線を施した部分）の大きさ
は、第４図（ｂ），（ｃ）の場合から大きな改良がみら
れない。これは、節点Ｂの置かれているバイアス点にお
けるインピーダンスが大きいことに起因するものであ
る。
相互コンダクタンス300mS/mm,閾値電圧−0.5Vの差動回
路で、キャパシタC1の値に0.5pFを用いた計算機シミュ
レーションの結果を、第５図（ａ），（ｂ），（ｃ）に
示す。差動回路の入力端A,Bの波形から両相駆動型の動
作をしていることはわかるが、入力端Ｂの振幅が小さい
ことや、出力端３の振幅も、第４図の場合と比較すると
小さくなっていることから、入力端子１のDCバイアス値
を±200mVずらした場合の出力端3,4の波形の重なり部分
（第５図（ｂ），（ｃ）で斜線を施した部分）の大きさ
は、第４図（ｂ），（ｃ）の場合から大きな改良がみら
れない。これは、節点Ｂの置かれているバイアス点にお
けるインピーダンスが大きいことに起因するものであ
る。
次に、FET Q6のゲート電極と節点Ｂの間にキャパシタ
C2をつないだ場合を考える。このとき、キャパシタC2の
電荷保持効果のため第２のバイアス発生回路13の電流が
一定となり、節点Ｂの電位変化分がFET Q6あるいはQ7に
吸収される事になり、節点Ｂの電位、言いかえれば差動
回路のFET Q2のゲート電位が変化しやすくなる。
C2をつないだ場合を考える。このとき、キャパシタC2の
電荷保持効果のため第２のバイアス発生回路13の電流が
一定となり、節点Ｂの電位変化分がFET Q6あるいはQ7に
吸収される事になり、節点Ｂの電位、言いかえれば差動
回路のFET Q2のゲート電位が変化しやすくなる。
実際、キャパシタC2を0.5pFに設定して行った計算機
シミュレーションの結果を第２図（ａ），（ｂ），
（ｃ）に示す。この図からも明らかな様に、節点Ｂの電
位変化は、第５図（ａ）〜（ｃ）の場合と比較して大き
く改良され、入力端子１のDCバイアス値を±200mVズラ
した場合の出力端3,4の波形の重なり部分（第２図
（ｂ），（ｃ）において斜線で示した部分）も改良され
ている。
シミュレーションの結果を第２図（ａ），（ｂ），
（ｃ）に示す。この図からも明らかな様に、節点Ｂの電
位変化は、第５図（ａ）〜（ｃ）の場合と比較して大き
く改良され、入力端子１のDCバイアス値を±200mVズラ
した場合の出力端3,4の波形の重なり部分（第２図
（ｂ），（ｃ）において斜線で示した部分）も改良され
ている。
例として、入力端子１のDCバイアス値が＋200mVズレ
た場合を見てみると、出力端3,4の波形重なりは、第４
図の従来回路では480mV,第５図のキャパシタC1のみが付
加された回路では440mVであるが、キャパシタC1,C2の両
方が接続された本実施例の回路では、第２図の結果か
ら、重なり部分の値が640mVと160mVも改良されているこ
とがわかる。
た場合を見てみると、出力端3,4の波形重なりは、第４
図の従来回路では480mV,第５図のキャパシタC1のみが付
加された回路では440mVであるが、キャパシタC1,C2の両
方が接続された本実施例の回路では、第２図の結果か
ら、重なり部分の値が640mVと160mVも改良されているこ
とがわかる。
以上説明した様に本発明は、入力DCレベルの変動に強
く、入力端子のDCレベルが内部，外部を問わず何らかの
要因で変動しても、差動回路の互いに逆相である２出力
のDCレベルのかい離を抑えて、波形の重なりを出来得る
限り大きくとり、波形の対称性を保ち、よって次段に配
置される差動回路の動作を正常に保つ事のできるという
効果がある。
く、入力端子のDCレベルが内部，外部を問わず何らかの
要因で変動しても、差動回路の互いに逆相である２出力
のDCレベルのかい離を抑えて、波形の重なりを出来得る
限り大きくとり、波形の対称性を保ち、よって次段に配
置される差動回路の動作を正常に保つ事のできるという
効果がある。
第１図は本発明の一実施例を表わす回路図、第２図は第
１図の実施例の計算機シミュレーション結果を示す波形
図、第３図は従来例の差動型入力回路の回路図、第４
図，第５図は第３図についての計算機シミュレーション
結果を示す波形図である。 1,2……入力端子,3,4……出力端子、5,6……VDD,VSS電
源端子、11……差動回路、12,13……第1,第２バイアス
発生回路、A,B……バイアス回路出力点、D1〜D4……レ
ベルシフトダイオード、Q1,Q2……差動回路FET、Q3……
差動回路定電流源FET、Q4,Q6……ソースフォロアFET、Q
5,Q7……定電流源FET、R1,R2……差動回路負荷、R3〜R6
……分割抵抗。
１図の実施例の計算機シミュレーション結果を示す波形
図、第３図は従来例の差動型入力回路の回路図、第４
図，第５図は第３図についての計算機シミュレーション
結果を示す波形図である。 1,2……入力端子,3,4……出力端子、5,6……VDD,VSS電
源端子、11……差動回路、12,13……第1,第２バイアス
発生回路、A,B……バイアス回路出力点、D1〜D4……レ
ベルシフトダイオード、Q1,Q2……差動回路FET、Q3……
差動回路定電流源FET、Q4,Q6……ソースフォロアFET、Q
5,Q7……定電流源FET、R1,R2……差動回路負荷、R3〜R6
……分割抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 智徳 神奈川県川崎市中原区小杉町１丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 昭62−193308（ＪＰ，Ａ) 特開 昭62−261205（ＪＰ，Ａ)
Claims (2)
- 【請求項１】分割抵抗により分圧されたバイアス電圧を
各ソースフォロアFETに供給し各レベルシフトダイオー
ドを介してそれぞれ出力する第1,第２の一対のバイアス
発生回路と、これら第1,第２のバイアス発生回路から各
バイアス電圧が供給される第1,第２の一対のスイッチン
グFETおよび定電流源とからなる差動回路とを有し、前
記第１のバイアス発生回路の出力から前記第１のスイッ
チングFETのゲートに入力信号が接続された単相駆動型
の差動入力回路において、前記第１のスイッチングFET
の出力が第１のキャパシタを介して前記第２のスイッチ
ングFETのゲートに接続され、かつ前記第２のバイアス
発生回路のソースフォロアFETのゲート端子が第２のキ
ャパシタを介してその第２のバイアス発生回路の出力端
に接続されたことを特徴とする差動型入力回路。 - 【請求項２】第1,第２のキャパシタの値が使用周波数に
おける回路上の時定数および損失値に応じて定められた
ものである請求項（１）記載の差動型入力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232122A JP2634935B2 (ja) | 1990-08-31 | 1990-08-31 | 差動型入力回路 |
| US07/744,087 US5142241A (en) | 1990-08-31 | 1991-08-12 | Differential input circuit |
| DE69114227T DE69114227T2 (de) | 1990-08-31 | 1991-08-22 | Differenzeingangsschaltung. |
| EP91307741A EP0473365B1 (en) | 1990-08-31 | 1991-08-22 | Differential input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232122A JP2634935B2 (ja) | 1990-08-31 | 1990-08-31 | 差動型入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117009A JPH04117009A (ja) | 1992-04-17 |
| JP2634935B2 true JP2634935B2 (ja) | 1997-07-30 |
Family
ID=16934353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232122A Expired - Fee Related JP2634935B2 (ja) | 1990-08-31 | 1990-08-31 | 差動型入力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5142241A (ja) |
| EP (1) | EP0473365B1 (ja) |
| JP (1) | JP2634935B2 (ja) |
| DE (1) | DE69114227T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394113A (en) * | 1992-08-28 | 1995-02-28 | Harris Corporation | High impedance low-distortion linear amplifier |
| FI107657B (fi) | 1998-03-11 | 2001-09-14 | Nokia Mobile Phones Ltd | Kytkentä differentiaalisen aktiivikomponentin impedanssin säätämiseksi |
| US6424218B1 (en) | 2001-02-28 | 2002-07-23 | International Business Machines Corporation | Programmable differential active voltage divider circuit |
| TWI335128B (en) * | 2006-03-01 | 2010-12-21 | Princeton Technology Corp | Single-end input to differential-ends output low noise amplifier |
| JPWO2009044441A1 (ja) * | 2007-10-01 | 2011-01-27 | 富士通株式会社 | シングル差動変換装置およびｒｆ受信装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110306A (ja) * | 1984-06-26 | 1986-01-17 | Toshiba Corp | 電子回路 |
| JPH0239709A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 差動増幅回路 |
| JP2573666B2 (ja) * | 1988-08-09 | 1997-01-22 | 日本電気株式会社 | 非平衡・平衡変換回路 |
| JPH02116207A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 差動回路 |
-
1990
- 1990-08-31 JP JP2232122A patent/JP2634935B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-12 US US07/744,087 patent/US5142241A/en not_active Expired - Lifetime
- 1991-08-22 EP EP91307741A patent/EP0473365B1/en not_active Expired - Lifetime
- 1991-08-22 DE DE69114227T patent/DE69114227T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0473365A2 (en) | 1992-03-04 |
| JPH04117009A (ja) | 1992-04-17 |
| EP0473365A3 (en) | 1992-06-10 |
| DE69114227D1 (de) | 1995-12-07 |
| DE69114227T2 (de) | 1996-04-11 |
| EP0473365B1 (en) | 1995-11-02 |
| US5142241A (en) | 1992-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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