JPH0353615A - 差動インバータ回路 - Google Patents
差動インバータ回路Info
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- JPH0353615A JPH0353615A JP1189180A JP18918089A JPH0353615A JP H0353615 A JPH0353615 A JP H0353615A JP 1189180 A JP1189180 A JP 1189180A JP 18918089 A JP18918089 A JP 18918089A JP H0353615 A JPH0353615 A JP H0353615A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は差動インバータ回路に利用され、特に、半導体
集積回路に適した差動インバータ回路に関する。
集積回路に適した差動インバータ回路に関する。
本発明は、差動回路とレベルシフト回路とを備えた差動
インバータ回路において、 前記レベルシフト回路に、抵抗素子と容量素子との直列
回路からなる波形整形回路を付加することにより、 信号伝播遅延時間の短縮化を図ったものである。
インバータ回路において、 前記レベルシフト回路に、抵抗素子と容量素子との直列
回路からなる波形整形回路を付加することにより、 信号伝播遅延時間の短縮化を図ったものである。
従来、この種の差動インバータ回路は第４図に示されて
いる回路構或となっており、差動回路１０およびレベル
シフト回路２０を備えてインバータ回路を構或していた
。
いる回路構或となっており、差動回路１０およびレベル
シフト回路２０を備えてインバータ回路を構或していた
。
第４図において、ＩＮおよびＩＮはそれぞれ同相および
逆相入力端子、ならびにＯＵＴ２およびＯＵＴ２はそれ
ぞれ同相および逆相出力端子である。いわゆる両相人力
の場合には、逆相入力端子ＩＮは同相入力に対して逆相
データが印加され、いわゆる単相入力の場合には、同相
人力のハイレベルとロウレベルの中間レベルが参照電圧
として逆相人力端子ＩＮに印加される。同相人力および
単相入力のどちらの場合においても差動回路１０は差動
出力端子２０１および２０２にそれぞれ逆相データおよ
び同相データを相補出力し、データ反転動作を行う。
逆相入力端子、ならびにＯＵＴ２およびＯＵＴ２はそれ
ぞれ同相および逆相出力端子である。いわゆる両相人力
の場合には、逆相入力端子ＩＮは同相入力に対して逆相
データが印加され、いわゆる単相入力の場合には、同相
人力のハイレベルとロウレベルの中間レベルが参照電圧
として逆相人力端子ＩＮに印加される。同相人力および
単相入力のどちらの場合においても差動回路１０は差動
出力端子２０１および２０２にそれぞれ逆相データおよ
び同相データを相補出力し、データ反転動作を行う。
レベルシフト回路２０は、差動回路逆相出力端子２０１
の逆相出力レベルに対し駆動電界効果トランジスタ（以
下、駆動ＦＥＴという。） Ｆ２０１およびレベルシフ
トダイオードＤ２０１および定電流源電界効果トランジ
スタ（以下、定電流源ＦＥＴという。） Ｆ２０２によ
りソースホロヮが形或され、逆相出力端子ＯＵＴ２に逆
相データ（反転データ）を出力し、一方、差動回路同相
出力端子２０２の同相出力レベルに対し、駆動ＦＥＴ
Ｆ２０３、レベルシフトダイオードＤ２０２および定
電流源ＦＥＴＦ２０４によりソースホロワが形或され、
同相出力端子ＯＵＴ２に同相データを出力する。このレ
ベルシフト回路によって差動インバータ回路出力レベル
と次段に設けられるインバータ回路の論理しきいレベル
間の整合がとられる。
の逆相出力レベルに対し駆動電界効果トランジスタ（以
下、駆動ＦＥＴという。） Ｆ２０１およびレベルシフ
トダイオードＤ２０１および定電流源電界効果トランジ
スタ（以下、定電流源ＦＥＴという。） Ｆ２０２によ
りソースホロヮが形或され、逆相出力端子ＯＵＴ２に逆
相データ（反転データ）を出力し、一方、差動回路同相
出力端子２０２の同相出力レベルに対し、駆動ＦＥＴ
Ｆ２０３、レベルシフトダイオードＤ２０２および定
電流源ＦＥＴＦ２０４によりソースホロワが形或され、
同相出力端子ＯＵＴ２に同相データを出力する。このレ
ベルシフト回路によって差動インバータ回路出力レベル
と次段に設けられるインバータ回路の論理しきいレベル
間の整合がとられる。
前述した従来の差動インバータ回路は、レベルシフト回
路２０はソースホロヮであるがゆえに入出力電圧利得が
１以下となる。従って、差動回路１ｏが反転動作をする
際、第２図ｂ）および（Ｃ）中に破線で示すように、差
動回路逆相出力端子２０１および差動回路同相出力端子
２０２の過渡的遷移波形に対する同相出力端子○ＵＴ２
および逆相出力端子δＵＴ２の過渡的波形には波形整形
効果が見られず、差動インバータ回路の信号伝播遅延時
間ｔ Ｐｄ２を短縮できない問題点があった。
路２０はソースホロヮであるがゆえに入出力電圧利得が
１以下となる。従って、差動回路１ｏが反転動作をする
際、第２図ｂ）および（Ｃ）中に破線で示すように、差
動回路逆相出力端子２０１および差動回路同相出力端子
２０２の過渡的遷移波形に対する同相出力端子○ＵＴ２
および逆相出力端子δＵＴ２の過渡的波形には波形整形
効果が見られず、差動インバータ回路の信号伝播遅延時
間ｔ Ｐｄ２を短縮できない問題点があった。
本発明の目的は、前記の問題点を解消することにより、
信号伝播遅延時間を短縮できる差動インバータ回路を提
供することにある。
信号伝播遅延時間を短縮できる差動インバータ回路を提
供することにある。
本発明は、差動回路同相出力端子および差動回路逆相出
力端子に相補出力を出力する動作を行う差動回路と、ド
レイン電極を第一の電源に接続しゲート電極を前記差動
回路の逆相出力端子に接続しソース電極を第一のダイオ
ードのアノード電極に接続する第一の電界効果トランジ
スタと、ドレイン電極を前記第一のダイオードのカソー
ド電極および逆相出力端子に接続しソース電極を第二の
電源に接続する第二の電界効果トランジスタとから構或
される第一のレベルシフト回路と、ドレイン電極を前記
第一の電源に接続しゲート電極を前記差動回路同相出力
端子に接続しソース電極を第二のダイオードのアノード
電極に接続する第三の電界効果トランジスタと、ドレイ
ン電極を前記第二のダイオードのカソード電極および同
相出力端子に接続し、ソース電極を前記第二の電源に接
続する第四の電界効果トランジスタとから構或される第
二のレベルシフト回路とを備えた差動インバータ回路に
おいて、一端を前記第二の電源に接続し他端を前記第二
の電界効果トランジスタのゲート電極に接続する第一の
抵抗素子と、一端を前記差動回路の同相出力端子に接続
し他端を前記第二の電界効果トランジスタのゲート電極
に接続する第一の容量素子と、一端を前記第二の電源に
接続し他端を前記第四の電界効果トランジスタのゲート
電極に接続する第二の抵抗素子と、一端を前記差動回路
逆相出力端子に接続し他端を前記第四の電界効果トラン
ジスタのゲート電極に接続する第二の容量素子とを含む
ことを特徴とする。
力端子に相補出力を出力する動作を行う差動回路と、ド
レイン電極を第一の電源に接続しゲート電極を前記差動
回路の逆相出力端子に接続しソース電極を第一のダイオ
ードのアノード電極に接続する第一の電界効果トランジ
スタと、ドレイン電極を前記第一のダイオードのカソー
ド電極および逆相出力端子に接続しソース電極を第二の
電源に接続する第二の電界効果トランジスタとから構或
される第一のレベルシフト回路と、ドレイン電極を前記
第一の電源に接続しゲート電極を前記差動回路同相出力
端子に接続しソース電極を第二のダイオードのアノード
電極に接続する第三の電界効果トランジスタと、ドレイ
ン電極を前記第二のダイオードのカソード電極および同
相出力端子に接続し、ソース電極を前記第二の電源に接
続する第四の電界効果トランジスタとから構或される第
二のレベルシフト回路とを備えた差動インバータ回路に
おいて、一端を前記第二の電源に接続し他端を前記第二
の電界効果トランジスタのゲート電極に接続する第一の
抵抗素子と、一端を前記差動回路の同相出力端子に接続
し他端を前記第二の電界効果トランジスタのゲート電極
に接続する第一の容量素子と、一端を前記第二の電源に
接続し他端を前記第四の電界効果トランジスタのゲート
電極に接続する第二の抵抗素子と、一端を前記差動回路
逆相出力端子に接続し他端を前記第四の電界効果トラン
ジスタのゲート電極に接続する第二の容量素子とを含む
ことを特徴とする。
レベルシフト回路に付加された容量素子および抵抗素子
は、定電流源ＦＥＴの電流能力を変調し、出力波形を急
峻にする波形整形回路として動作する。
は、定電流源ＦＥＴの電流能力を変調し、出力波形を急
峻にする波形整形回路として動作する。
従って、差動インバータ回路の信号伝播時間を短縮する
ことが可能となる。
ことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図である。
本第一実施例は、差動回路同相出力端子１０２および差
動回路逆相出力端子１０１に相補出力を出力する動作を
行う差動回路１０と、ドレイン電極を第一の電源ＶＤＤ
に接続しゲート電極を差動回路逆相出力端子１０１に接
続しソース電極を第一のダイオードとしてのレベルシフ
トダイオードＤ１０１のアノード電極に接続する第一〇
ＦＥＴとしての駆動ＦＥＴ Ｆ１０１と、ドレイン電極
をレベルシフトダイオードＤ１０１のカソード電極およ
び逆相出力端子○ＵＴＩに接続しソース電極を第二の電
源としての接地端子ＧＮＤに接続する第二のＦＥＴとし
ての定電流源ＦＥＴ Ｆ１０２とから構或される第一
のレベルシフト回路と、ドレイン電極を電源ＶＤＤに接
続しゲート電極を差動回路同相出力端子１０２に接続し
ソース電極を第二のダイオードとしてのレベルシフトダ
イオードＤ１０２のアノード電極に接続する第三のＦＥ
Ｔとしての駆動ＦＥＴ Ｆ１０３ と、ドレイン電極
をレベルシフトのダイオードＤ１０２のカソード電極お
よび同相出力端子○ＵＴＩに接続しソース電極を接地端
子Ｇ Ｎ Ｄに接続する第四のＦＥＴとしての定電流Ｆ
ＥＴＦ１０４とから構或される第二のレベルシフト回路
とを備えた差動インバータ回路において、本発明の特徴
とするところの、一端を前記第二の電源としての接地端
子ＧＮＤに接続し、他端を定電流ＦＥＴ Ｆ１０２の
ゲート電極に接続する第一の抵抗素子としての抵抗Ｒ１
０ｌと、一端を前記差動回路同相出力端子１０２に接続
し他端を定電流ＦＥＴ Ｆ１０２のゲート電極に接続
する第一の容量素子としてのコンデンサＣ１０１ と、
一端を接地端子ＧＮＤに接続し他端を定電流ＦＥＴ
Ｆ１０４のゲート電極に接続する第二の抵抗素子として
の抵抗Ｒ１０２と、一端を前記差動回路逆相出力端子１
０１に接続し他端を定電流ＦＥＴ Ｆ１０４のゲート
電極に接続する第二の容量素子としてのコンデンサ１０
２とを含んでいる。
動回路逆相出力端子１０１に相補出力を出力する動作を
行う差動回路１０と、ドレイン電極を第一の電源ＶＤＤ
に接続しゲート電極を差動回路逆相出力端子１０１に接
続しソース電極を第一のダイオードとしてのレベルシフ
トダイオードＤ１０１のアノード電極に接続する第一〇
ＦＥＴとしての駆動ＦＥＴ Ｆ１０１と、ドレイン電極
をレベルシフトダイオードＤ１０１のカソード電極およ
び逆相出力端子○ＵＴＩに接続しソース電極を第二の電
源としての接地端子ＧＮＤに接続する第二のＦＥＴとし
ての定電流源ＦＥＴ Ｆ１０２とから構或される第一
のレベルシフト回路と、ドレイン電極を電源ＶＤＤに接
続しゲート電極を差動回路同相出力端子１０２に接続し
ソース電極を第二のダイオードとしてのレベルシフトダ
イオードＤ１０２のアノード電極に接続する第三のＦＥ
Ｔとしての駆動ＦＥＴ Ｆ１０３ と、ドレイン電極
をレベルシフトのダイオードＤ１０２のカソード電極お
よび同相出力端子○ＵＴＩに接続しソース電極を接地端
子Ｇ Ｎ Ｄに接続する第四のＦＥＴとしての定電流Ｆ
ＥＴＦ１０４とから構或される第二のレベルシフト回路
とを備えた差動インバータ回路において、本発明の特徴
とするところの、一端を前記第二の電源としての接地端
子ＧＮＤに接続し、他端を定電流ＦＥＴ Ｆ１０２の
ゲート電極に接続する第一の抵抗素子としての抵抗Ｒ１
０ｌと、一端を前記差動回路同相出力端子１０２に接続
し他端を定電流ＦＥＴ Ｆ１０２のゲート電極に接続
する第一の容量素子としてのコンデンサＣ１０１ と、
一端を接地端子ＧＮＤに接続し他端を定電流ＦＥＴ
Ｆ１０４のゲート電極に接続する第二の抵抗素子として
の抵抗Ｒ１０２と、一端を前記差動回路逆相出力端子１
０１に接続し他端を定電流ＦＥＴ Ｆ１０４のゲート
電極に接続する第二の容量素子としてのコンデンサ１０
２とを含んでいる。
そして、差動回路１０は、ゲートを同相入力端子ＩＮに
接続しドレ，インを差動回路逆相出力端子１０１および
抵抗Ｒ１０３を介して電源ＶＤＤに接続しソースを抵抗
Ｒ１０５を介して接地端子ＧＮＤに接続する差動ＦＥＴ
Ｆ１０５と、ゲートを逆相人力端子「Ｋに接続しド
レインを差勤回路同相出力端子１０２および抵抗Ｒ１０
４を介して電源ＶＤＤに接続しソースを差動ＦＥＴ
Ｆ１０５のソース電極および抵抗Ｒ１０５を介して接地
端子ＧＮＤに接続する差動ＦＥＴ Ｆ１０６とを含ん
でいる。
接続しドレ，インを差動回路逆相出力端子１０１および
抵抗Ｒ１０３を介して電源ＶＤＤに接続しソースを抵抗
Ｒ１０５を介して接地端子ＧＮＤに接続する差動ＦＥＴ
Ｆ１０５と、ゲートを逆相人力端子「Ｋに接続しド
レインを差勤回路同相出力端子１０２および抵抗Ｒ１０
４を介して電源ＶＤＤに接続しソースを差動ＦＥＴ
Ｆ１０５のソース電極および抵抗Ｒ１０５を介して接地
端子ＧＮＤに接続する差動ＦＥＴ Ｆ１０６とを含ん
でいる。
ここで、コンデンサＣ１０１およびＣ１０２は例えば、
金属一誘電体膜一金属構造であり、抵抗Ｒ１０１〜Ｒ１
０５は例えば、半導体基板への不純物添加による導電体
層で形威されている。
金属一誘電体膜一金属構造であり、抵抗Ｒ１０１〜Ｒ１
０５は例えば、半導体基板への不純物添加による導電体
層で形威されている。
次に、本第一実施例の動作について第２図（ａ）〜（ｄ
）に示す波形図を参照して説明する。
）に示す波形図を参照して説明する。
第２図（ａ）に示すように、入力ＩＮのレベルがハイレ
ベルからロウレベルに遷移し、入力ＩＮがロウレベルか
らハイレベルに遷移すると、第２図（ｂ）の実線で示す
ように、差動回路同相出力端子１０２の電位は、ハイレ
ベルからロウレベルに遷移し、差動回路逆相出力端子１
０１の電位はロウレベルからハイレベルに遷移する。こ
れにより、第２図（Ｃ）の実線で示すように、同相出力
端子○ＵＴＩのレベルはハイレベルからロウレベルに遷
移し、逆相出力端子○ＵＴＩのレベルはロウレベルから
ハイレベルに遷移する。
ベルからロウレベルに遷移し、入力ＩＮがロウレベルか
らハイレベルに遷移すると、第２図（ｂ）の実線で示す
ように、差動回路同相出力端子１０２の電位は、ハイレ
ベルからロウレベルに遷移し、差動回路逆相出力端子１
０１の電位はロウレベルからハイレベルに遷移する。こ
れにより、第２図（Ｃ）の実線で示すように、同相出力
端子○ＵＴＩのレベルはハイレベルからロウレベルに遷
移し、逆相出力端子○ＵＴＩのレベルはロウレベルから
ハイレベルに遷移する。
このとき、第２図（イ）に示すように、定電流源ＦＥＴ
Ｆ１０２のゲート電極１０５のレベルは、定常状態
時に抵抗Ｒ１０１を介して接地レベルで安定しているが
、差動回路１０の同相出力端子１０２のレベルの遷移に
応じコンデンサＣ１０１はゲート電極１０５のレベルを
過渡的に接地レベルに対し負側へ降下させる。定電流源
ＦＥＴ Ｆ１０２を流れる電流はそのゲート電極１０
５のレベルの降下により減少し、一方駆動ＦＥＴ Ｆ
ＩＯＩのゲート電極すなわち差動回路逆相出力端子１０
１はロウレベルからハイレベルに遷移するため、駆動Ｆ
ＥＴ ＦＩＯＩと定電流ＦＥＴ Ｆ１０２との電流
能力比が過渡的に変化する。従って、逆相出力端子○Ｕ
ＴＩのレベルは第２図（Ｃ）に示すように過渡的にオー
バーシュートする。
Ｆ１０２のゲート電極１０５のレベルは、定常状態
時に抵抗Ｒ１０１を介して接地レベルで安定しているが
、差動回路１０の同相出力端子１０２のレベルの遷移に
応じコンデンサＣ１０１はゲート電極１０５のレベルを
過渡的に接地レベルに対し負側へ降下させる。定電流源
ＦＥＴ Ｆ１０２を流れる電流はそのゲート電極１０
５のレベルの降下により減少し、一方駆動ＦＥＴ Ｆ
ＩＯＩのゲート電極すなわち差動回路逆相出力端子１０
１はロウレベルからハイレベルに遷移するため、駆動Ｆ
ＥＴ ＦＩＯＩと定電流ＦＥＴ Ｆ１０２との電流
能力比が過渡的に変化する。従って、逆相出力端子○Ｕ
ＴＩのレベルは第２図（Ｃ）に示すように過渡的にオー
バーシュートする。
また、定電流源ＦＥＴ Ｆ１０４のゲート電極１０６
のレベルは第２図（ｄ）に示すように、差動回路逆相出
力端子１０１のロウレベルからハイレベルへの遷移に応
じて過渡的に接地レベルから正側へ上昇するため、定電
流源ＦＥＴ Ｆ１０４を流れる電流は？のゲート電極
レベルの上昇により増大し、一方駆動Ｆ Ｅ Ｔ Ｆ
，１０３のゲート電極すなわち差動回路同相出力端子１
０２はハイレベルからロウレベルに遷移するため、駆動
ＦＥＴ Ｆｌ０３と定電流源ＦＥＴ Ｆ１０４との
電流能力比が過渡的に変化し、同相出力端子ＯＵＴ’ｌ
のレベルは第２図（Ｃ）に示すように過渡的に負レベル
側へオーバーシュートする。
のレベルは第２図（ｄ）に示すように、差動回路逆相出
力端子１０１のロウレベルからハイレベルへの遷移に応
じて過渡的に接地レベルから正側へ上昇するため、定電
流源ＦＥＴ Ｆ１０４を流れる電流は？のゲート電極
レベルの上昇により増大し、一方駆動Ｆ Ｅ Ｔ Ｆ
，１０３のゲート電極すなわち差動回路同相出力端子１
０２はハイレベルからロウレベルに遷移するため、駆動
ＦＥＴ Ｆｌ０３と定電流源ＦＥＴ Ｆ１０４との
電流能力比が過渡的に変化し、同相出力端子ＯＵＴ’ｌ
のレベルは第２図（Ｃ）に示すように過渡的に負レベル
側へオーバーシュートする。
定電流源ＦＥＴ Ｆ１０２およびＦ１０４のゲート電
極１０５および１０６のレベルはそれぞれオーバーシュ
ート状態を経た後、コンデンサＣ１０１および抵抗Ｒ１
０１ならびにコンデンサＣ１０２および抵抗Ｒ１０２の
容量値および抵抗値により決まる時定数に従い、定常状
態時の接地レベルに回復し、同相および、逆相出力端子
○ＵＴＩおよび○ＵＴＩの出力レベルも反転動作終了後
の定常レベルに回復し、差動インバータ回路の反転動作
が完了する。
極１０５および１０６のレベルはそれぞれオーバーシュ
ート状態を経た後、コンデンサＣ１０１および抵抗Ｒ１
０１ならびにコンデンサＣ１０２および抵抗Ｒ１０２の
容量値および抵抗値により決まる時定数に従い、定常状
態時の接地レベルに回復し、同相および、逆相出力端子
○ＵＴＩおよび○ＵＴＩの出力レベルも反転動作終了後
の定常レベルに回復し、差動インバータ回路の反転動作
が完了する。
すなわち、第２図（Ｃ）に示すように、過渡的遷移波形
に波形整形効果が現われ、差動インバータ回路の信号伝
播遅延時間ｔＰ■を短縮できる。
に波形整形効果が現われ、差動インバータ回路の信号伝
播遅延時間ｔＰ■を短縮できる。
例えば、ガリウムひ素（ＧａＡＳ）基板上に形或された
ショットキー接合ＦＥＴおよびショットキー接合ダイオ
ード、ならびに約０．５ＰＦの容量および約５ｋΩの抵
抗素子を本第一実施例に適用すると、第２図におけるｔ
Ｐｄｌ は約７５ピコ秒となり、従来例のｔｐｄ２＝１
５０ ピコ秒に対し約半分の信号伝播遅延時間が得られ
た。
ショットキー接合ＦＥＴおよびショットキー接合ダイオ
ード、ならびに約０．５ＰＦの容量および約５ｋΩの抵
抗素子を本第一実施例に適用すると、第２図におけるｔ
Ｐｄｌ は約７５ピコ秒となり、従来例のｔｐｄ２＝１
５０ ピコ秒に対し約半分の信号伝播遅延時間が得られ
た。
第３図は本発明の第二実施例の要部を示す回路図で、レ
ベルシフト回路部分を示したものである。
ベルシフト回路部分を示したものである。
本第二実施例では第３図において、駆動ＦＥＴＦ３０１
およびＦ３０３ 、レベルシフトダイオードＤ３０１お
よびＤ３０２ならびに定電流源ＦＥＴ Ｆ３０２およ
びＦ３０４は第一実施例と同一である。
およびＦ３０３ 、レベルシフトダイオードＤ３０１お
よびＤ３０２ならびに定電流源ＦＥＴ Ｆ３０２およ
びＦ３０４は第一実施例と同一である。
本第二実施例では、第一実施例におけるコンデンサＣ１
０１およびＣ１０２を逆方向接続したダイオードＤ３０
３およびＤ３０４に、抵抗Ｒ１０１およびＲ１０２を駆
動負荷ＦＥＴ Ｆ３０５およびＦ３０６にそれぞれ置
換した場合を示した。
０１およびＣ１０２を逆方向接続したダイオードＤ３０
３およびＤ３０４に、抵抗Ｒ１０１およびＲ１０２を駆
動負荷ＦＥＴ Ｆ３０５およびＦ３０６にそれぞれ置
換した場合を示した。
ダイオードＤ３０３およびＤ３０４は逆方向バイアス状
態で使用するので電流は流れず空乏層容量によってコン
デンサと等価となる。能動負荷ＦＥＴＦ３０５およびＦ
３０６はその非飽和動作領域で使用し、抵抗と等価で
ある。従って、本第二実施例においてはその動作は第一
実施例と同等であるが、コンデンサおよび抵抗を他の回
路構或素子と同一の構造で製造することが可能であるの
で、製造工程数は従来の差動インバータ回路を製造する
場合と等しく、特にＧａＡｓ集積回路に好適である利点
がある。
態で使用するので電流は流れず空乏層容量によってコン
デンサと等価となる。能動負荷ＦＥＴＦ３０５およびＦ
３０６はその非飽和動作領域で使用し、抵抗と等価で
ある。従って、本第二実施例においてはその動作は第一
実施例と同等であるが、コンデンサおよび抵抗を他の回
路構或素子と同一の構造で製造することが可能であるの
で、製造工程数は従来の差動インバータ回路を製造する
場合と等しく、特にＧａＡｓ集積回路に好適である利点
がある。
以上説明したように、本発明は、従来の差動インバータ
回路のレベルシフト回路部に容量素子および抵抗素子を
付加し、相対する差動回路出力をもって定電流源ＦＥＴ
の電流能力を変調することにより出力波形の急峻化が可
能となり、差動インバータ回路の信号伝播遅延時間を短
縮できる効果がある。
回路のレベルシフト回路部に容量素子および抵抗素子を
付加し、相対する差動回路出力をもって定電流源ＦＥＴ
の電流能力を変調することにより出力波形の急峻化が可
能となり、差動インバータ回路の信号伝播遅延時間を短
縮できる効果がある。
４．
第１図は本発明の第一実施例を示す回路図。
第２図はその動作波形を従来例と比較して示した波形図
。 第３図は本発明の第二実施例の要部を示す回路図。 第４図は従来例を示す回路図。 １０・・・差動回路、２０・・・レベルシフト回路、１
０１、２０１、３０１・・・差動回路逆相出力端子、１
０２ 、２０２、３０２・・・差動回路同相出力端子、
ＣＩＯＩ ， Ｃ１０２・・・コンデンサ、ＤＩＯＬ
、Ｄ１０２ 、Ｄ２０１ ， Ｄ２０２、Ｄ３０１ 、
Ｄ３０２・・・レベルシフトダイオード、Ｄ３０３、Ｄ
３０４ ・・・ダイオード、ＦＩＯＩ 、Ｆ１０３
、Ｆ２０１ 、Ｆ２０３ 、Ｆ３０１ 、Ｆ３０３・
・・駆動ＦＥＴ，Ｆ１０２、Ｆ１０４ 、Ｆ２０２ 、
Ｆ２０４ 、Ｆ３０２ 、Ｆ３０４・・・定電流源ＦＥ
ＴＳＦ３０５ 、Ｆ３０６・・・能動負荷ＦＥＴ，Ｆ１
０５ 、Ｆ１０６ 、Ｆ２０５ 、Ｆ２０６・・・差動
ＦＥＴ，Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１０４、Ｒ
１０５、Ｒ２０１、Ｒ２０２、Ｒ２０３・・・抵抗、Ｇ
ＮＤ・・・接地端子、ＩＮ・・・同相人力端子、ＩＮ・
・・逆相入力端子、○ＵＴＩ，○ＵＴ２・・・同相出力
端子、○ＵＴＩ、ＯＵＴ２・・・逆相出力端子、ＶＤＤ
・・・電源。 第一実施例 第１図 ＶＤＤ 第一実施例・従来例 第２図 ＶＤＤ 第二実施例 第３図
。 第３図は本発明の第二実施例の要部を示す回路図。 第４図は従来例を示す回路図。 １０・・・差動回路、２０・・・レベルシフト回路、１
０１、２０１、３０１・・・差動回路逆相出力端子、１
０２ 、２０２、３０２・・・差動回路同相出力端子、
ＣＩＯＩ ， Ｃ１０２・・・コンデンサ、ＤＩＯＬ
、Ｄ１０２ 、Ｄ２０１ ， Ｄ２０２、Ｄ３０１ 、
Ｄ３０２・・・レベルシフトダイオード、Ｄ３０３、Ｄ
３０４ ・・・ダイオード、ＦＩＯＩ 、Ｆ１０３
、Ｆ２０１ 、Ｆ２０３ 、Ｆ３０１ 、Ｆ３０３・
・・駆動ＦＥＴ，Ｆ１０２、Ｆ１０４ 、Ｆ２０２ 、
Ｆ２０４ 、Ｆ３０２ 、Ｆ３０４・・・定電流源ＦＥ
ＴＳＦ３０５ 、Ｆ３０６・・・能動負荷ＦＥＴ，Ｆ１
０５ 、Ｆ１０６ 、Ｆ２０５ 、Ｆ２０６・・・差動
ＦＥＴ，Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１０４、Ｒ
１０５、Ｒ２０１、Ｒ２０２、Ｒ２０３・・・抵抗、Ｇ
ＮＤ・・・接地端子、ＩＮ・・・同相人力端子、ＩＮ・
・・逆相入力端子、○ＵＴＩ，○ＵＴ２・・・同相出力
端子、○ＵＴＩ、ＯＵＴ２・・・逆相出力端子、ＶＤＤ
・・・電源。 第一実施例 第１図 ＶＤＤ 第一実施例・従来例 第２図 ＶＤＤ 第二実施例 第３図
Claims (1)
- 【特許請求の範囲】 １、差動回路同相出力端子および差動回路逆相出力端子
に相補出力を出力する動作を行う差動回路と、ドレイン
電極を第一の電源に接続しゲート電極を前記差動回路の
逆相出力端子に接続しソース電極を第一のダイオードの
アノード電極に接続する第一の電界効果トランジスタと
、ドレイン電極を前記第一のダイオードのカソード電極
および逆相出力端子に接続しソース電極を第二の電源に
接続する第二の電界効果トランジスタとから構成される
第一のレベルシフト回路と、 ドレイン電極を前記第一の電源に接続しゲート電極を前
記差動回路同相出力端子に接続しソース電極を第二のダ
イオードのアノード電極に接続する第三の電界効果トラ
ンジスタと、ドレイン電極を前記第二のダイオードのカ
ソード電極および同相出力端子に接続し、ソース電極を
前記第二の電源に接続する第四の電界効果トランジスタ
とから構成される第二のレベルシフト回路と を備えた差動インバータ回路において、 一端を前記第二の電源に接続し他端を前記第二の電界効
果トランジスタのゲート電極に接続する第一の抵抗素子
と、一端を前記差動回路の同相出力端子に接続し他端を
前記第二の電界効果トランジスタのゲート電極に接続す
る第一の容量素子と、一端を前記第二の電源に接続し他
端を前記第四の電界効果トランジスタのゲート電極に接
続する第二の抵抗素子と、一端を前記差動回路逆相出力
端子に接続し他端を前記第四の電界効果トランジスタの
ゲート電極に接続する第二の容量素子とを含むことを特
徴とする差動インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189180A JPH0353615A (ja) | 1989-07-21 | 1989-07-21 | 差動インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189180A JPH0353615A (ja) | 1989-07-21 | 1989-07-21 | 差動インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353615A true JPH0353615A (ja) | 1991-03-07 |
Family
ID=16236835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189180A Pending JPH0353615A (ja) | 1989-07-21 | 1989-07-21 | 差動インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353615A (ja) |
-
1989
- 1989-07-21 JP JP1189180A patent/JPH0353615A/ja active Pending
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