JPS63240214A - 差動インバ−タ回路 - Google Patents
差動インバ−タ回路Info
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- JPS63240214A JPS63240214A JP62074920A JP7492087A JPS63240214A JP S63240214 A JPS63240214 A JP S63240214A JP 62074920 A JP62074920 A JP 62074920A JP 7492087 A JP7492087 A JP 7492087A JP S63240214 A JPS63240214 A JP S63240214A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体集積回路に係り、特に差動インバータ回
路に関する。
路に関する。
〈従来の技術〉
従来、この種の差動インバータ回路は第２図に示されて
いる回路構成となっており、差動回路部及びレベルシフ
ト回路部を備えてインバータ回路を構成していた。
いる回路構成となっており、差動回路部及びレベルシフ
ト回路部を備えてインバータ回路を構成していた。
第２図において、ＩＮ、ＩＮ（オバーバー）は同相及び
逆相入力端子、ＯＵＴ、ＯＵＴ （オバーバー）は同相
、逆相出力端子、２０１．２０２は逆相、同相差動出力
端子である。所謂両相入力の場合には、逆相入力端子Ｉ
Ｎ（オバーバー）は正相入力に対して逆相データを供給
され、所謂単相入力の場合には、同相入力のハイレベル
とロウレベルの中間レベルを参照電圧として供給される
。
逆相入力端子、ＯＵＴ、ＯＵＴ （オバーバー）は同相
、逆相出力端子、２０１．２０２は逆相、同相差動出力
端子である。所謂両相入力の場合には、逆相入力端子Ｉ
Ｎ（オバーバー）は正相入力に対して逆相データを供給
され、所謂単相入力の場合には、同相入力のハイレベル
とロウレベルの中間レベルを参照電圧として供給される
。
両相入力、単相入力のどちらの場合においても差動回路
は差動出力端子２０１，２０２にそれぞれ逆相データ及
び同相データを相補出力し、反転動作を行う。
は差動出力端子２０１，２０２にそれぞれ逆相データ及
び同相データを相補出力し、反転動作を行う。
レベルシフト回路は差動出力端子２０１の逆相出力レベ
ルに対し駆動用電界効果トランジスタ（以下、駆動ＦＥ
Ｔと略す）Ｆ２］１及びレベルシフトダイオードＤ２０
１及び定電流源電界効果トランジスタ（以下、定電流源
ＦＥＴ）Ｆ２０２によりソースホロワを形成し、出力端
子０ＵＴ（オバーバー）に逆相データ（反転データ）を
出力する。また差動出力端子２０２の同相出力レベルに
対し駆動ＦＥＴ Ｆ２Ｏ３及びレベルシフトダイオー
ドＤ２０２及び定電流源ＦＥＴ Ｆ２０４によりソー
スホロワを形成し出力端子ＯＵＴに同相データを出力す
る。このレベルシフト回路によって差動インバータ回路
出力レベルと次段に設けるインバータ回路の論理しきい
レベル間の整合をとる。
ルに対し駆動用電界効果トランジスタ（以下、駆動ＦＥ
Ｔと略す）Ｆ２］１及びレベルシフトダイオードＤ２０
１及び定電流源電界効果トランジスタ（以下、定電流源
ＦＥＴ）Ｆ２０２によりソースホロワを形成し、出力端
子０ＵＴ（オバーバー）に逆相データ（反転データ）を
出力する。また差動出力端子２０２の同相出力レベルに
対し駆動ＦＥＴ Ｆ２Ｏ３及びレベルシフトダイオー
ドＤ２０２及び定電流源ＦＥＴ Ｆ２０４によりソー
スホロワを形成し出力端子ＯＵＴに同相データを出力す
る。このレベルシフト回路によって差動インバータ回路
出力レベルと次段に設けるインバータ回路の論理しきい
レベル間の整合をとる。
〈発明の解決しようとする問題点〉
上述した差動インバータ回路において、レベルシフト回
路はソースホロワを形成し入出力電圧利得が１以下であ
るので、差動回路が反転動作する際、第４図に示す様に
差動出力接点２０１及び接点２０２の過渡的遷移波形に
対する出力端子ＯＵＴ、ＯＵＴ （オバーバー）の過渡
的遷移波形には波形整形効果が見られず、差動インバー
タ回路の信号伝播遅延時間ｔｐｄ２を短縮できないとい
う問題点を有していた。
路はソースホロワを形成し入出力電圧利得が１以下であ
るので、差動回路が反転動作する際、第４図に示す様に
差動出力接点２０１及び接点２０２の過渡的遷移波形に
対する出力端子ＯＵＴ、ＯＵＴ （オバーバー）の過渡
的遷移波形には波形整形効果が見られず、差動インバー
タ回路の信号伝播遅延時間ｔｐｄ２を短縮できないとい
う問題点を有していた。
〈問題点を解決するための手段および作用〉本発明は同
相出力端子及び逆相出力端子に相補出力動作を行なう差
動回路と、ドレイン電極を第１の電源に接続されゲート
電極を前記差動回路の同相出力端子に接続されソース電
極を第１のダイオードのアノード電極に接続された第１
の電界効果トランジスタとドレイン電極を前記第１のダ
イオードのカソード電極に接続されソース電極を第２の
電源に接続された第２の電界効果トランジスタとから成
る第１のレベルシフト回路と、ドレイン電極を前記第１
の電源に接続されゲート電極を前記差動回路の逆相出力
端子に接続され、ソース電極を第２のダイオードのアノ
ード電極に接続された第３の電界効果トランジスタとド
レイン電極を前記第２のダイオードのカソード電極に接
続され、ソース電極を前記第２の電源に接続された第４
の電界効果トランジスタとから成る第２のレベルシフト
回路とにより構成される差動インバータ回路において、
一端が前記第２の電源に接続され他端が前記第２の電界
効果トランジスタのゲート電極に接続された第１の抵抗
素子と、一端が前記第２のダイオードのカソード電極に
接続され他端が前記第２の電界効果トランジスタのゲー
ト電極に接続された第１の容量素子と、一端が前記第２
の電源に接続され、他端が前記第４の電界効果トランジ
スタのゲート電極に接続された第２の抵抗素子と、一端
が前記第４の電界効果トランジスタのゲート電極に接続
され他端が前記第１のダイオードのカソード電極に接続
された第２の容量素子とを更に付加したことを特徴とし
ている。
相出力端子及び逆相出力端子に相補出力動作を行なう差
動回路と、ドレイン電極を第１の電源に接続されゲート
電極を前記差動回路の同相出力端子に接続されソース電
極を第１のダイオードのアノード電極に接続された第１
の電界効果トランジスタとドレイン電極を前記第１のダ
イオードのカソード電極に接続されソース電極を第２の
電源に接続された第２の電界効果トランジスタとから成
る第１のレベルシフト回路と、ドレイン電極を前記第１
の電源に接続されゲート電極を前記差動回路の逆相出力
端子に接続され、ソース電極を第２のダイオードのアノ
ード電極に接続された第３の電界効果トランジスタとド
レイン電極を前記第２のダイオードのカソード電極に接
続され、ソース電極を前記第２の電源に接続された第４
の電界効果トランジスタとから成る第２のレベルシフト
回路とにより構成される差動インバータ回路において、
一端が前記第２の電源に接続され他端が前記第２の電界
効果トランジスタのゲート電極に接続された第１の抵抗
素子と、一端が前記第２のダイオードのカソード電極に
接続され他端が前記第２の電界効果トランジスタのゲー
ト電極に接続された第１の容量素子と、一端が前記第２
の電源に接続され、他端が前記第４の電界効果トランジ
スタのゲート電極に接続された第２の抵抗素子と、一端
が前記第４の電界効果トランジスタのゲート電極に接続
され他端が前記第１のダイオードのカソード電極に接続
された第２の容量素子とを更に付加したことを特徴とし
ている。
したがって、本発明では付加された容量素子と抵抗素子
とにより第２の電界効果トランジスタと第４の電界効果
トランジスタの電流能力を変調させることができる。そ
の結果、出力波形を急峻にでき、上述した従来の差動イ
ンバータ回路に対し。
とにより第２の電界効果トランジスタと第４の電界効果
トランジスタの電流能力を変調させることができる。そ
の結果、出力波形を急峻にでき、上述した従来の差動イ
ンバータ回路に対し。
本発明は差動インバータ回路のレベルシフト回路部に波
形整形効果を持たせることができるという独創的内容を
有している。
形整形効果を持たせることができるという独創的内容を
有している。
〈実施例〉
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１実施例の回路図である。
第１図において差動回路は第２図に示す従来の回路図に
おける差動回路と同一構成である。レベルシフト回路は
駆動トランジスタ（以下、ＦＥＴ）Ｆｌｏｌ、Ｒ１０３
、レベルシフトダイオードＤ１０１、Ｄ１０２、定電流
源ＦＥＴ Ｒ１０２、Ｒ１０４及びコンデンサＣｌ０
Ｉ、ＣｌＯ２、抵抗Ｒ１０１、Ｒ１０２により構成され
る。コンデンサは例えば金属−誘電体膜−金属構造であ
り、抵抗は例えば半導体基板への不純物添加による導電
体層で形成されている。コンデンサＣ１０１は逆相出力
側のレベルシフト回路の定電流源ＦＥＴＦ１０２のゲー
ト電極１０５と同相出力端子ＯＵＴとに結合され、コン
デンサＣｌＯ２は同相出力側のレベルシフト回路の定電
流源ＦＥＴ Ｒ１０４のゲート電極１０６と逆相出力
端子０ＵＴ（オバーバー）とに結合され、抵抗Ｒ１０１
及びＲ１０２はそれぞれ定電流源ＦＥＴ Ｒ１０２の
ゲート電極１０５及び定電流源ＦＥＴ Ｒ１０４のゲ
ート電極１０６と接地端子Ｇに接続されている。
おける差動回路と同一構成である。レベルシフト回路は
駆動トランジスタ（以下、ＦＥＴ）Ｆｌｏｌ、Ｒ１０３
、レベルシフトダイオードＤ１０１、Ｄ１０２、定電流
源ＦＥＴ Ｒ１０２、Ｒ１０４及びコンデンサＣｌ０
Ｉ、ＣｌＯ２、抵抗Ｒ１０１、Ｒ１０２により構成され
る。コンデンサは例えば金属−誘電体膜−金属構造であ
り、抵抗は例えば半導体基板への不純物添加による導電
体層で形成されている。コンデンサＣ１０１は逆相出力
側のレベルシフト回路の定電流源ＦＥＴＦ１０２のゲー
ト電極１０５と同相出力端子ＯＵＴとに結合され、コン
デンサＣｌＯ２は同相出力側のレベルシフト回路の定電
流源ＦＥＴ Ｒ１０４のゲート電極１０６と逆相出力
端子０ＵＴ（オバーバー）とに結合され、抵抗Ｒ１０１
及びＲ１０２はそれぞれ定電流源ＦＥＴ Ｒ１０２の
ゲート電極１０５及び定電流源ＦＥＴ Ｒ１０４のゲ
ート電極１０６と接地端子Ｇに接続されている。
次に第１図の回路図及び第５図の差動インバータ回路内
部波形を参照しながらその動作を説明する。
部波形を参照しながらその動作を説明する。
差動回路の逆相、同相出力はそれぞれ駆動用ＦＥＴ
ＦＩＯＩ、Ｒ１０３のゲート電極に入力する。差動イン
バータ入力ＩＮのレベルがハイレベルからロウレベルに
遷移すると、差動回路同相出力もハイレベルからロウレ
ベルに遷移し、差動インバータ回路同相出力ＯＵＴはハ
イレベルからロウレベルに遷移する。同時に差動回路逆
相出力はロウレベルからハイレベルに遷移し、差動イン
バータ逆相出力ＯＵＴ （オバーバー）のレベルはロウ
レベルからハイレベルに遷移する。このとき第５図に示
す様に定電流源ＦＥＴ Ｒ１０２のゲート電極１０５
の電位は定常状態時に抵抗Ｒ１０１により接地電位にあ
ったものが、同相出力端子ＯＵＴのレベルの遷移に応じ
コンデンサＣ１０１によって過渡的に接地電位に対して
負側へ降下する。
ＦＩＯＩ、Ｒ１０３のゲート電極に入力する。差動イン
バータ入力ＩＮのレベルがハイレベルからロウレベルに
遷移すると、差動回路同相出力もハイレベルからロウレ
ベルに遷移し、差動インバータ回路同相出力ＯＵＴはハ
イレベルからロウレベルに遷移する。同時に差動回路逆
相出力はロウレベルからハイレベルに遷移し、差動イン
バータ逆相出力ＯＵＴ （オバーバー）のレベルはロウ
レベルからハイレベルに遷移する。このとき第５図に示
す様に定電流源ＦＥＴ Ｒ１０２のゲート電極１０５
の電位は定常状態時に抵抗Ｒ１０１により接地電位にあ
ったものが、同相出力端子ＯＵＴのレベルの遷移に応じ
コンデンサＣ１０１によって過渡的に接地電位に対して
負側へ降下する。
定電流源ＦＥＴ Ｒ１０２を流れる電流はそのゲート
電位の降下により低下し駆動ＦＥＴ ＦＩＯｌと定電
流源ＦＥＴ Ｒ１０２の電流能力比が変化するため逆
相出力端子ＯＵＴ （オバーバー）のレベルは第５図に
示す様ににオーバーシュート状態となる。また、定電流
源ＦＥＴ Ｒ１０４のゲート電極１０６の電位は逆相
出力端子ＯＵＴ （オバーバー）のロウレベルからハイ
レベルへの遷移に応じ過渡的に接地電位から正側へ上昇
するため、定電流源ＦＥＴ Ｒ１０４を流れる電流は
そのゲート電位の上昇により増大し駆動ＦＥＴ ＦＩ
Ｏ３と定電流源ＦＥＴ Ｒ１０４の電流能力比が変化
し、同相出力端子ＯＵＴのレベルはアンダーシュート状
態となる。
電位の降下により低下し駆動ＦＥＴ ＦＩＯｌと定電
流源ＦＥＴ Ｒ１０２の電流能力比が変化するため逆
相出力端子ＯＵＴ （オバーバー）のレベルは第５図に
示す様ににオーバーシュート状態となる。また、定電流
源ＦＥＴ Ｒ１０４のゲート電極１０６の電位は逆相
出力端子ＯＵＴ （オバーバー）のロウレベルからハイ
レベルへの遷移に応じ過渡的に接地電位から正側へ上昇
するため、定電流源ＦＥＴ Ｒ１０４を流れる電流は
そのゲート電位の上昇により増大し駆動ＦＥＴ ＦＩ
Ｏ３と定電流源ＦＥＴ Ｒ１０４の電流能力比が変化
し、同相出力端子ＯＵＴのレベルはアンダーシュート状
態となる。
定電流源ＦＥＴ Ｒ１０２、Ｒ１０４のゲート電極１
０５，１０６の電位はそれぞれ同相、逆相出力がオーバ
ーシュート、アンダーシュートした後、コンデンサＣ１
０１及び抵抗Ｒ１０１、コンデンサＣｌＯ２及び抵抗Ｒ
１０２の容量値、抵抗値により決る時定数に従って、定
常状態時の接地電位に回復し、同相、逆相出力端子ＯＵ
Ｔ、０ＵＴ（オバーバー）の出力レベルも定常レベルに
回復し、差動インバータ回路の反転動作が完了する。
０５，１０６の電位はそれぞれ同相、逆相出力がオーバ
ーシュート、アンダーシュートした後、コンデンサＣ１
０１及び抵抗Ｒ１０１、コンデンサＣｌＯ２及び抵抗Ｒ
１０２の容量値、抵抗値により決る時定数に従って、定
常状態時の接地電位に回復し、同相、逆相出力端子ＯＵ
Ｔ、０ＵＴ（オバーバー）の出力レベルも定常レベルに
回復し、差動インバータ回路の反転動作が完了する。
以上説明した様に本実施例によれば第１図に示す様に従
来の差動インバータ回路のレベルシフト回路部に容量素
子及び抵抗素子を付加し、相対する出力をもって定電流
源ＦＥＴの電流能力を変調する事により出力波形を急峻
なものとする事を可能としたため、差動インバータ回路
の所謂信号伝播遅延時間を従来の第４図におけるｔｐｄ
２から第５図におけるｔｐａｉに短縮する事が可能とな
る。 例えばガリュウムひ素（ＧａＡｓ）基板上に形成
するショットキー接合型ＦＥＴ及びショットキー接合型
ダイオード及び約１ｐＦの容量、約ＩＫΩの抵抗素子を
用いると、ｔｐｄｌは約２００ピコ秒となり従来のｔｐ
ｄ２＝４００ピコ秒に対し約半分となった。
来の差動インバータ回路のレベルシフト回路部に容量素
子及び抵抗素子を付加し、相対する出力をもって定電流
源ＦＥＴの電流能力を変調する事により出力波形を急峻
なものとする事を可能としたため、差動インバータ回路
の所謂信号伝播遅延時間を従来の第４図におけるｔｐｄ
２から第５図におけるｔｐａｉに短縮する事が可能とな
る。 例えばガリュウムひ素（ＧａＡｓ）基板上に形成
するショットキー接合型ＦＥＴ及びショットキー接合型
ダイオード及び約１ｐＦの容量、約ＩＫΩの抵抗素子を
用いると、ｔｐｄｌは約２００ピコ秒となり従来のｔｐ
ｄ２＝４００ピコ秒に対し約半分となった。
上記第１実施例では電界効果トランジスタ（ＦＥＴ）１
０１〜１０４が第１の電界効果トランジスタ乃至第４の
電界効果トランジスタをそれぞれ構成しており、レベル
シフ１〜ダイオードＤ１０１〜Ｄ１０２が第１のダイオ
ードと第２のダイオードとをそれぞれ構成している。ま
た抵抗Ｒ１ｏｔ、Ｒ１０２が第１の抵抗素子と第２の抵
抗素子とをそれぞれ構成しており、コンデンサＣｌ０Ｌ
、ＣｌＯ２が第１の容量素子と第２の容量素子をそれぞ
れ構成している。
０１〜１０４が第１の電界効果トランジスタ乃至第４の
電界効果トランジスタをそれぞれ構成しており、レベル
シフ１〜ダイオードＤ１０１〜Ｄ１０２が第１のダイオ
ードと第２のダイオードとをそれぞれ構成している。ま
た抵抗Ｒ１ｏｔ、Ｒ１０２が第１の抵抗素子と第２の抵
抗素子とをそれぞれ構成しており、コンデンサＣｌ０Ｌ
、ＣｌＯ２が第１の容量素子と第２の容量素子をそれぞ
れ構成している。
第３図は本発明の第２実施例の回路図である。
第２実施例では差動インバータ中、差動回路部を略し、
レベルシフト回路部分のみを示した。駆動ＦＥＴ Ｆ
３０１、Ｆ３０３、レベルシフトダイオードＤ３０１、
Ｄ３０２、定電流源ＦＥＴ Ｆ３０２、Ｆ３０４は第
１実施例と同一である。本実施例では、第１実施例にお
けるコンデンサＣ１０１、ＣｌＯ２を逆方向接続したダ
イオードＤ３０３、Ｄ３０４に、抵抗Ｒ１０１、Ｒ１０
２を能動負荷Ｆ３０５．Ｆ３０６に置換した場合を示し
た。ダイオードＤ３０３、Ｄ３０４は逆方向バイアス状
態で使用するので電流は流れず空乏層容量によってコン
デンサと等価になる。能動負荷Ｆ３０５、Ｆ３０６はそ
の非飽和動作領域で使用し、抵抗と等価である。従って
、本実施例においてはその動作は第１実施例と同等であ
るがコンデンサ及び抵抗を他の回路構成素子と同一の構
造で製造する事が可能であるので、製造工程数は従来の
差動インバータ回路を製造する場合と等しくできる利点
がある。
レベルシフト回路部分のみを示した。駆動ＦＥＴ Ｆ
３０１、Ｆ３０３、レベルシフトダイオードＤ３０１、
Ｄ３０２、定電流源ＦＥＴ Ｆ３０２、Ｆ３０４は第
１実施例と同一である。本実施例では、第１実施例にお
けるコンデンサＣ１０１、ＣｌＯ２を逆方向接続したダ
イオードＤ３０３、Ｄ３０４に、抵抗Ｒ１０１、Ｒ１０
２を能動負荷Ｆ３０５．Ｆ３０６に置換した場合を示し
た。ダイオードＤ３０３、Ｄ３０４は逆方向バイアス状
態で使用するので電流は流れず空乏層容量によってコン
デンサと等価になる。能動負荷Ｆ３０５、Ｆ３０６はそ
の非飽和動作領域で使用し、抵抗と等価である。従って
、本実施例においてはその動作は第１実施例と同等であ
るがコンデンサ及び抵抗を他の回路構成素子と同一の構
造で製造する事が可能であるので、製造工程数は従来の
差動インバータ回路を製造する場合と等しくできる利点
がある。
〈発明の効果〉
以上説明してきたように本発明によれば従来例より高速
で機能する差動インバータ回路を得られるという効果が
ある。
で機能する差動インバータ回路を得られるという効果が
ある。
第１図は本発明の第１実施例の差動インバータ回路を示
す回路図、 第２図は従来例の差動インバータ回路を示す回路図、 第３図は本発明の第２実施例の回路図、第４図は従来の
差動インバータ回路の内部主要接点の波形図、 第５図は第１実施例の差動インバータ回路の内部主要接
点の波形図である。 ＶＤＤ・・・・電源、 Ｇ ・・・・・接地、 ＩＮ、ＩＮ（オバーバー）・・同、逆相入力端子、０Ｔ
ＪＴ、ＯＵＴ ＜オバーバー） ・・・・・同、逆相出力端子、 １０１．２０１．３０１ ・・・・・差動回路逆相出力端子、 １０２．２０２．３０２ ・・・・・差動回路同相出力端子、 Ｆｌｏｌ、Ｆ２０１、Ｆ３０１、 Ｆ１０３、Ｆ２Ｏ３、Ｆ３０３ ・・・・・駆動ＦＥＴ、 Ｆ１０２、 Ｆ２０２、 Ｆ３０２、 Ｆ１０４、 Ｆ２０４、 Ｆ３０４ ・・・・・定電流源ＦＥＴ、 Ｆ３０５、 Ｆ３０６ ・・・・・能動負荷、 Ｄｌｏｌ、Ｄ１０２、Ｄ２０１、 Ｄ２０２、Ｄ３０１、Ｄ３０２ ・・・・・レベルシフトダイオード、 Ｄ３０３、Ｄ３０４ ・・・・・ダイオード、 Ｃ１０１、ＣｌＯ２ ・・・・・コンデンサ、 Ｒ１０１、Ｒ１０２ ・・・・・抵抗。 特許出願人 日本電気株式会社代理人 弁理
士 桑 井 清 − 第１図 ＤＤ 第２図 第３図
す回路図、 第２図は従来例の差動インバータ回路を示す回路図、 第３図は本発明の第２実施例の回路図、第４図は従来の
差動インバータ回路の内部主要接点の波形図、 第５図は第１実施例の差動インバータ回路の内部主要接
点の波形図である。 ＶＤＤ・・・・電源、 Ｇ ・・・・・接地、 ＩＮ、ＩＮ（オバーバー）・・同、逆相入力端子、０Ｔ
ＪＴ、ＯＵＴ ＜オバーバー） ・・・・・同、逆相出力端子、 １０１．２０１．３０１ ・・・・・差動回路逆相出力端子、 １０２．２０２．３０２ ・・・・・差動回路同相出力端子、 Ｆｌｏｌ、Ｆ２０１、Ｆ３０１、 Ｆ１０３、Ｆ２Ｏ３、Ｆ３０３ ・・・・・駆動ＦＥＴ、 Ｆ１０２、 Ｆ２０２、 Ｆ３０２、 Ｆ１０４、 Ｆ２０４、 Ｆ３０４ ・・・・・定電流源ＦＥＴ、 Ｆ３０５、 Ｆ３０６ ・・・・・能動負荷、 Ｄｌｏｌ、Ｄ１０２、Ｄ２０１、 Ｄ２０２、Ｄ３０１、Ｄ３０２ ・・・・・レベルシフトダイオード、 Ｄ３０３、Ｄ３０４ ・・・・・ダイオード、 Ｃ１０１、ＣｌＯ２ ・・・・・コンデンサ、 Ｒ１０１、Ｒ１０２ ・・・・・抵抗。 特許出願人 日本電気株式会社代理人 弁理
士 桑 井 清 − 第１図 ＤＤ 第２図 第３図
Claims (1)
- 同相出力端子及び逆相出力端子に相補出力動作を行なう
差動回路と、ドレイン電極を第１の電源に接続されゲー
ト電極を前記差動回路の同相出力端子に接続されソース
電極を第１のダイオードのアノード電極に接続された第
１の電界効果トランジスタとドレイン電極を前記第１の
ダイオードのカソード電極に接続されソース電極を第２
の電源に接続された第２の電界効果トランジスタとから
成る第１のレベルシフト回路と、ドレイン電極を前記第
１の電源に接続されゲート電極を前記差動回路の逆相出
力端子に接続され、ソース電極を第２のダイオードのア
ノード電極に接続された第３の電界効果トランジスタと
ドレイン電極を前記第２のダイオードのカソード電極に
接続され、ソース電極を前記第２の電源に接続された第
４の電界効果トランジスタとから成る第２のレベルシフ
ト回路とにより構成される差動インバータ回路において
、一端が前記第２の電源に接続され他端が前記第２の電
界効果トランジスタのゲート電極に接続された第１の抵
抗素子と、一端が前記第２のダイオードのカソード電極
に接続され他端が前記第２の電界効果トランジスタのゲ
ート電極に接続された第１の容量素子と、一端が前記第
２の電源に接続され他端が前記第４の電界効果トランジ
スタのゲート電極に接続された第２の抵抗素子と、一端
が前記第４の電界効果トランジスタのゲート電極に接続
され他端が前記第１のダイオードのカソード電極に接続
された第２の容量素子とを更に付加したことを特徴とす
る差動インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074920A JPS63240214A (ja) | 1987-03-27 | 1987-03-27 | 差動インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074920A JPS63240214A (ja) | 1987-03-27 | 1987-03-27 | 差動インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240214A true JPS63240214A (ja) | 1988-10-05 |
Family
ID=13561298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074920A Pending JPS63240214A (ja) | 1987-03-27 | 1987-03-27 | 差動インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240214A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287111A (ja) * | 1987-05-19 | 1988-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
| EP1003288A1 (en) * | 1998-11-20 | 2000-05-24 | TriQuint Semiconductor, Inc. | High-speed push-pull output stage for logic circuits |
-
1987
- 1987-03-27 JP JP62074920A patent/JPS63240214A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287111A (ja) * | 1987-05-19 | 1988-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
| EP1003288A1 (en) * | 1998-11-20 | 2000-05-24 | TriQuint Semiconductor, Inc. | High-speed push-pull output stage for logic circuits |
| US6124734A (en) * | 1998-11-20 | 2000-09-26 | Triquint Semiconductor, Inc. | High-speed push-pull output stage for logic circuits |
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