JPH0575436A - 差動インバータ回路 - Google Patents
差動インバータ回路Info
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- JPH0575436A JPH0575436A JP25853591A JP25853591A JPH0575436A JP H0575436 A JPH0575436 A JP H0575436A JP 25853591 A JP25853591 A JP 25853591A JP 25853591 A JP25853591 A JP 25853591A JP H0575436 A JPH0575436 A JP H0575436A
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Abstract
(57)【要約】
【目的】 信号伝播遅延時間を短縮することができる差
動インバータ回路を提供する。 【構成】 差動回路部１０の両相出力をレベルシフト
し、同相出力端子ＯＵＴ1 及び逆相出力端子（ＯＵＴ
1 ）に出力する差動インバータ回路において、レベルシ
フト回路部の定電流源用のトランジスタＱ3 ，Ｑ6 のベ
ースを、夫々抵抗Ｒ2 ，Ｒ1 を介してバイアス電源端子
ＶBIASに接続すると共に、コンデンサＣ1，Ｃ2 を介し
て同相出力端子ＯＵＴ1 及び逆相出力端子（ＯＵＴ1 ）
にたすき掛けに接続する。 【効果】 同相出力端子ＯＵＴ1 及び逆相出力端子（Ｏ
ＵＴ1）の出力波形が急峻になり、過渡的な遷移波形に
波形整形効果が現れるため、差動インバータ回路の信号
伝播遅延時間を従来に比して短縮することができる。
動インバータ回路を提供する。 【構成】 差動回路部１０の両相出力をレベルシフト
し、同相出力端子ＯＵＴ1 及び逆相出力端子（ＯＵＴ
1 ）に出力する差動インバータ回路において、レベルシ
フト回路部の定電流源用のトランジスタＱ3 ，Ｑ6 のベ
ースを、夫々抵抗Ｒ2 ，Ｒ1 を介してバイアス電源端子
ＶBIASに接続すると共に、コンデンサＣ1，Ｃ2 を介し
て同相出力端子ＯＵＴ1 及び逆相出力端子（ＯＵＴ1 ）
にたすき掛けに接続する。 【効果】 同相出力端子ＯＵＴ1 及び逆相出力端子（Ｏ
ＵＴ1）の出力波形が急峻になり、過渡的な遷移波形に
波形整形効果が現れるため、差動インバータ回路の信号
伝播遅延時間を従来に比して短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は差動回路部とレベルシフ
ト回路部とを有する差動インバータ回路に関し、特に、
半導体集積回路に好適の差動インバータ回路に関する。
ト回路部とを有する差動インバータ回路に関し、特に、
半導体集積回路に好適の差動インバータ回路に関する。
【０００２】
【従来の技術】図４は従来の差動インバータ回路を示す
回路図である。差動回路部１０は以下に示すように構成
されている。ｎｐｎ型バイポーラトランジスタ（以下、
トランジスタという）Ｑ27はそのベースが同相入力端子
ＩＮに接続され、そのコレクタが抵抗Ｒ23を介して接地
端子ＧＮＤに接続されている。トランジスタＱ28はその
ベースが逆相入力端子（ＩＮ）［逆相を通常符号の上に
−を付して表わすが、本明細書では便宜上符号を（ ）
で囲んで表わす。但し、図面上では通常表記通り符号の
上に−を付して表わす。］に接続され、そのコレクタが
抵抗Ｒ24を介して接地端子ＧＮＤに接続されている。ト
ランジスタＱ29はそのベースがバイアス電源端子ＶBIAS
に接続され、そのコレクタがトランジスタＱ27，Ｑ28の
エミッタに共通接続され、そのエミッタが電源ＶEEに接
続されている。
回路図である。差動回路部１０は以下に示すように構成
されている。ｎｐｎ型バイポーラトランジスタ（以下、
トランジスタという）Ｑ27はそのベースが同相入力端子
ＩＮに接続され、そのコレクタが抵抗Ｒ23を介して接地
端子ＧＮＤに接続されている。トランジスタＱ28はその
ベースが逆相入力端子（ＩＮ）［逆相を通常符号の上に
−を付して表わすが、本明細書では便宜上符号を（ ）
で囲んで表わす。但し、図面上では通常表記通り符号の
上に−を付して表わす。］に接続され、そのコレクタが
抵抗Ｒ24を介して接地端子ＧＮＤに接続されている。ト
ランジスタＱ29はそのベースがバイアス電源端子ＶBIAS
に接続され、そのコレクタがトランジスタＱ27，Ｑ28の
エミッタに共通接続され、そのエミッタが電源ＶEEに接
続されている。
【０００３】レベルシフト回路部２０は以下に示すよう
に構成されている。トランジスタＱ21はそのベースがト
ランジスタＱ27のコレクタ、即ち差動回路部１０の逆相
出力端２１に接続され、そのコレクタが接地端子ＧＮＤ
に接続されている。トランジスタＱ24はそのベースがト
ランジスタＱ28のコレクタ、即ち差動回路部１０の同相
出力端２２に接続され、そのコレクタが接地端子ＧＮＤ
に接続されている。トランジスタＱ22はそのベース及び
コレクタがトランジスタＱ21のエミッタに接続され、そ
のエミッタが逆相出力端子（ＯＵＴ2 ）に接続されてい
る。トランジスタＱ25はそのベース及びコレクタがトラ
ンジスタＱ24のエミッタに接続され、そのエミッタが同
相出力端子ＯＵＴ2 に接続されている。トランジスタＱ
23はそのベースがバイアス電源端子ＶBIASに接続され、
そのコレクタが逆相出力端子（ＯＵＴ2 ）に接続され、
そのエミッタが電源ＶEEに接続されている。トランジス
タＱ26はそのベースがバイアス電源端子ＶBIASに接続さ
れ、そのコレクタが同相出力端子ＯＵＴ2 に接続され、
そのエミッタが電源ＶEEに接続されている。
に構成されている。トランジスタＱ21はそのベースがト
ランジスタＱ27のコレクタ、即ち差動回路部１０の逆相
出力端２１に接続され、そのコレクタが接地端子ＧＮＤ
に接続されている。トランジスタＱ24はそのベースがト
ランジスタＱ28のコレクタ、即ち差動回路部１０の同相
出力端２２に接続され、そのコレクタが接地端子ＧＮＤ
に接続されている。トランジスタＱ22はそのベース及び
コレクタがトランジスタＱ21のエミッタに接続され、そ
のエミッタが逆相出力端子（ＯＵＴ2 ）に接続されてい
る。トランジスタＱ25はそのベース及びコレクタがトラ
ンジスタＱ24のエミッタに接続され、そのエミッタが同
相出力端子ＯＵＴ2 に接続されている。トランジスタＱ
23はそのベースがバイアス電源端子ＶBIASに接続され、
そのコレクタが逆相出力端子（ＯＵＴ2 ）に接続され、
そのエミッタが電源ＶEEに接続されている。トランジス
タＱ26はそのベースがバイアス電源端子ＶBIASに接続さ
れ、そのコレクタが同相出力端子ＯＵＴ2 に接続され、
そのエミッタが電源ＶEEに接続されている。
【０００４】このように構成される従来の差動インバー
タ回路においては、所謂両相入力の場合、逆相入力端子
（ＩＮ）には同相入力端子ＩＮの同相データに対して逆
相データが入力され、所謂単相入力の場合は、同相入力
のハイレベルとロウレベルとの間の中間レベルが参照電
圧として逆相入力端子（ＩＮ）に印加される。両相入力
及び単相入力のいずれの場合においても、差動回路部１
０の逆相出力端２１及び同相出力端２２には夫々逆相デ
ータ及び同相データが相補的に出力される。このように
して、データの反転動作を行う。
タ回路においては、所謂両相入力の場合、逆相入力端子
（ＩＮ）には同相入力端子ＩＮの同相データに対して逆
相データが入力され、所謂単相入力の場合は、同相入力
のハイレベルとロウレベルとの間の中間レベルが参照電
圧として逆相入力端子（ＩＮ）に印加される。両相入力
及び単相入力のいずれの場合においても、差動回路部１
０の逆相出力端２１及び同相出力端２２には夫々逆相デ
ータ及び同相データが相補的に出力される。このように
して、データの反転動作を行う。
【０００５】レベルシフト回路２０においては、差動回
路部１０の逆相出力端２１の逆相出力レベルに対して、
トランジスタＱ21、ダイオード接続したトランジスタＱ
22及び定電流源用のトランジスタＱ23によりエミッタホ
ロワが形成されており、逆相出力端子（ＯＵＴ2 ）に逆
相データが出力される。一方、差動回路部１０の同相出
力端２２の同相出力レベルに対して、トランジスタ
Ｑ24、ダイオード接続したトランジスタＱ25及び定電流
源用のトランジスタＱ26によりエミッタホロワが形成さ
れており、同相出力端子ＯＵＴ2 に同相データが出力さ
れる。上述のエミッタホロワはダイオード接続したトラ
ンジスタＱ22，Ｑ25によりレベルシフトが行われるた
め、前段の差動インバータ回路と次段のインバータ回路
との間の論理しきい値レベルの整合がとられる。
路部１０の逆相出力端２１の逆相出力レベルに対して、
トランジスタＱ21、ダイオード接続したトランジスタＱ
22及び定電流源用のトランジスタＱ23によりエミッタホ
ロワが形成されており、逆相出力端子（ＯＵＴ2 ）に逆
相データが出力される。一方、差動回路部１０の同相出
力端２２の同相出力レベルに対して、トランジスタ
Ｑ24、ダイオード接続したトランジスタＱ25及び定電流
源用のトランジスタＱ26によりエミッタホロワが形成さ
れており、同相出力端子ＯＵＴ2 に同相データが出力さ
れる。上述のエミッタホロワはダイオード接続したトラ
ンジスタＱ22，Ｑ25によりレベルシフトが行われるた
め、前段の差動インバータ回路と次段のインバータ回路
との間の論理しきい値レベルの整合がとられる。
【０００６】なお、バイアス電源端子ＶBIASは差動回路
部１０及びレベルシフト回路部２０の定電流源用のトラ
ンジスタＱ23，Ｑ26，Ｑ29のベース電位が適切な値にな
るように差動インバータ回路の外部からバイアスされ
る。
部１０及びレベルシフト回路部２０の定電流源用のトラ
ンジスタＱ23，Ｑ26，Ｑ29のベース電位が適切な値にな
るように差動インバータ回路の外部からバイアスされ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の差動インバータ回路においては、レベルシフト
回路２０がエミッタホロワであるため、入力電圧と出力
電圧との間の利得が１以下である。従って、図２の波形
図に示すように、差動回路部１０の逆相出力端２１及び
同相出力端２２の過渡的な電圧遷移波形に対する逆相出
力端子（ＯＵＴ2）及び同相出力端子ＯＵＴ2 の過渡的
な電圧遷移波形には、波形整形効果が現れず、差動イン
バータ回路の信号伝播遅延時間ｔｐｄ２を短縮すること
ができないという問題点がある。
た従来の差動インバータ回路においては、レベルシフト
回路２０がエミッタホロワであるため、入力電圧と出力
電圧との間の利得が１以下である。従って、図２の波形
図に示すように、差動回路部１０の逆相出力端２１及び
同相出力端２２の過渡的な電圧遷移波形に対する逆相出
力端子（ＯＵＴ2）及び同相出力端子ＯＵＴ2 の過渡的
な電圧遷移波形には、波形整形効果が現れず、差動イン
バータ回路の信号伝播遅延時間ｔｐｄ２を短縮すること
ができないという問題点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、信号伝播遅延時間を短縮することができる
差動インバータ回路を提供することを目的とする。
のであって、信号伝播遅延時間を短縮することができる
差動インバータ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る差動インバ
ータ回路は、差動回路同相出力端及び差動回路逆相出力
端に相補出力を出力する差動回路と、同相出力端子及び
逆相出力端子と、コレクタが第１の電源に接続されベー
スが前記差動回路同相出力端に接続されエミッタが前記
同相出力端子に接続された第１のトランジスタと、コレ
クタが前記同相出力端子に接続されエミッタが第２の電
源に接続された第２のトランジスタと、コレクタが前記
第１の電源に接続されベースが前記差動回路逆相出力端
に接続されエミッタが前記逆相出力端子に接続された第
３のトランジスタと、コレクタが前記逆相出力端子に接
続されエミッタが前記第２の電源に接続された第４のト
ランジスタとを備えた差動インバータ回路において、一
端が前記同相出力端子に接続され他端が前記第４のトラ
ンジスタのベースに接続された第１の容量素子と、一端
が前記逆相出力端子に接続され他端が前記第２のトラン
ジスタのベースに接続された第２の容量素子と、一端が
バイアス端子に接続され他端が前記第２のトランジスタ
のベースに接続された第１の抵抗素子と、一端が前記バ
イアス端子に接続され他端が前記第４のトランジスタの
ベースに接続された第２の抵抗素子とを有することを特
徴とする。
ータ回路は、差動回路同相出力端及び差動回路逆相出力
端に相補出力を出力する差動回路と、同相出力端子及び
逆相出力端子と、コレクタが第１の電源に接続されベー
スが前記差動回路同相出力端に接続されエミッタが前記
同相出力端子に接続された第１のトランジスタと、コレ
クタが前記同相出力端子に接続されエミッタが第２の電
源に接続された第２のトランジスタと、コレクタが前記
第１の電源に接続されベースが前記差動回路逆相出力端
に接続されエミッタが前記逆相出力端子に接続された第
３のトランジスタと、コレクタが前記逆相出力端子に接
続されエミッタが前記第２の電源に接続された第４のト
ランジスタとを備えた差動インバータ回路において、一
端が前記同相出力端子に接続され他端が前記第４のトラ
ンジスタのベースに接続された第１の容量素子と、一端
が前記逆相出力端子に接続され他端が前記第２のトラン
ジスタのベースに接続された第２の容量素子と、一端が
バイアス端子に接続され他端が前記第２のトランジスタ
のベースに接続された第１の抵抗素子と、一端が前記バ
イアス端子に接続され他端が前記第４のトランジスタの
ベースに接続された第２の抵抗素子とを有することを特
徴とする。
【００１０】
【作用】本発明においては、差動回路の同相出力及び逆
相出力は夫々第１及び第３のトランジスタのベースに入
力される。そして、前記差動回路の同相出力及び逆相出
力のレベルが遷移すると、同相出力端子及び逆相出力端
子における同相出力及び逆相出力のレベルも遷移する。
このとき、前記同相出力端子及び前記逆相出力端子と定
電流源用の第４及び第２のトランジスタの各ゲート電極
との間には夫々第１及び第２の容量素子が接続されてい
ると共に、第４及び第２のトランジスタの各ゲート電極
とバイアス端子との間には夫々第２及び第１の抵抗素子
が接続されているため、前記第４のトランジスタのベー
スバイアスは前記同相出力端子のレベル遷移に応じて過
渡的に変化する。これにより、前記第４のトランジスタ
の電流駆動能力が変化するため、前記逆相出力端子のレ
ベルはオーバーシュート状態になる。一方、前記第２の
トランジスタのベースバイアスは前記逆相出力端子のレ
ベル遷移に応じて過渡的に変化する。これにより、前記
第２のトランジスタの電流駆動能力が変化するため、前
記同相出力端子のレベルはオーバーシュート状態にな
る。
相出力は夫々第１及び第３のトランジスタのベースに入
力される。そして、前記差動回路の同相出力及び逆相出
力のレベルが遷移すると、同相出力端子及び逆相出力端
子における同相出力及び逆相出力のレベルも遷移する。
このとき、前記同相出力端子及び前記逆相出力端子と定
電流源用の第４及び第２のトランジスタの各ゲート電極
との間には夫々第１及び第２の容量素子が接続されてい
ると共に、第４及び第２のトランジスタの各ゲート電極
とバイアス端子との間には夫々第２及び第１の抵抗素子
が接続されているため、前記第４のトランジスタのベー
スバイアスは前記同相出力端子のレベル遷移に応じて過
渡的に変化する。これにより、前記第４のトランジスタ
の電流駆動能力が変化するため、前記逆相出力端子のレ
ベルはオーバーシュート状態になる。一方、前記第２の
トランジスタのベースバイアスは前記逆相出力端子のレ
ベル遷移に応じて過渡的に変化する。これにより、前記
第２のトランジスタの電流駆動能力が変化するため、前
記同相出力端子のレベルはオーバーシュート状態にな
る。
【００１１】その後、前記第４及び前記第２のトランジ
スタのベースバイアスは、夫々第１の容量素子、第２の
抵抗素子及び第４のトランジスタのベース入力抵抗の各
値並びに第２の容量素子、第１の抵抗素子及び第２のト
ランジスタのベース入力抵抗の各値により決定される時
定数に基づいて定常状態のバイアスレベルに回復する。
これにより、前記同相出力端子及び前記逆相出力端子の
出力レベルが定常状態のレベルに回復し、差動インバー
タ回路の一連の反転動作が終了する。
スタのベースバイアスは、夫々第１の容量素子、第２の
抵抗素子及び第４のトランジスタのベース入力抵抗の各
値並びに第２の容量素子、第１の抵抗素子及び第２のト
ランジスタのベース入力抵抗の各値により決定される時
定数に基づいて定常状態のバイアスレベルに回復する。
これにより、前記同相出力端子及び前記逆相出力端子の
出力レベルが定常状態のレベルに回復し、差動インバー
タ回路の一連の反転動作が終了する。
【００１２】本発明によれば、第４のトランジスタのベ
ースと同相出力端子との間に第１の容量素子を接続し、
第２のトランジスタのベースと逆相出力端子との間に第
２の容量素子を接続するため、第１及び第２の容量素子
並びに第１及び第２の抵抗素子は波形調整回路として動
作し、出力波形を急峻にする。このため、差動インバー
タ回路の信号伝播遅延時間を従来に比して短縮すること
ができる。
ースと同相出力端子との間に第１の容量素子を接続し、
第２のトランジスタのベースと逆相出力端子との間に第
２の容量素子を接続するため、第１及び第２の容量素子
並びに第１及び第２の抵抗素子は波形調整回路として動
作し、出力波形を急峻にする。このため、差動インバー
タ回路の信号伝播遅延時間を従来に比して短縮すること
ができる。
【００１３】なお、本発明においては、第１及び第２の
容量素子は、夫々ベース・エミッタ間を相互に逆方向に
接続した第５及び第６のトランジスタで構成することが
できる。この第５及び第６のトランジスタはベース・エ
ミッタ間が逆方向バイアスとなるため、そのダイオード
空乏層によりコンデンサと等価な動作を行う。この場
合、容量値の制御を誘電体の膜厚で制御する必要がない
ので、製造工程の制御を簡略化することができる。
容量素子は、夫々ベース・エミッタ間を相互に逆方向に
接続した第５及び第６のトランジスタで構成することが
できる。この第５及び第６のトランジスタはベース・エ
ミッタ間が逆方向バイアスとなるため、そのダイオード
空乏層によりコンデンサと等価な動作を行う。この場
合、容量値の制御を誘電体の膜厚で制御する必要がない
ので、製造工程の制御を簡略化することができる。
【００１４】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１５】図１は本発明の第１の実施例に係る差動イ
ンバータ回路を示す回路図である。なお、差動回路部１
０は図４に示す従来例と同一の構成であって、トランジ
スタＱ7 乃至Ｑ9 及び抵抗Ｒ3 ，Ｒ4 は夫々トランジス
タＱ27乃至Ｑ29及び抵抗Ｒ23，Ｒ24に対応するものであ
る。
ンバータ回路を示す回路図である。なお、差動回路部１
０は図４に示す従来例と同一の構成であって、トランジ
スタＱ7 乃至Ｑ9 及び抵抗Ｒ3 ，Ｒ4 は夫々トランジス
タＱ27乃至Ｑ29及び抵抗Ｒ23，Ｒ24に対応するものであ
る。
【００１６】レベルシフト回路部は以下に示すように構
成されている。トランジスタＱ1 はそのベースがトラン
ジスタＱ7 のコレクタ、即ち差動回路部１０の逆相出力
端１に接続され、そのコレクタが接地端子ＧＮＤに接続
されている。トランジスタＱ4 はそのベースがトランジ
スタＱ8 のコレクタ、即ち差動回路部１０の同相出力端
２に接続され、そのコレクタが接地端子ＧＮＤに接続さ
れている。トランジスタＱ2 はそのベース及びコレクタ
がトランジスタＱ1 のエミッタに接続され、そのエミッ
タが逆相出力端子（ＯＵＴ1 ）に接続されている。トラ
ンジスタＱ5 はそのベース及びコレクタがトランジスタ
Ｑ4 のエミッタに接続され、そのエミッタが同相出力端
子ＯＵＴ1 に接続されている。トランジスタＱ3 はその
ベース４が抵抗Ｒ2 を介してバイアス電源端子ＶBIASに
接続され、そのコレクタが逆相出力端子（ＯＵＴ1 ）に
接続され、そのエミッタが電源ＶEEに接続されている。
トランジスタＱ6 はそのベース５が抵抗Ｒ1を介してバ
イアス電源端子ＶBIASに接続され、そのコレクタが同相
出力端子ＯＵＴ1 に接続され、そのエミッタが電源ＶEE
に接続されている。コンデンサＣ1 はトランジスタＱ3
のベース４と同相出力端子ＯＵＴ1 との間に接続されて
おり、双方を容量結合している。コンデンサＣ2 はトラ
ンジスタＱ6 のベース５と逆相出力端子（ＯＵＴ1 ）と
の間に接続されており、双方を容量結合している。な
お、コンデンサＣ1 ，Ｃ2 は配線金属−誘電体膜−配線
金属の構造で構成することができると共に、抵抗Ｒ1，
Ｒ2 は半導体基板に不純物を拡散した導電体層で構成す
ることができ、差動回路部１０の抵抗Ｒ3 ，Ｒ4 と同時
に形成することができるので、上記回路は従来と同様に
して製造することができる。
成されている。トランジスタＱ1 はそのベースがトラン
ジスタＱ7 のコレクタ、即ち差動回路部１０の逆相出力
端１に接続され、そのコレクタが接地端子ＧＮＤに接続
されている。トランジスタＱ4 はそのベースがトランジ
スタＱ8 のコレクタ、即ち差動回路部１０の同相出力端
２に接続され、そのコレクタが接地端子ＧＮＤに接続さ
れている。トランジスタＱ2 はそのベース及びコレクタ
がトランジスタＱ1 のエミッタに接続され、そのエミッ
タが逆相出力端子（ＯＵＴ1 ）に接続されている。トラ
ンジスタＱ5 はそのベース及びコレクタがトランジスタ
Ｑ4 のエミッタに接続され、そのエミッタが同相出力端
子ＯＵＴ1 に接続されている。トランジスタＱ3 はその
ベース４が抵抗Ｒ2 を介してバイアス電源端子ＶBIASに
接続され、そのコレクタが逆相出力端子（ＯＵＴ1 ）に
接続され、そのエミッタが電源ＶEEに接続されている。
トランジスタＱ6 はそのベース５が抵抗Ｒ1を介してバ
イアス電源端子ＶBIASに接続され、そのコレクタが同相
出力端子ＯＵＴ1 に接続され、そのエミッタが電源ＶEE
に接続されている。コンデンサＣ1 はトランジスタＱ3
のベース４と同相出力端子ＯＵＴ1 との間に接続されて
おり、双方を容量結合している。コンデンサＣ2 はトラ
ンジスタＱ6 のベース５と逆相出力端子（ＯＵＴ1 ）と
の間に接続されており、双方を容量結合している。な
お、コンデンサＣ1 ，Ｃ2 は配線金属−誘電体膜−配線
金属の構造で構成することができると共に、抵抗Ｒ1，
Ｒ2 は半導体基板に不純物を拡散した導電体層で構成す
ることができ、差動回路部１０の抵抗Ｒ3 ，Ｒ4 と同時
に形成することができるので、上記回路は従来と同様に
して製造することができる。
【００１７】次に、上述した本実施例に係る差動インバ
ータ回路の動作について説明する。なお、差動回路部１
０の動作は従来と同様であるので、特にレベルシフト回
路部の動作について説明する。
ータ回路の動作について説明する。なお、差動回路部１
０の動作は従来と同様であるので、特にレベルシフト回
路部の動作について説明する。
【００１８】図２は本実施例及び従来例に係る差動イン
バータ回路の動作を示す波形図である。差動回路部１０
の同相出力端２の同相出力及び逆相出力端１の逆相出力
は夫々トランジスタＱ4 ，Ｑ1 のベースに入力される。
同相入力端子ＩＮの入力レベルがハイレベルからロウレ
ベルに遷移すると、同相出力端２の同相出力もハイレベ
ルからロウレベルに遷移し、同相出力端子ＯＵＴ1 の同
相出力はハイレベルからロウレベルに遷移する。これと
同時に、逆相出力端１の逆相出力はロウレベルからハイ
レベルに遷移し、逆相出力端子（ＯＵＴ1 ）の逆相出力
はロウレベルからハイレベルに遷移する。このとき、定
電流源用のトランジスタＱ3 のベースバイアスは、定常
状態時にバイアス電圧ＶBIAS、そのベース電流ＩB 及び
抵抗Ｒ2の抵抗値ｒにて表される電圧ＶBIAS−ＩB ・ｒ
であったものが、同相出力端子ＯＵＴ1 のレベル遷移に
応じて、コンデンサＣ1 によって過渡的に本来の電位よ
り負側に降下する。トランジスタＱ3 のコレクタ電流は
ベースバイアスの変化に伴って低下し、これによりトラ
ンジスタＱ3 の電流駆動能力が変化するため、逆相出力
端子（ＯＵＴ1 ）のレベルは正電位側にオーバーシュー
ト状態になる。定電流源用のトランジスタＱ6 のベース
バイアスは、定常状態時にトランジスタＱ3と同様のバ
イアス電圧であったものが、逆相出力端子（ＯＵＴ1 ）
のレベル遷移に応じ、コンデンサＣ2 によって過渡的に
正電位側に上昇する。これにより、トランジスタＱ6 の
電流駆動能力が変化するため、同相出力端子ＯＵＴ1 の
レベルは負電位側にオーバーシュート状態になる。
バータ回路の動作を示す波形図である。差動回路部１０
の同相出力端２の同相出力及び逆相出力端１の逆相出力
は夫々トランジスタＱ4 ，Ｑ1 のベースに入力される。
同相入力端子ＩＮの入力レベルがハイレベルからロウレ
ベルに遷移すると、同相出力端２の同相出力もハイレベ
ルからロウレベルに遷移し、同相出力端子ＯＵＴ1 の同
相出力はハイレベルからロウレベルに遷移する。これと
同時に、逆相出力端１の逆相出力はロウレベルからハイ
レベルに遷移し、逆相出力端子（ＯＵＴ1 ）の逆相出力
はロウレベルからハイレベルに遷移する。このとき、定
電流源用のトランジスタＱ3 のベースバイアスは、定常
状態時にバイアス電圧ＶBIAS、そのベース電流ＩB 及び
抵抗Ｒ2の抵抗値ｒにて表される電圧ＶBIAS−ＩB ・ｒ
であったものが、同相出力端子ＯＵＴ1 のレベル遷移に
応じて、コンデンサＣ1 によって過渡的に本来の電位よ
り負側に降下する。トランジスタＱ3 のコレクタ電流は
ベースバイアスの変化に伴って低下し、これによりトラ
ンジスタＱ3 の電流駆動能力が変化するため、逆相出力
端子（ＯＵＴ1 ）のレベルは正電位側にオーバーシュー
ト状態になる。定電流源用のトランジスタＱ6 のベース
バイアスは、定常状態時にトランジスタＱ3と同様のバ
イアス電圧であったものが、逆相出力端子（ＯＵＴ1 ）
のレベル遷移に応じ、コンデンサＣ2 によって過渡的に
正電位側に上昇する。これにより、トランジスタＱ6 の
電流駆動能力が変化するため、同相出力端子ＯＵＴ1 の
レベルは負電位側にオーバーシュート状態になる。
【００１９】定電流源用のトランジスタＱ3 ，Ｑ6 のベ
ースバイアスは同相出力及び逆相出力がオーバーシュー
トした後、コンデンサＣ1 、抵抗Ｒ2 及びトランジスタ
Ｑ3のベース入力抵抗の各値並びにコンデンサＣ2 、抵
抗Ｒ1 及びトランジスタＱ6のベース入力抵抗の各値に
より決定される時定数に基づいて定常状態時のバイアス
レベル回復する。これにより、同相出力端子ＯＵＴ1 及
び逆相出力端子（ＯＵＴ1 ）の出力レベルが定常状態時
のレベルに回復し、差動インバータ回路の一連の反転動
作が終了する。
ースバイアスは同相出力及び逆相出力がオーバーシュー
トした後、コンデンサＣ1 、抵抗Ｒ2 及びトランジスタ
Ｑ3のベース入力抵抗の各値並びにコンデンサＣ2 、抵
抗Ｒ1 及びトランジスタＱ6のベース入力抵抗の各値に
より決定される時定数に基づいて定常状態時のバイアス
レベル回復する。これにより、同相出力端子ＯＵＴ1 及
び逆相出力端子（ＯＵＴ1 ）の出力レベルが定常状態時
のレベルに回復し、差動インバータ回路の一連の反転動
作が終了する。
【００２０】本実施例によれば、コンデンサＣ1 ，Ｃ2
及び抵抗Ｒ1 ，Ｒ2 は波形調整回路として動作するの
で、同相出力端子ＯＵＴ1 及び逆相出力端子（ＯＵＴ
1 ）の出力波形が急峻になり、過渡的な遷移波形に波形
整形効果が現れる。このため、差動インバータ回路の信
号伝播遅延時間を従来のｔｐｄ２からｔｐｄ１に短縮す
ることができる。
及び抵抗Ｒ1 ，Ｒ2 は波形調整回路として動作するの
で、同相出力端子ＯＵＴ1 及び逆相出力端子（ＯＵＴ
1 ）の出力波形が急峻になり、過渡的な遷移波形に波形
整形効果が現れる。このため、差動インバータ回路の信
号伝播遅延時間を従来のｔｐｄ２からｔｐｄ１に短縮す
ることができる。
【００２１】例えば、抵抗Ｒ1 ，Ｒ2 の抵抗値を夫々２
ｋΩとし、コンデンサＣ1 ，Ｃ2 の容量値をを夫々０．
５ｐＦとした場合、信号伝播遅延時間ｔｐｄ１は約０．
８ｎ秒となり、従来例における信号伝播遅延時間ｔｐｄ
２（約１．０ｎ秒）に比して約２０％短縮することがで
きる。
ｋΩとし、コンデンサＣ1 ，Ｃ2 の容量値をを夫々０．
５ｐＦとした場合、信号伝播遅延時間ｔｐｄ１は約０．
８ｎ秒となり、従来例における信号伝播遅延時間ｔｐｄ
２（約１．０ｎ秒）に比して約２０％短縮することがで
きる。
【００２２】図３は本発明の第２の実施例に係る差動イ
ンバータ回路を示す回路図である。差動回路部１０は以
下に示すように構成されている。トランジスタＱ17はそ
のベースが同相入力端子ＩＮに接続され、そのコレクタ
が抵抗Ｒ13を介して接地端子ＧＮＤに接続されている。
トランジスタＱ18はそのベースが逆相入力端子（ＩＮ）
に接続され、そのコレクタが抵抗Ｒ14を介して接地端子
ＧＮＤに接続されている。抵抗Ｒ15はその一端がトラン
ジスタＱ17，Ｑ18のエミッタに共通接続され、その他端
が電源ＶEEに接続されている。
ンバータ回路を示す回路図である。差動回路部１０は以
下に示すように構成されている。トランジスタＱ17はそ
のベースが同相入力端子ＩＮに接続され、そのコレクタ
が抵抗Ｒ13を介して接地端子ＧＮＤに接続されている。
トランジスタＱ18はそのベースが逆相入力端子（ＩＮ）
に接続され、そのコレクタが抵抗Ｒ14を介して接地端子
ＧＮＤに接続されている。抵抗Ｒ15はその一端がトラン
ジスタＱ17，Ｑ18のエミッタに共通接続され、その他端
が電源ＶEEに接続されている。
【００２３】レベルシフト回路部は以下に示すように構
成されている。トランジスタＱ11はそのベースがトラン
ジスタＱ17のコレクタ、即ち差動回路部１０の逆相出力
端１１に接続され、そのコレクタが接地端子ＧＮＤに接
続され、そのエミッタが逆相出力端子（ＯＵＴ1 ）に接
続されている。トランジスタＱ14はそのベースがトラン
ジスタＱ18のコレクタ、即ち差動回路部１０の同相出力
端１２に接続され、そのコレクタが接地端子ＧＮＤに接
続され、そのエミッタが同相出力端子ＯＵＴ1に接続さ
れている。トランジスタＱ13はそのベース１４が抵抗Ｒ
12を介してコントロール端子ＶCTL に接続され、そのコ
レクタが逆相出力端子（ＯＵＴ1 ）に接続され、そのエ
ミッタが電源ＶEEに接続されている。トランジスタＱ16
はそのベース１５が抵抗Ｒ11を介してコントロール端子
ＶCTL に接続され、そのコレクタが同相出力端子ＯＵＴ
1 に接続され、そのエミッタが電源ＶEEに接続されてい
る。トランジスタＱ12はそのベース及びコレクタがトラ
ンジスタＱ13のベース１４に接続され、そのエミッタが
同相出力端子ＯＵＴ1 に接続されている。トランジスタ
Ｑ15はそのベース及びコレクタがトランジスタＱ16のベ
ース１５に接続され、そのエミッタが逆相出力端子（Ｏ
ＵＴ1 ）に接続されている。
成されている。トランジスタＱ11はそのベースがトラン
ジスタＱ17のコレクタ、即ち差動回路部１０の逆相出力
端１１に接続され、そのコレクタが接地端子ＧＮＤに接
続され、そのエミッタが逆相出力端子（ＯＵＴ1 ）に接
続されている。トランジスタＱ14はそのベースがトラン
ジスタＱ18のコレクタ、即ち差動回路部１０の同相出力
端１２に接続され、そのコレクタが接地端子ＧＮＤに接
続され、そのエミッタが同相出力端子ＯＵＴ1に接続さ
れている。トランジスタＱ13はそのベース１４が抵抗Ｒ
12を介してコントロール端子ＶCTL に接続され、そのコ
レクタが逆相出力端子（ＯＵＴ1 ）に接続され、そのエ
ミッタが電源ＶEEに接続されている。トランジスタＱ16
はそのベース１５が抵抗Ｒ11を介してコントロール端子
ＶCTL に接続され、そのコレクタが同相出力端子ＯＵＴ
1 に接続され、そのエミッタが電源ＶEEに接続されてい
る。トランジスタＱ12はそのベース及びコレクタがトラ
ンジスタＱ13のベース１４に接続され、そのエミッタが
同相出力端子ＯＵＴ1 に接続されている。トランジスタ
Ｑ15はそのベース及びコレクタがトランジスタＱ16のベ
ース１５に接続され、そのエミッタが逆相出力端子（Ｏ
ＵＴ1 ）に接続されている。
【００２４】即ち、本実施例は第１の実施例とは異なっ
て、トランジスタＱ9 を抵抗Ｒ15に置換し、コンデンサ
Ｃ1 ，Ｃ2 の替わりにコレクタ・ベース間をショートさ
せてダイオード接続したトランジスタＱ12，Ｑ15を逆方
向接続し、バイアス電源端子ＶBIASを電圧制御可能のコ
ントロール端子ＶCTL に置換すると共に、トランジスタ
Ｑ2 ，Ｑ5 を削除したものである。
て、トランジスタＱ9 を抵抗Ｒ15に置換し、コンデンサ
Ｃ1 ，Ｃ2 の替わりにコレクタ・ベース間をショートさ
せてダイオード接続したトランジスタＱ12，Ｑ15を逆方
向接続し、バイアス電源端子ＶBIASを電圧制御可能のコ
ントロール端子ＶCTL に置換すると共に、トランジスタ
Ｑ2 ，Ｑ5 を削除したものである。
【００２５】本実施例においては、抵抗Ｒ15はトランジ
スタによる定電流源に比して定電流性が劣るものの、ベ
ースバイアスコントロールが不要であり、負荷抵抗
Ｒ13、Ｒ14との特性の均一性が期待できるため、製造バ
ラツキによる出力端子１１，１２における出力レベルの
変動が少ない。また、トランジスタＱ12，Ｑ15はそのベ
ース・エミッタ間が逆方向バイアスとなり、そのダイオ
ード空乏層の容量に基づいてコンデンサと等価の動作を
行う。従って、本実施例に係る差動インバータ回路はそ
の動作が第１の実施例と等価であって、その信号伝播遅
延時間を従来に比して短縮することができる。
スタによる定電流源に比して定電流性が劣るものの、ベ
ースバイアスコントロールが不要であり、負荷抵抗
Ｒ13、Ｒ14との特性の均一性が期待できるため、製造バ
ラツキによる出力端子１１，１２における出力レベルの
変動が少ない。また、トランジスタＱ12，Ｑ15はそのベ
ース・エミッタ間が逆方向バイアスとなり、そのダイオ
ード空乏層の容量に基づいてコンデンサと等価の動作を
行う。従って、本実施例に係る差動インバータ回路はそ
の動作が第１の実施例と等価であって、その信号伝播遅
延時間を従来に比して短縮することができる。
【００２６】また、トランジスタＱ13，Ｑ16のベースバ
イアスはレベルシフト回路部に独立して設けたコントロ
ール端子ＶCTL から供給することができるので、レベル
シフト回路のレベルシフト量をトランジスタＱ13，Ｑ16
のベース・エミッタ間電圧内で調整可能になっている。
更に、コンデンサをトランジスタＱ12，Ｑ15で形成す
るため、コンデンサ容量値の制御を誘電体の膜厚で制御
する必要がなく、製造工程の制御を簡略化することがで
きる。
イアスはレベルシフト回路部に独立して設けたコントロ
ール端子ＶCTL から供給することができるので、レベル
シフト回路のレベルシフト量をトランジスタＱ13，Ｑ16
のベース・エミッタ間電圧内で調整可能になっている。
更に、コンデンサをトランジスタＱ12，Ｑ15で形成す
るため、コンデンサ容量値の制御を誘電体の膜厚で制御
する必要がなく、製造工程の制御を簡略化することがで
きる。
【００２７】
【発明の効果】以上説明したように本発明によれば、レ
ベルシフト回路部に第１及び第２の容量素子並びに第１
及び第２の抵抗素子を付加し、差動回路の相補出力に基
づいて定電流源用の第２及び第４のトランジスタの電流
駆動能力を変調するから、出力波形を急峻にすることが
できる。このため、差動インバータ回路の信号伝播遅延
時間を従来に比して短縮することができる。
ベルシフト回路部に第１及び第２の容量素子並びに第１
及び第２の抵抗素子を付加し、差動回路の相補出力に基
づいて定電流源用の第２及び第４のトランジスタの電流
駆動能力を変調するから、出力波形を急峻にすることが
できる。このため、差動インバータ回路の信号伝播遅延
時間を従来に比して短縮することができる。
【図１】本発明の第１の実施例に係る差動インバータ回
路を示す回路図である。
路を示す回路図である。
【図２】本実施例及び従来例に係る差動インバータ回路
の動作を示す波形図である。
の動作を示す波形図である。
【図３】本発明の第２の実施例に係る差動インバータ回
路を示す回路図である。
路を示す回路図である。
【図４】従来の差動インバータ回路を示す回路図であ
る。
る。
１０；差動回路部 ２０；レベルシフト回路部 Ｑ1 乃至Ｑ9 ，Ｑ11乃至Ｑ18，Ｑ21乃至Ｑ29；トランジ
スタ Ｒ1 乃至Ｒ4 ，Ｒ11乃至Ｒ14，Ｒ23，Ｒ24；抵抗 Ｃ1 ，Ｃ2 ；コンデンサ ＩＮ；同相入力端子 （ＩＮ）；逆相入力端子 ＯＵＴ1 ，ＯＵＴ2 ；同相出力端子 （ＯＵＴ1 ），（ＯＵＴ2 ）；逆相出力端子 ＶEE；電源 ＧＮＤ；接地端子 ＶBIAS；バイアス電源端子 ＶCTL ；コントロール端子
スタ Ｒ1 乃至Ｒ4 ，Ｒ11乃至Ｒ14，Ｒ23，Ｒ24；抵抗 Ｃ1 ，Ｃ2 ；コンデンサ ＩＮ；同相入力端子 （ＩＮ）；逆相入力端子 ＯＵＴ1 ，ＯＵＴ2 ；同相出力端子 （ＯＵＴ1 ），（ＯＵＴ2 ）；逆相出力端子 ＶEE；電源 ＧＮＤ；接地端子 ＶBIAS；バイアス電源端子 ＶCTL ；コントロール端子
Claims (2)
- 【請求項１】 差動回路同相出力端及び差動回路逆相出
力端に相補出力を出力する差動回路と、同相出力端子及
び逆相出力端子と、コレクタが第１の電源に接続されベ
ースが前記差動回路同相出力端に接続されエミッタが前
記同相出力端子に接続された第１のトランジスタと、コ
レクタが前記同相出力端子に接続されエミッタが第２の
電源に接続された第２のトランジスタと、コレクタが前
記第１の電源に接続されベースが前記差動回路逆相出力
端に接続されエミッタが前記逆相出力端子に接続された
第３のトランジスタと、コレクタが前記逆相出力端子に
接続されエミッタが前記第２の電源に接続された第４の
トランジスタとを備えた差動インバータ回路において、
一端が前記同相出力端子に接続され他端が前記第４のト
ランジスタのベースに接続された第１の容量素子と、一
端が前記逆相出力端子に接続され他端が前記第２のトラ
ンジスタのベースに接続された第２の容量素子と、一端
がバイアス端子に接続され他端が前記第２のトランジス
タのベースに接続された第１の抵抗素子と、一端が前記
バイアス端子に接続され他端が前記第４のトランジスタ
のベースに接続された第２の抵抗素子とを有することを
特徴とする差動インバータ回路。 - 【請求項２】 前記第１及び第２の容量素子は夫々ベー
ス・エミッタ間を相互に逆方向に接続した第５及び第６
のトランジスタで構成されていることを特徴とする請求
項１に記載の差動インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25853591A JPH0575436A (ja) | 1991-09-10 | 1991-09-10 | 差動インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25853591A JPH0575436A (ja) | 1991-09-10 | 1991-09-10 | 差動インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575436A true JPH0575436A (ja) | 1993-03-26 |
Family
ID=17321575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25853591A Pending JPH0575436A (ja) | 1991-09-10 | 1991-09-10 | 差動インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575436A (ja) |
-
1991
- 1991-09-10 JP JP25853591A patent/JPH0575436A/ja active Pending
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