JPS6347011B2 - - Google Patents
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- JPS6347011B2 JPS6347011B2 JP55168872A JP16887280A JPS6347011B2 JP S6347011 B2 JPS6347011 B2 JP S6347011B2 JP 55168872 A JP55168872 A JP 55168872A JP 16887280 A JP16887280 A JP 16887280A JP S6347011 B2 JPS6347011 B2 JP S6347011B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Description
【発明の詳細な説明】
この発明は、エミツタ結合論理回路の出力電位
の電源電圧依存性を改善した論理回路装置に関す
るものである。
の電源電圧依存性を改善した論理回路装置に関す
るものである。
第１図は従来のエミツタ結合論理回路装置を示
す等価回路図である。この図において、Q1およ
びQ2はそれぞれベースに入力電位VINおよび基準
電位VBBが印加されるとともに、エミツタが共通
に接続された第１トランジスタおよび第２トラン
ジスタ、R1およびR2はそれぞれ前記第１トラン
ジスタQ1および第２トランジスタQ2のコレクタ
と第１電位VCCとの間に接続された第１および第
２の抵抗体、R3は前記第１トランジスタQ1およ
び第２トランジスタQ2の共通エミツタと第２電
位VEEとの間に接続された第３の抵抗体、Q3はベ
ースが前記第１トランジスタQ1のコレクタと第
１の抵抗体R1との接続点に接続され、エミツタ
が第１出力端子O1に接続され、コレクタが第１
電位VCCに接続されたエミツタフオロワトランジ
スタ、R4は一端が前記エミツタフオロワトラン
ジスタQ3のエミツタに接続され、他端が第２電
位VEEあるいは別の第３電位の負電位に接続され
た第４の抵抗体、Q4はベースが前記第２トラン
ジスタQ2のコレクタと第２の抵抗体R2との接続
点に接続され、コレクタが第１電位VCCに接続さ
れるとともにエミツタが第２出力端子O2に接続
されるエミツタフオロワトランジスタ、R5は一
端が前記エミツタフオロワトランジスタQ4のエ
ミツタに接続され他端が第２電位VEEあるいは別
の第３電位の負電圧に接続される第５の抵抗体で
ある。
す等価回路図である。この図において、Q1およ
びQ2はそれぞれベースに入力電位VINおよび基準
電位VBBが印加されるとともに、エミツタが共通
に接続された第１トランジスタおよび第２トラン
ジスタ、R1およびR2はそれぞれ前記第１トラン
ジスタQ1および第２トランジスタQ2のコレクタ
と第１電位VCCとの間に接続された第１および第
２の抵抗体、R3は前記第１トランジスタQ1およ
び第２トランジスタQ2の共通エミツタと第２電
位VEEとの間に接続された第３の抵抗体、Q3はベ
ースが前記第１トランジスタQ1のコレクタと第
１の抵抗体R1との接続点に接続され、エミツタ
が第１出力端子O1に接続され、コレクタが第１
電位VCCに接続されたエミツタフオロワトランジ
スタ、R4は一端が前記エミツタフオロワトラン
ジスタQ3のエミツタに接続され、他端が第２電
位VEEあるいは別の第３電位の負電位に接続され
た第４の抵抗体、Q4はベースが前記第２トラン
ジスタQ2のコレクタと第２の抵抗体R2との接続
点に接続され、コレクタが第１電位VCCに接続さ
れるとともにエミツタが第２出力端子O2に接続
されるエミツタフオロワトランジスタ、R5は一
端が前記エミツタフオロワトランジスタQ4のエ
ミツタに接続され他端が第２電位VEEあるいは別
の第３電位の負電圧に接続される第５の抵抗体で
ある。
なお、エミツタフオロワトランジスタQ3およ
び第４の抵抗体R4により第１エミツタフオロワ
回路を構成し、エミツタフオロワトランジスタ
Q4および第５の抵抗体R5により第２エミツタフ
オロワ回路を構成する。また、第１電位VCCおよ
び第２電位VEEは通常、それぞれ接地電位、負電
位である。また、第２トランジスタQ2のベース
に印加される基準電圧VBBは通常定電圧源回路の
出力電位である。また、第１出力端子O1には反
転出力が得られ、第２出力端子O2には非反転出
力が得られる。
び第４の抵抗体R4により第１エミツタフオロワ
回路を構成し、エミツタフオロワトランジスタ
Q4および第５の抵抗体R5により第２エミツタフ
オロワ回路を構成する。また、第１電位VCCおよ
び第２電位VEEは通常、それぞれ接地電位、負電
位である。また、第２トランジスタQ2のベース
に印加される基準電圧VBBは通常定電圧源回路の
出力電位である。また、第１出力端子O1には反
転出力が得られ、第２出力端子O2には非反転出
力が得られる。
次に、上記の構成に係る論理回路装置の動作に
ついて説明する。
ついて説明する。
まず、第１トランジスタQ1のベースに印加さ
れた入力電位VINが基準電位VBBより低レベルの
ときには、第１トランジスタQ1が非導通状態と
なり、第２トランジスタQ2が導通状態になる。
このため、第１トランジスタQ1のコレクタはほ
ぼVCC電位になり、第２トランジスタQ2のコレク
タ電位は第２の抵抗体R2での電圧降下分だけVCC
電位から低下する。従つて第１出力端子O1は高
レベル、第２出力端子O2は低レベルとなる。次
に、入力電圧VINが基準電位VBBより高レベルに
なると第１出力端子O1は低レベルになり、第２
出力端子O2は高レベルになる。このように、入
力電位VINに対して第１出力端子O1は反転出力と
なり、第２出力端子O2は非反転出力となる。
れた入力電位VINが基準電位VBBより低レベルの
ときには、第１トランジスタQ1が非導通状態と
なり、第２トランジスタQ2が導通状態になる。
このため、第１トランジスタQ1のコレクタはほ
ぼVCC電位になり、第２トランジスタQ2のコレク
タ電位は第２の抵抗体R2での電圧降下分だけVCC
電位から低下する。従つて第１出力端子O1は高
レベル、第２出力端子O2は低レベルとなる。次
に、入力電圧VINが基準電位VBBより高レベルに
なると第１出力端子O1は低レベルになり、第２
出力端子O2は高レベルになる。このように、入
力電位VINに対して第１出力端子O1は反転出力と
なり、第２出力端子O2は非反転出力となる。
ところで、従来の論理回路装置は、その電源電
圧VEEが−4.5V〜−5.2V程度であるが、最近低消
費電力化するために電源電圧の低減化が図られて
いる。しかしながら低電源電圧化した場合には第
３の抵抗体R3を流れる電流の電源電圧依在性が
大きくなるため、低出力レベルの電源電圧依存性
が大きくなるという欠点があつた。
圧VEEが−4.5V〜−5.2V程度であるが、最近低消
費電力化するために電源電圧の低減化が図られて
いる。しかしながら低電源電圧化した場合には第
３の抵抗体R3を流れる電流の電源電圧依在性が
大きくなるため、低出力レベルの電源電圧依存性
が大きくなるという欠点があつた。
この発明は上記の欠点を除去するためになされ
たもので、低電源電圧化した場合にも低出力レベ
ルの電源電圧依存性を小さくする論理回路装置を
提供することを目的としている。
たもので、低電源電圧化した場合にも低出力レベ
ルの電源電圧依存性を小さくする論理回路装置を
提供することを目的としている。
このような目的を達成するためにこの発明は、
第１電位VCCに接続されたコレクタを有するトラ
ンジスタと、上記トランジスタのエミツタに一端
が接続された抵抗体からなる補償回路を備え、上
記抵抗体の他端および上記トランジスタのベース
を第１トランジスタおよび第２トランジスタのコ
レクタ間に接続したものである。以下この発明に
ついて詳細に説明する。
第１電位VCCに接続されたコレクタを有するトラ
ンジスタと、上記トランジスタのエミツタに一端
が接続された抵抗体からなる補償回路を備え、上
記抵抗体の他端および上記トランジスタのベース
を第１トランジスタおよび第２トランジスタのコ
レクタ間に接続したものである。以下この発明に
ついて詳細に説明する。
第２図はこの発明に係る反転出力を有する論理
回路装置の一実施例を示す回路図である。この図
において、Q10はコレクタが第１電位VCCに接続
されるとともにベースが前記第２トランジスタ
Q2のコレクタに接続された第３トランジスタ、
R10は一端が前記第３トランジスタQ10のエミツ
タに接続されるとともに他端が第１トランジスタ
Q1のコレクタに接続された第５の抵抗体である。
なお、第３トランジスタQ10と第５の抵抗体R10
で補償回路Ｓを構成し、この補償回路Ｓは第３ト
ランジスタQ10のエミツタ電流Ieがベース・エミ
ツタ間電圧Vbeに対して非直線性を有することを
利用して出力レベルをクランプするとともに第５
の抵抗体R10によつて出力レベルの温度補償をす
るものである。
回路装置の一実施例を示す回路図である。この図
において、Q10はコレクタが第１電位VCCに接続
されるとともにベースが前記第２トランジスタ
Q2のコレクタに接続された第３トランジスタ、
R10は一端が前記第３トランジスタQ10のエミツ
タに接続されるとともに他端が第１トランジスタ
Q1のコレクタに接続された第５の抵抗体である。
なお、第３トランジスタQ10と第５の抵抗体R10
で補償回路Ｓを構成し、この補償回路Ｓは第３ト
ランジスタQ10のエミツタ電流Ieがベース・エミ
ツタ間電圧Vbeに対して非直線性を有することを
利用して出力レベルをクランプするとともに第５
の抵抗体R10によつて出力レベルの温度補償をす
るものである。
次に、上記構成に係る論理回路装置の動作につ
いて説明する。
いて説明する。
まず、入力電圧VINが高レベルで第１出力端子
O1が低レベルにある場合の第１の出力端子O1の
電位を考える。この状態で供給電圧＝VCC−VEE
を大きくすると第３の抵抗体R3を流れる電流が
増加するため、導通状態にある第１トランジスタ
Q1のコレクタ電流が増加する。特に低電源電圧
化した場合には電源電圧変動に対するコレクタ電
流の変動は大きくなる。ところで、第２図の補償
回路Ｓを構成する第３トランジスタQ10は指数関
数的な電流電圧特性を有しており、ベース・エミ
ツタ間に印加される電圧Vbeが小さい場合にはエ
ミツタ電流Ieは非常に小さいが、通常0.7〜0.8V
程度以上の電圧が印加されるとエミツタ電流Ieが
急激に増加する。すなわち、ベース・エミツタ間
にかかる電圧Vbeはエミツタ電流Ieが大きく変化
してもほとんど変化せず定電圧性を有する。ここ
で、第１トランジスタQ1のコレクタ電流の増加
分をΔIC1とし、第１の抵抗体R1および第３トラ
ンジスタQ10を流れるエミツタ電流Ieの増加分を
それぞれΔIR1、ΔIeとすると次の関係式が得られ
る。
O1が低レベルにある場合の第１の出力端子O1の
電位を考える。この状態で供給電圧＝VCC−VEE
を大きくすると第３の抵抗体R3を流れる電流が
増加するため、導通状態にある第１トランジスタ
Q1のコレクタ電流が増加する。特に低電源電圧
化した場合には電源電圧変動に対するコレクタ電
流の変動は大きくなる。ところで、第２図の補償
回路Ｓを構成する第３トランジスタQ10は指数関
数的な電流電圧特性を有しており、ベース・エミ
ツタ間に印加される電圧Vbeが小さい場合にはエ
ミツタ電流Ieは非常に小さいが、通常0.7〜0.8V
程度以上の電圧が印加されるとエミツタ電流Ieが
急激に増加する。すなわち、ベース・エミツタ間
にかかる電圧Vbeはエミツタ電流Ieが大きく変化
してもほとんど変化せず定電圧性を有する。ここ
で、第１トランジスタQ1のコレクタ電流の増加
分をΔIC1とし、第１の抵抗体R1および第３トラ
ンジスタQ10を流れるエミツタ電流Ieの増加分を
それぞれΔIR1、ΔIeとすると次の関係式が得られ
る。
ΔIC1ΔIR1＋ΔIe ……(1)
従つて、第１トランジスタQ1のコレクタ電位
の変化分ΔVC1は次のようになる。
の変化分ΔVC1は次のようになる。
ΔVC1＝−R1ΔIR1−R10ΔIe ……(2)
また、第１出力端子O1の出力電位は第１トラ
ンジスタQ1のコレクタ電位よりエミツタフオロ
ワトランジスタQ3のベース・エミツタ間電圧Vbe
だけ低下するため出力電位の変化分ΔVOL1は次の
ようになる。
ンジスタQ1のコレクタ電位よりエミツタフオロ
ワトランジスタQ3のベース・エミツタ間電圧Vbe
だけ低下するため出力電位の変化分ΔVOL1は次の
ようになる。
ΔVOL1ΔVC1＝−R1ΔIR1−R10ΔIe ……(3)
一方、従来のエミツタ結合論理回路における出
力電位の変化分ΔV′OL1は次のようになる。
力電位の変化分ΔV′OL1は次のようになる。
ΔV′OL1−R1ΔIC1 ……(4)
第(1)、(3)、(4)式より明らかなようにこの発明に
おける出力レベルの変動に関係する電流の増加分
ΔIR1は、従来回路における電流の増加分ΔIC1より
も小さく、その分出力レベルの変動も小さくな
る。すなわち、この発明によれば、第３トランジ
スタQ10のベース・エミツタ間電圧が定電圧性を
有することを利用して、コレクタ電流IC1が大き
く変動しても第１の抵抗体R1を流れる電流IR1の
変動を小さくすることによつて第１トランジスタ
Q1のコレクタ電位をクランプし、出力レベルの
電源電圧依存性を改善することができる。
おける出力レベルの変動に関係する電流の増加分
ΔIR1は、従来回路における電流の増加分ΔIC1より
も小さく、その分出力レベルの変動も小さくな
る。すなわち、この発明によれば、第３トランジ
スタQ10のベース・エミツタ間電圧が定電圧性を
有することを利用して、コレクタ電流IC1が大き
く変動しても第１の抵抗体R1を流れる電流IR1の
変動を小さくすることによつて第１トランジスタ
Q1のコレクタ電位をクランプし、出力レベルの
電源電圧依存性を改善することができる。
従来のエミツタ結合論理回路において、低電源
電圧化する程、コレクタ電流の温度依存性が大き
くなるため、コレクタ電位が温度の増加とともに
大幅に低下し、それに伴なつて出力レベルが大幅
に低下する。すなわち、エミツタフオロワトラン
ジスタQ3のベース・エミツタ間電圧は負の温度
依存性を有しており出力レベルを増加させる作用
があるが、低電源電圧化した場合にはそれ以上に
コレクタ電流の増加が大きく出力レベルが低下す
る。一方、この発明では、第３トランジスタQ10
を付加することにより、そのベース・エミツタ間
電圧Vbeが温度の増加に伴なつて出力レベルを増
加させ、第５の抵抗体R10を挿入することにより
その増加分を相殺し、出力レベルの温度依存性を
改善することができる。
電圧化する程、コレクタ電流の温度依存性が大き
くなるため、コレクタ電位が温度の増加とともに
大幅に低下し、それに伴なつて出力レベルが大幅
に低下する。すなわち、エミツタフオロワトラン
ジスタQ3のベース・エミツタ間電圧は負の温度
依存性を有しており出力レベルを増加させる作用
があるが、低電源電圧化した場合にはそれ以上に
コレクタ電流の増加が大きく出力レベルが低下す
る。一方、この発明では、第３トランジスタQ10
を付加することにより、そのベース・エミツタ間
電圧Vbeが温度の増加に伴なつて出力レベルを増
加させ、第５の抵抗体R10を挿入することにより
その増加分を相殺し、出力レベルの温度依存性を
改善することができる。
ここで簡単のために、各トランジスタの順方向
電圧をVbeとし、トランジスタQ1の入力電位が高
論理レベル（VCC−Vbe）に設定された場合の
出力O1の出力レベルVOLを考える。トランジスタ
Q1のコレクタ電流をIC1とし、抵抗体R1およびR10
に流れる電流をそれぞれIR1およびIeとすると、
IC1は抵抗体R3に流れる電流IEにほぼ等しく次式
で与えられる。
電圧をVbeとし、トランジスタQ1の入力電位が高
論理レベル（VCC−Vbe）に設定された場合の
出力O1の出力レベルVOLを考える。トランジスタ
Q1のコレクタ電流をIC1とし、抵抗体R1およびR10
に流れる電流をそれぞれIR1およびIeとすると、
IC1は抵抗体R3に流れる電流IEにほぼ等しく次式
で与えられる。
IC1IE＝（VCC−Vbe−Vbe−VEE）／R3 ……(5)
また、トランジスタQ1のコレクタ電位をVCと
するとIC1は次式で与えられる。
するとIC1は次式で与えられる。
IC1（VCC−VC）／R1＋（VCC−VC−Vbe）／R10……(6)
上式よりO1の出力レベルVOLは次式で与えられ
る。
る。
VOL＝VC−Vbe＝VCC−R1IC1／（１＋R1／R10
）−１／（１＋R1／R10）・R1／R10・Vbe−Vbe……(7) ここでVOLを温度Ｔで微分し、VOLの温度依存
性を求める。
）−１／（１＋R1／R10）・R1／R10・Vbe−Vbe……(7) ここでVOLを温度Ｔで微分し、VOLの温度依存
性を求める。
∂VOL／∂T＝R1／R3／（１＋R1／R10） ∂（
R3IC1）／∂T−｛R1／R10／（１＋R1／R10）＋１｝∂Vb
e／∂T……(8) 第(5)式より、 ∂（R3IC1）／∂T＝−２∂Vbe／∂T が成り立つ。
R3IC1）／∂T−｛R1／R10／（１＋R1／R10）＋１｝∂Vb
e／∂T……(8) 第(5)式より、 ∂（R3IC1）／∂T＝−２∂Vbe／∂T が成り立つ。
したがつて、第(8)式は次式で表わされる。
∂VOL／∂T＝｛２（R1／R3）／（１
＋R1／R10）−R1／R10／（１＋R1／R10）−１｝∂Vbe／
∂T……(9) 第(9)式において、R10＝∞のときが補償回路を
付加しない従来回路の場合に相当し、VOLの温度
依存性は次式で与えられる。
＋R1／R10）−R1／R10／（１＋R1／R10）−１｝∂Vbe／
∂T……(9) 第(9)式において、R10＝∞のときが補償回路を
付加しない従来回路の場合に相当し、VOLの温度
依存性は次式で与えられる。
∂VOL／∂T＝｛２（R1／R3）−１｝∂Vbe／∂T……(1
0) ここで、Vbeは負の温度依存性を有しており、
∂Vbe／∂T＜０であることを考慮すると、R1／R3＜１／
２の 場合には温度の上昇に伴なつてVOLが増加する
が、電源電圧が小さくなり、R1／R3＞１／２の場合に は温度の上昇に伴なつてVOLが低下することを表
わしている。すなわち、従来回路において、低電
源電圧化する程温度上昇に伴なうVOLの低下が大
きくなり、最悪時にはトランジスタQ1が飽和し、
遅延時間の増大を招くという問題点がある。
0) ここで、Vbeは負の温度依存性を有しており、
∂Vbe／∂T＜０であることを考慮すると、R1／R3＜１／
２の 場合には温度の上昇に伴なつてVOLが増加する
が、電源電圧が小さくなり、R1／R3＞１／２の場合に は温度の上昇に伴なつてVOLが低下することを表
わしている。すなわち、従来回路において、低電
源電圧化する程温度上昇に伴なうVOLの低下が大
きくなり、最悪時にはトランジスタQ1が飽和し、
遅延時間の増大を招くという問題点がある。
また、R10＝０のときがトランジスタQ10のみ
を付加した場合に相当し、VOLの温度依存性は次
式で与えられる。
を付加した場合に相当し、VOLの温度依存性は次
式で与えられる。
∂VOL／∂T＝−２∂Vbe／∂T ……(11)
この場合には電源電圧に依存せず、温度の上昇
とともにVOLが増加することを示している。ここ
で、Vbeは通常−1.5〜2.0ｍＶ／℃の温度依存性
を有しているため、例えば温度が50℃上昇したと
するとVOLは150〜200ｍＶ増加する。
とともにVOLが増加することを示している。ここ
で、Vbeは通常−1.5〜2.0ｍＶ／℃の温度依存性
を有しているため、例えば温度が50℃上昇したと
するとVOLは150〜200ｍＶ増加する。
一方、補償回路としてトランジスタQ10と抵抗
体R10より構成することにより、低電源電圧化し
た場合のVOLの温度依存性を無くすることが可能
である。すなわち、第(9)式より抵抗体R10を次式
に基ずいて設定することにより、安定な出力レベ
ルが得られる。
体R10より構成することにより、低電源電圧化し
た場合のVOLの温度依存性を無くすることが可能
である。すなわち、第(9)式より抵抗体R10を次式
に基ずいて設定することにより、安定な出力レベ
ルが得られる。
R10＝R1／R1／R3−１／２ ……(12)
このように低電源電圧化したエミツタ結合論理
回路において、トランジスタと抵抗体からなる補
償回路を付加することによつて第１トランジスタ
Q1のコレクタ電位をクランプし、低出力レベル
の電源電圧依存性を改善するとともに温度依存性
を改善することができる。
回路において、トランジスタと抵抗体からなる補
償回路を付加することによつて第１トランジスタ
Q1のコレクタ電位をクランプし、低出力レベル
の電源電圧依存性を改善するとともに温度依存性
を改善することができる。
なお、上記実施例では反転出力を有する場合に
ついて説明したが、非反転出力が必要な場合には
第２トランジスタQ2のコレクタにエミツタフオ
ロワ回路を挿入し、第３トランジスタQ10と第５
の抵抗体R10からなる補償回路を第３図に示すよ
うに付加すれば、反転出力の場合と同様に低出力
レベルの電源電圧依存性を改善するとともに温度
依存性も改善することができる。
ついて説明したが、非反転出力が必要な場合には
第２トランジスタQ2のコレクタにエミツタフオ
ロワ回路を挿入し、第３トランジスタQ10と第５
の抵抗体R10からなる補償回路を第３図に示すよ
うに付加すれば、反転出力の場合と同様に低出力
レベルの電源電圧依存性を改善するとともに温度
依存性も改善することができる。
以上詳述に説明したようにこの発明は、低電源
電圧化したエミツタ結合論理回路において、トラ
ンジスタと抵抗体からなる補償回路を付加したの
で、出力側のトランジスタのコレクタ電位をクラ
ンプし、低出力レベルの電源電圧依存性を改善で
きるとともに、低出力レベルの温度依存性をも改
善することができる利点がある。
電圧化したエミツタ結合論理回路において、トラ
ンジスタと抵抗体からなる補償回路を付加したの
で、出力側のトランジスタのコレクタ電位をクラ
ンプし、低出力レベルの電源電圧依存性を改善で
きるとともに、低出力レベルの温度依存性をも改
善することができる利点がある。
第１図は従来のエミツタ結合論理回路装置を示
す等価回路図、第２図はこの発明に係る反転出力
を有する論理回路装置の一実施例を示す回路図、
第３図はこの発明の他の実施例を示す回路図であ
る。 図中、Q1は第１トランジスタ、Q2は第２トラ
ンジスタ、Q3，Q4はエミツタフオロワトランジ
スタ、Q10は第３トランジスタ、R1〜R5，R10は
抵抗体、Ｓは補償回路である。なお、図中の同一
符号は同一または相当部分を示す。
す等価回路図、第２図はこの発明に係る反転出力
を有する論理回路装置の一実施例を示す回路図、
第３図はこの発明の他の実施例を示す回路図であ
る。 図中、Q1は第１トランジスタ、Q2は第２トラ
ンジスタ、Q3，Q4はエミツタフオロワトランジ
スタ、Q10は第３トランジスタ、R1〜R5，R10は
抵抗体、Ｓは補償回路である。なお、図中の同一
符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ベースを入力端子としコレクタが第１の抵抗
体を介して第１電位に接続される第１トランジス
タと、ベースが定電圧源回路の出力端子に接続さ
れコレクタが第２の抵抗体を介して前記第１電位
に接続されエミツタが前記第１トランジスタのエ
ミツタに接続された第２トランジスタと、一端が
前記第１トランジスタのエミツタと第２トランジ
スタのエミツタとの接続点に接続され他端が第２
電位に接続された第３の抵抗体と、コレクタが前
記第１電位に接続されるとともにエミツタが第４
の抵抗体を介して前記第２電位もしくは第３電位
に接続されるとともにベースを前記第１トランジ
スタあるいは第２トランジスタのコレクタに接続
しエミツタを出力端子に接続したエミツタフオロ
ワトランジスタからなる論理回路装置において、
一端が前記エミツタフオロワトランジスタのベー
スに接続される第５の抵抗体と、この第５の抵抗
体の他端にエミツタが接続されコレクタが前記第
１電位に接続されベースが前記第１トランジスタ
と前記第２トランジスタのコレクタのうち前記エ
ミツタフオロワトランジスタのベースと接続され
ていない方のコレクタに接続される第３トランジ
スタからなる補償回路を備えたことを特徴とする
論理回路装置。 ２ 第１電位を接地電位とし、第２および第３電
位を同一もしくは異なる負電位とすることを特徴
とする特許請求の範囲第１項記載の論理回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16887280A JPS5791032A (en) | 1980-11-27 | 1980-11-27 | Logical circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16887280A JPS5791032A (en) | 1980-11-27 | 1980-11-27 | Logical circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5791032A JPS5791032A (en) | 1982-06-07 |
| JPS6347011B2 true JPS6347011B2 (ja) | 1988-09-20 |
Family
ID=15876121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16887280A Granted JPS5791032A (en) | 1980-11-27 | 1980-11-27 | Logical circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5791032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335449Y2 (ja) * | 1988-10-25 | 1991-07-26 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515947A (en) * | 1974-07-03 | 1976-01-19 | Fujitsu Ltd | Kurotsuku doraibakairo |
| JPS5318376A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Receiving circuit |
-
1980
- 1980-11-27 JP JP16887280A patent/JPS5791032A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515947A (en) * | 1974-07-03 | 1976-01-19 | Fujitsu Ltd | Kurotsuku doraibakairo |
| JPS5318376A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Receiving circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335449Y2 (ja) * | 1988-10-25 | 1991-07-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5791032A (en) | 1982-06-07 |
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