JP3119215B2 - 差動アンプ - Google Patents
差動アンプInfo
- Publication number
- JP3119215B2 JP3119215B2 JP09280715A JP28071597A JP3119215B2 JP 3119215 B2 JP3119215 B2 JP 3119215B2 JP 09280715 A JP09280715 A JP 09280715A JP 28071597 A JP28071597 A JP 28071597A JP 3119215 B2 JP3119215 B2 JP 3119215B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- emitter
- base
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタで構成された差動アンプに関する。
ジスタで構成された差動アンプに関する。
【０００２】
【従来の技術】図８は、従来の差動アンプの一構成例を
示す回路図である。
示す回路図である。
【０００３】図８に示すような、バイポーラトランジス
タで構成されたエミッタ負帰還抵抗を有する差動アンプ
は、近似的に線形動作していると見なせる入力電圧範囲
が比較的広い差動アンプとして用いられており、また、
名目利得がエミッタ負帰還抵抗と負荷抵抗との比で与え
られるので利得の精度を得やすいという利点も有してい
る。
タで構成されたエミッタ負帰還抵抗を有する差動アンプ
は、近似的に線形動作していると見なせる入力電圧範囲
が比較的広い差動アンプとして用いられており、また、
名目利得がエミッタ負帰還抵抗と負荷抵抗との比で与え
られるので利得の精度を得やすいという利点も有してい
る。
【０００４】しかしながら、図８に示すような差動アン
プにおいては、アナログ・デジタルコンバータの入力バ
ッファ等に用いられる場合、より高い線形性が要求され
るため、組形性向上の改良が行われるのが普通である。
プにおいては、アナログ・デジタルコンバータの入力バ
ッファ等に用いられる場合、より高い線形性が要求され
るため、組形性向上の改良が行われるのが普通である。
【０００５】図８に示した差動アンプで、 Ｒ1＝Ｒ2＝１０００Ω，Ｒ3＝２０００Ω，Ｉ0＝０．２
５ｍＡ とした場合におけるＳＰＩＣＥシミュレーション結果に
ついて説明する。
５ｍＡ とした場合におけるＳＰＩＣＥシミュレーション結果に
ついて説明する。
【０００６】図９は、図８に示した差動アンプにおける
差動入力電圧ＶINと非線形誤差ＶDとの関係を示すグラ
フである。
差動入力電圧ＶINと非線形誤差ＶDとの関係を示すグラ
フである。
【０００７】ここで、ＶDは、差動出力電圧ＶOUT＝ＶOU
T（ＶIN）と、差動出力電圧ＶOUT（ＶIN）のＶIN＝０Ｖ
における接線ＶL＝ＶL（ＶIN）との差である。したがっ
て、ＶDは差動出力電圧ＶOUTの非線形性を表しているこ
とになる。便宜上、以下ではこのＶDを非線形誤差と呼
ぶことにする。
T（ＶIN）と、差動出力電圧ＶOUT（ＶIN）のＶIN＝０Ｖ
における接線ＶL＝ＶL（ＶIN）との差である。したがっ
て、ＶDは差動出力電圧ＶOUTの非線形性を表しているこ
とになる。便宜上、以下ではこのＶDを非線形誤差と呼
ぶことにする。
【０００８】ＶD＝ＶOUT（ＶIN）−ＶL（ＶIN） もし、差動出力電圧ＶOUTが差動入力電圧ＶINに対して
完全に線形であれば、非線形誤差ＶDは恒等的にゼロと
なる。
完全に線形であれば、非線形誤差ＶDは恒等的にゼロと
なる。
【０００９】便宜上、非線形誤差ＶDが±１ｍＶ以内の
場合、近似的に線形であると見なせるとすると、この場
合に線形動作する差動入力電圧ＶINの範囲は、±２２０
ｍＶ以内となる。この回路の差動出力電圧ＶOUTは±５
００ｍＶでクランプされるが、名目利得が１（＝２×Ｒ
１／Ｒ３）であるので、差動入力電圧ＶINの最大の線形
動作可能範囲は±５００ｍＶ程度までである。しかしな
がら、この回路はその半分以下の範囲でしか線形動作し
ていないことになる。
場合、近似的に線形であると見なせるとすると、この場
合に線形動作する差動入力電圧ＶINの範囲は、±２２０
ｍＶ以内となる。この回路の差動出力電圧ＶOUTは±５
００ｍＶでクランプされるが、名目利得が１（＝２×Ｒ
１／Ｒ３）であるので、差動入力電圧ＶINの最大の線形
動作可能範囲は±５００ｍＶ程度までである。しかしな
がら、この回路はその半分以下の範囲でしか線形動作し
ていないことになる。
【００１０】また、差動入力電圧ＶIN＝０Ｖでの利得、
すなわち接線ＶLの傾きは０．８６４２と名目利得１よ
りも若干小さな結果が得られた。
すなわち接線ＶLの傾きは０．８６４２と名目利得１よ
りも若干小さな結果が得られた。
【００１１】図８に示した差動アンプの非線形動作にお
いては、バイポーラトランジスタＱ1，Ｑ2のベースエミ
ッタ間電圧（ＶBE）がコレクタ電流（ＩC）に対して非
線形に変化するが主要原因である。
いては、バイポーラトランジスタＱ1，Ｑ2のベースエミ
ッタ間電圧（ＶBE）がコレクタ電流（ＩC）に対して非
線形に変化するが主要原因である。
【００１２】以下に、線形性を改善した従来例について
説明する。
説明する。
【００１３】図１０は、従来の差動アンプの他の構成例
を示す回路図であり、図８に示した差動アンプの線形性
を改善した例である（信学技報ＩＣＤ９３−４６の図７
（ａ）参照）。
を示す回路図であり、図８に示した差動アンプの線形性
を改善した例である（信学技報ＩＣＤ９３−４６の図７
（ａ）参照）。
【００１４】図１０に示す差動アンプにおいては、ダイ
オードＤ1，Ｄ2によって非線形性が補償され、それによ
り、線形な差動出力電圧が得られている。
オードＤ1，Ｄ2によって非線形性が補償され、それによ
り、線形な差動出力電圧が得られている。
【００１５】実際に、Ｒ1＝Ｒ2＝Ｒ3／２とすると、差
動出力電圧ＶOUTは次式で示すようになる。
動出力電圧ＶOUTは次式で示すようになる。
【００１６】ＶOUT＝（２×Ｒ1／Ｒ3）×（ＶIN−ＶBE1
＋ＶBE2）＋ＶD1−ＶD2＝ＶIN−ＶBE1＋ＶBE2＋ＶD1−
ＶD2＝ＶIN ここで、ＶBE1，ＶBE2，ＶD1，ＶD2はそれぞれバイボー
ラトランジスタＱ1，Ｑ2のベースエミッタ間電圧、ダイ
オードＤ1，Ｄ2の順方向電圧である。ＶBE1とＶD1はほ
ぼ等しく（流れる電流がほぼ等しいため）、ＶD2とＶBE
2もほぼ等しいので上式の結果となる。
＋ＶBE2）＋ＶD1−ＶD2＝ＶIN−ＶBE1＋ＶBE2＋ＶD1−
ＶD2＝ＶIN ここで、ＶBE1，ＶBE2，ＶD1，ＶD2はそれぞれバイボー
ラトランジスタＱ1，Ｑ2のベースエミッタ間電圧、ダイ
オードＤ1，Ｄ2の順方向電圧である。ＶBE1とＶD1はほ
ぼ等しく（流れる電流がほぼ等しいため）、ＶD2とＶBE
2もほぼ等しいので上式の結果となる。
【００１７】図１０に示した差動アンプで、 Ｒ1＝Ｒ2＝１０００Ω，Ｒ3＝２０００Ω，Ｉ0＝０．２
５ｍＡ とした場合におけるＳＰＩＣＥシミュレーション結果に
ついて説明する。
５ｍＡ とした場合におけるＳＰＩＣＥシミュレーション結果に
ついて説明する。
【００１８】図１１は、図１０に示した差動アンプにお
ける差動入力電圧ＶINと非線形誤差ＶDとの関係を示す
グラフである。
ける差動入力電圧ＶINと非線形誤差ＶDとの関係を示す
グラフである。
【００１９】図９と図１１とを比較すると、図１０に示
した差動アンプの方が、線形性が改善され、線形動作範
囲が拡くなっていることが分かる。
した差動アンプの方が、線形性が改善され、線形動作範
囲が拡くなっていることが分かる。
【００２０】また、ＶIN＝０Ｖでの利得、すなわち接線
ＶLの傾きは０．９８０８と名目利得１よりわずかに小
さいが、図８に示したものよりも１に近い。
ＶLの傾きは０．９８０８と名目利得１よりわずかに小
さいが、図８に示したものよりも１に近い。
【００２１】しかしながら、この差動アンプは負荷抵抗
に直列にダイオードが挿入されるため、出力同相電位が
ダイオードの順方向電圧（約０．８Ｖ）だけ低下し、低
電源電圧では次段の回路の動作が困難になってしまう。
に直列にダイオードが挿入されるため、出力同相電位が
ダイオードの順方向電圧（約０．８Ｖ）だけ低下し、低
電源電圧では次段の回路の動作が困難になってしまう。
【００２２】図１２は、従来の差動アンプの他の構成例
を示す回路図である（特開昭５７−１６０２０７号公報
参照）。
を示す回路図である（特開昭５７−１６０２０７号公報
参照）。
【００２３】図１２に示す差動アンプにおいては、入力
段に設けられた非線形歪み補償回路１０１のエミッタフ
ォロアの電流値が入力信号によって変化することで生じ
るバイポーラトランジスタＱ3，Ｑ4のベースエミッタ間
電圧ＶBEの変化によって、差動バッファ１０２のバイポ
ーラトランジスタＱ1，Ｑ2のベースエミッタ間電圧ＶBE
の変化がうち消され、それにより、線形な差動出力電圧
が得られている。
段に設けられた非線形歪み補償回路１０１のエミッタフ
ォロアの電流値が入力信号によって変化することで生じ
るバイポーラトランジスタＱ3，Ｑ4のベースエミッタ間
電圧ＶBEの変化によって、差動バッファ１０２のバイポ
ーラトランジスタＱ1，Ｑ2のベースエミッタ間電圧ＶBE
の変化がうち消され、それにより、線形な差動出力電圧
が得られている。
【００２４】実際に、Ｒ1＝Ｒ2＝Ｒ3／２＝Ｒ4／２とす
ると、図１２に示した差動アンプの差動出力電圧ＶOUT
は次式で与えられる。
ると、図１２に示した差動アンプの差動出力電圧ＶOUT
は次式で与えられる。
【００２５】ＶOUT＝（２×Ｒ1／Ｒ3）×（ＶIN−ＶBE3
−ＶBE1＋ＶBE4＋ＶBE2）＝ＶIN−ＶBE3−ＶBE1＋ＶBE4
＋ＶBE2＝ＶIN ここで、ＶBE1，ＶBE2，ＶBE3，ＶBE4はそれぞれバイポ
ーラトランジスタＱ1，Ｑ2，Ｑ3，Ｑ4のベースエミッタ
間電圧である。ＶBE1とＶBE4はほぼ等しく（流れる電流
がほぼ等しいため）、ＶBE2とＶBE3もほぼ等しいので上
式の結果となる。
−ＶBE1＋ＶBE4＋ＶBE2）＝ＶIN−ＶBE3−ＶBE1＋ＶBE4
＋ＶBE2＝ＶIN ここで、ＶBE1，ＶBE2，ＶBE3，ＶBE4はそれぞれバイポ
ーラトランジスタＱ1，Ｑ2，Ｑ3，Ｑ4のベースエミッタ
間電圧である。ＶBE1とＶBE4はほぼ等しく（流れる電流
がほぼ等しいため）、ＶBE2とＶBE3もほぼ等しいので上
式の結果となる。
【００２６】図１２に示した差動アンプは図１０に示し
たものとは異なり、出力同相電圧の低下が無いので次段
の回路はより低電源電圧でも動作可能となる。また、名
目利得も１である必要がない。
たものとは異なり、出力同相電圧の低下が無いので次段
の回路はより低電源電圧でも動作可能となる。また、名
目利得も１である必要がない。
【００２７】ＶIN＝０Ｖでの利得、すなわち接線ＶLの
傾きは０．９７１８と名目利得１よりわずかに小さい。
傾きは０．９７１８と名目利得１よりわずかに小さい。
【００２８】しかし、この回路は実際には、上式で無視
していたバイポーラトランジスタＱ1，Ｑ2，Ｑ5，Ｑ6の
ベ−ス電流のために線形性の改善の程度があまり良くな
く、線形動作範囲が狭いという欠点を有している。
していたバイポーラトランジスタＱ1，Ｑ2，Ｑ5，Ｑ6の
ベ−ス電流のために線形性の改善の程度があまり良くな
く、線形動作範囲が狭いという欠点を有している。
【００２９】図１２に示した差動アンプで、Ｒ1＝Ｒ2＝
１０００Ω，Ｒ3＝２０００Ω，Ｉ0＝０．２５ｍＡとし
た場合におけるＳＰＩＣＥシミュレーション結果につい
て説明する。
１０００Ω，Ｒ3＝２０００Ω，Ｉ0＝０．２５ｍＡとし
た場合におけるＳＰＩＣＥシミュレーション結果につい
て説明する。
【００３０】図１３は、図１２に示した差動アンプにお
ける差動入力電圧ＶINと非線形誤差ＶDとの関係を示す
グラフである。
ける差動入力電圧ＶINと非線形誤差ＶDとの関係を示す
グラフである。
【００３１】図１３に示すように本従来例においては、
線形動作範囲はおよそ±３００ｍＶであり、十分に広い
とは言えない。
線形動作範囲はおよそ±３００ｍＶであり、十分に広い
とは言えない。
【００３２】次に、ベ−ス電流の影響について説明す
る。
る。
【００３３】本従来例におけるＶBE1，ＶBE4は次式で与
えられる。
えられる。
【００３４】ＶBE1＝ＶT×ｌｎ（ＩC1／ＩS） ＶBE4＝ＶT×ｌｎ（（β／（β十１））×（ＩC6＋ＩB2
＋ＩB5）／ＩS）＝ＶT×ｌｎ（（β／（β十ｌ））×
（ＩC1＋（２／β）×ＩC2）／ＩS） ここで、ＶTは熱電圧（ＶT＝ｋＴ／ｑ）、ＩSは飽和電
流、ＩC1〜ＩC6，ＩB1〜ＩB6はそれぞれトランジスタＱ
1〜Ｑ6のコレクタ電流とべ−ス電流、βは電流利得であ
る。
＋ＩB5）／ＩS）＝ＶT×ｌｎ（（β／（β十ｌ））×
（ＩC1＋（２／β）×ＩC2）／ＩS） ここで、ＶTは熱電圧（ＶT＝ｋＴ／ｑ）、ＩSは飽和電
流、ＩC1〜ＩC6，ＩB1〜ＩB6はそれぞれトランジスタＱ
1〜Ｑ6のコレクタ電流とべ−ス電流、βは電流利得であ
る。
【００３５】図１２に示す差動アンプはカレントミラー
構成を有しているので、ＩC6＝ＩC1，ＩB2＝ＩB5が成立
し、これを用いて式の変形が行われている。
構成を有しているので、ＩC6＝ＩC1，ＩB2＝ＩB5が成立
し、これを用いて式の変形が行われている。
【００３６】差動入力電圧ＶINの変化によってＩC1〜Ｉ
C6は変化するが、これによるＶBE1とＶBE4の変化が等し
ければ回略の線形動作が得られる。しかし、ベース電流
が存在するためにＶBE1とＶBE4の変化が等しくならない
ことがこの式から分かる。
C6は変化するが、これによるＶBE1とＶBE4の変化が等し
ければ回略の線形動作が得られる。しかし、ベース電流
が存在するためにＶBE1とＶBE4の変化が等しくならない
ことがこの式から分かる。
【００３７】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の差動アンプにおいては、線形動作範囲を
広げることと、次段の回路が低電源電圧で動作できるよ
うに出力同相電位を高く保つこととを同時に実現するこ
とはできないという問題点がある。
たような従来の差動アンプにおいては、線形動作範囲を
広げることと、次段の回路が低電源電圧で動作できるよ
うに出力同相電位を高く保つこととを同時に実現するこ
とはできないという問題点がある。
【００３８】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、広い線形動
作範囲と高い同相出力電位とを同時に実現することがで
きる差動アンプを提供することを目的とする。
する問題点に鑑みてなされたものであって、広い線形動
作範囲と高い同相出力電位とを同時に実現することがで
きる差動アンプを提供することを目的とする。
【００３９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、非線形歪み補償回路と、差動バッファと、
ベース電流補償回路とを有してなる差動アンプであっ
て、前記非線形歪み補償回路は、差動入力信号がベース
端子に入力され、コレクタ端子に所定の電位が印加され
た第１及び第２の差動トランジスタと、コレクタ端子が
前記第１のトランジスタのエミッタ端子に接続され、ベ
−ス端子が前記第２のトランジスタのエミッタ端子に接
続された第３のトランジスタと、コレクタ端子が前記第
２のトランジスタのエミッタ端子に接続され、ベ−ス端
子が前記第１のトランジスタのエミッタ端子に接続され
た第４のトランジスタと、前記第３及び第４のトランジ
スタのエミッタ端子を接続する第１の抵抗と、一端が前
記第３のトランジスタのエミッタ端子に接続され、他端
が接地された第１の電流源と、一端が前記第４のトラン
ジスタのエミッタ端子に接続され、他端が接地された第
２の電流源とを具備し、前記差動バッファは、前記第１
及び第２のトランジスタのエミッタ電位がそれぞれベー
ス端子に入力される第５及び第６のトランジスタと、前
記第５及び第６のトランジスタのコレクタ端子にそれぞ
れ一端が接続され、他端が前記所定の電位に接続された
第２及び第３の抵抗と、前記第５及び第６のトランジス
タのエミッタ端子を接続する第４の抵抗と、一端が前記
第５のトランジスタのエミッタ端子に接続され、他端が
接地された第３の電流源と、一端が前記第６のトランジ
スタのエミッタ端子に接続され、他端が接地された第４
の電流源とを具備し、 前記ベース電流補償回路は、一端
が前記第１のトランジスタのエミッタ端子に接続され、
他端が前記所定の電位に接続された第５の電流源と、一
端が前記第２のトランジスタのエミッタ端子に接続さ
れ、他端が前記所定の電位に接続された第６の電流源と
を具備し、前記第５及び第６のトランジスタのコレクタ
端子を差動出力とすることを特徴とする。
に本発明は、非線形歪み補償回路と、差動バッファと、
ベース電流補償回路とを有してなる差動アンプであっ
て、前記非線形歪み補償回路は、差動入力信号がベース
端子に入力され、コレクタ端子に所定の電位が印加され
た第１及び第２の差動トランジスタと、コレクタ端子が
前記第１のトランジスタのエミッタ端子に接続され、ベ
−ス端子が前記第２のトランジスタのエミッタ端子に接
続された第３のトランジスタと、コレクタ端子が前記第
２のトランジスタのエミッタ端子に接続され、ベ−ス端
子が前記第１のトランジスタのエミッタ端子に接続され
た第４のトランジスタと、前記第３及び第４のトランジ
スタのエミッタ端子を接続する第１の抵抗と、一端が前
記第３のトランジスタのエミッタ端子に接続され、他端
が接地された第１の電流源と、一端が前記第４のトラン
ジスタのエミッタ端子に接続され、他端が接地された第
２の電流源とを具備し、前記差動バッファは、前記第１
及び第２のトランジスタのエミッタ電位がそれぞれベー
ス端子に入力される第５及び第６のトランジスタと、前
記第５及び第６のトランジスタのコレクタ端子にそれぞ
れ一端が接続され、他端が前記所定の電位に接続された
第２及び第３の抵抗と、前記第５及び第６のトランジス
タのエミッタ端子を接続する第４の抵抗と、一端が前記
第５のトランジスタのエミッタ端子に接続され、他端が
接地された第３の電流源と、一端が前記第６のトランジ
スタのエミッタ端子に接続され、他端が接地された第４
の電流源とを具備し、 前記ベース電流補償回路は、一端
が前記第１のトランジスタのエミッタ端子に接続され、
他端が前記所定の電位に接続された第５の電流源と、一
端が前記第２のトランジスタのエミッタ端子に接続さ
れ、他端が前記所定の電位に接続された第６の電流源と
を具備し、前記第５及び第６のトランジスタのコレクタ
端子を差動出力とすることを特徴とする。
【００４０】また、前記ベース電流補償回路は、差動入
力信号がベース端子に入力され、コレクタ端子に前記所
定の電位が印加された第７及び第８の差動トランジスタ
と、ベース端子が前記第７のトランジスタのエミッタ端
子に接続され、エミッタ端子が接地された第９のトラン
ジスタと、ベース端子が前記第８のトランジスタのエミ
ッタ端子に接続され、エミッタ端子が接地された第１０
のトランジスタと、前記第９及び第１０のトランジスタ
のエミッタ端子を接続する第５の抵抗と、一端がそれぞ
れ前記第７、第８、第９及び第１０のトランジスタのエ
ミッタに接続され、他端がそれぞれ接地された第７、第
８、第９及び第１０の電流源と、エミッタ端子が前記第
９のトランジスタのコレクタに接続され、コレクタ端子
が前記所定の電位に接続された第１１のトランジスタ
と、エミッタ端子が前記第１０のトランジスタのコレク
タに接続され、コレクタ端子が前記所定の電位に接続さ
れた第１２のトランジスタと、前記第５及び第６の電流
源から供給される電流がそれぞれ、前記第４及び第５の
トランジスタのベース電流の和と前記第３及び第６のト
ランジスタのベース電流の和に常に等しくなるように前
記第１１及び第１２のトランジスタのベース電流を制御
するＰＭＯＳトランジスタ回路とを有することを特徴と
する。
力信号がベース端子に入力され、コレクタ端子に前記所
定の電位が印加された第７及び第８の差動トランジスタ
と、ベース端子が前記第７のトランジスタのエミッタ端
子に接続され、エミッタ端子が接地された第９のトラン
ジスタと、ベース端子が前記第８のトランジスタのエミ
ッタ端子に接続され、エミッタ端子が接地された第１０
のトランジスタと、前記第９及び第１０のトランジスタ
のエミッタ端子を接続する第５の抵抗と、一端がそれぞ
れ前記第７、第８、第９及び第１０のトランジスタのエ
ミッタに接続され、他端がそれぞれ接地された第７、第
８、第９及び第１０の電流源と、エミッタ端子が前記第
９のトランジスタのコレクタに接続され、コレクタ端子
が前記所定の電位に接続された第１１のトランジスタ
と、エミッタ端子が前記第１０のトランジスタのコレク
タに接続され、コレクタ端子が前記所定の電位に接続さ
れた第１２のトランジスタと、前記第５及び第６の電流
源から供給される電流がそれぞれ、前記第４及び第５の
トランジスタのベース電流の和と前記第３及び第６のト
ランジスタのベース電流の和に常に等しくなるように前
記第１１及び第１２のトランジスタのベース電流を制御
するＰＭＯＳトランジスタ回路とを有することを特徴と
する。
【００４１】また、前記ベース電流補償回路は、コレク
タ端子が前記所定の電位に接続された第１３のトランジ
スタと、一端が前記第１３のトランジスタのエミッタ端
子に接続され、他端が接地された第１１の電流源と、前
記第１３のトランジスタのベース電流をカレントミラー
制御するＰＭＯＳトランジスタ回路とを有することを特
徴とする。
タ端子が前記所定の電位に接続された第１３のトランジ
スタと、一端が前記第１３のトランジスタのエミッタ端
子に接続され、他端が接地された第１１の電流源と、前
記第１３のトランジスタのベース電流をカレントミラー
制御するＰＭＯＳトランジスタ回路とを有することを特
徴とする。
【００４２】また、前記ベース電流補償回路は、前記第
１のトランジスタのエミッタと前記所定の電位を接続す
る第６の抵抗と、前記第２のトランジスタのエミッタと
前記所定の電位を接続する第７の抵抗とを有することを
特徴とする。
１のトランジスタのエミッタと前記所定の電位を接続す
る第６の抵抗と、前記第２のトランジスタのエミッタと
前記所定の電位を接続する第７の抵抗とを有することを
特徴とする。
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】（作用）上記のように構成された本発明に
おいては、差動バッファ内の差動トランジスタ及び第１
の電流源群内の差動トランジスタのベース電流の一部ま
たは全部を供給するベース電流補償回路が設けられてお
り、差動バッファ内の差動トランジスタ及び第１の電流
源群内の差動トランジスタのベース電流による非線形歪
みが取り除かれるような電流がベース電流補償回路から
差動バッファ内の差動トランジスタ及び第１の電流源群
内の差動トランジスタにベース電流として供給される。
おいては、差動バッファ内の差動トランジスタ及び第１
の電流源群内の差動トランジスタのベース電流の一部ま
たは全部を供給するベース電流補償回路が設けられてお
り、差動バッファ内の差動トランジスタ及び第１の電流
源群内の差動トランジスタのベース電流による非線形歪
みが取り除かれるような電流がベース電流補償回路から
差動バッファ内の差動トランジスタ及び第１の電流源群
内の差動トランジスタにベース電流として供給される。
【００４８】それにより、回路が線形動作し、広い線形
動作範囲と高い同相出力電位とが同時に実現される。
動作範囲と高い同相出力電位とが同時に実現される。
【００４９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００５０】図１は、本発明の差動アンプの実施の一形
態を示す図である。
態を示す図である。
【００５１】本形態は図１に示すように、差動エミッタ
フォロワと該差動エミッタフォロワのエミッタ電流が差
動トランジスタのベース端子に入力されて制御されてい
る第１の電流源群とを具備する非線形歪み補償回路１
と、非線形歪み補償回路１から出力された信号がベース
端子に入力される差動トランジスタを具備する差動バッ
ファ２とから構成されており、さらに、非線形歪み補正
回路１には、差動バッファ２内の差動トランジスタ及び
第１の電流源群内の差動トランジスタのベース電流の一
部または全部を供給するベース電流補償回路３が設けら
れている。
フォロワと該差動エミッタフォロワのエミッタ電流が差
動トランジスタのベース端子に入力されて制御されてい
る第１の電流源群とを具備する非線形歪み補償回路１
と、非線形歪み補償回路１から出力された信号がベース
端子に入力される差動トランジスタを具備する差動バッ
ファ２とから構成されており、さらに、非線形歪み補正
回路１には、差動バッファ２内の差動トランジスタ及び
第１の電流源群内の差動トランジスタのベース電流の一
部または全部を供給するベース電流補償回路３が設けら
れている。
【００５２】なお、非線形歪み補償回路１は、差動入力
信号がベース端子に入力され、コレクタ端子に所定の電
位（ＶCC）が印加された第１及び第２のトランジスタで
ある差動トランジスタＱ3，Ｑ4と、コレクタ端子がトラ
ンジスタＱ3のエミッタ端子に接続され、ベ−ス端子が
トランジスタＱ4のエミッタ端子に接続された第３のト
ランジスタＱ5と、コレクタ端子がトランジスタＱ4のエ
ミッタ端子に接続され、ベ−ス端子がトランジスタＱ3
のエミッタ端子に接続された第４のトランジスタＱ6
と、トランジスタＱ5，Ｑ6のエミッタ端子を接続する第
１の抵抗Ｒ4と、トランジスタＱ5のエミッタ端子に接続
された第１の電流源Ｉ3と、トランジスタＱ6のエミッタ
端子に接続された第２の電流源Ｉ4と、トランジスタＱ3
のエミッタ端子に接続された第５の電流源である電流源
ＩX1と、トランジスタＱ4のエミッタ端子に接続された
第６の電流源である電流源ＩX2とから構成されており、
トランジスタＱ5，Ｑ6によって差動エミッタフォロワが
形成され、また、トランジスタＱ5，Ｑ6と電流源Ｉ3，
Ｉ4とによって第１の電流源群が形成され、また、電流
源ＩX1，ＩX2によってベース電流補償回路３が構成され
ている。
信号がベース端子に入力され、コレクタ端子に所定の電
位（ＶCC）が印加された第１及び第２のトランジスタで
ある差動トランジスタＱ3，Ｑ4と、コレクタ端子がトラ
ンジスタＱ3のエミッタ端子に接続され、ベ−ス端子が
トランジスタＱ4のエミッタ端子に接続された第３のト
ランジスタＱ5と、コレクタ端子がトランジスタＱ4のエ
ミッタ端子に接続され、ベ−ス端子がトランジスタＱ3
のエミッタ端子に接続された第４のトランジスタＱ6
と、トランジスタＱ5，Ｑ6のエミッタ端子を接続する第
１の抵抗Ｒ4と、トランジスタＱ5のエミッタ端子に接続
された第１の電流源Ｉ3と、トランジスタＱ6のエミッタ
端子に接続された第２の電流源Ｉ4と、トランジスタＱ3
のエミッタ端子に接続された第５の電流源である電流源
ＩX1と、トランジスタＱ4のエミッタ端子に接続された
第６の電流源である電流源ＩX2とから構成されており、
トランジスタＱ5，Ｑ6によって差動エミッタフォロワが
形成され、また、トランジスタＱ5，Ｑ6と電流源Ｉ3，
Ｉ4とによって第１の電流源群が形成され、また、電流
源ＩX1，ＩX2によってベース電流補償回路３が構成され
ている。
【００５３】また、差動バッファ２は、トランジスタＱ
3，Ｑ4のエミッタ電位がそれぞれベース端子に入力され
る第５及び第６のトランジスタＱ1，Ｑ2と、トランジス
タＱ1，Ｑ2のコレクタ端子にそれぞれ接続された第２及
び第３の抵抗Ｒ1，Ｒ2と、トランジスタＱ1，Ｑ2のエミ
ッタ端子を接続する第４の抵抗Ｒ3と、トランジスタＱ1
のエミッタ端子に接続された第２の電流源Ｉ1と、トラ
ンジスタＱ2のエミッタ端子に接続された第３の電流源
Ｉ2とから構成されており、トランジスタＱ1，Ｑ2のコ
レクタ端子にはそれぞれ抵抗Ｒ1，Ｒ2を介して所定の電
位（ＶCC）が印加されている。
3，Ｑ4のエミッタ電位がそれぞれベース端子に入力され
る第５及び第６のトランジスタＱ1，Ｑ2と、トランジス
タＱ1，Ｑ2のコレクタ端子にそれぞれ接続された第２及
び第３の抵抗Ｒ1，Ｒ2と、トランジスタＱ1，Ｑ2のエミ
ッタ端子を接続する第４の抵抗Ｒ3と、トランジスタＱ1
のエミッタ端子に接続された第２の電流源Ｉ1と、トラ
ンジスタＱ2のエミッタ端子に接続された第３の電流源
Ｉ2とから構成されており、トランジスタＱ1，Ｑ2のコ
レクタ端子にはそれぞれ抵抗Ｒ1，Ｒ2を介して所定の電
位（ＶCC）が印加されている。
【００５４】以下に、上記のように構成された差動アン
プの動作について説明する。
プの動作について説明する。
【００５５】概略の動作として、トランジスタＱ3，Ｑ4
のベ−ス端子に入力される差動入力電圧ＶINは、ほぼそ
のままの電位差でトランジスタＱ1，Ｑ2のベース端子に
差動入力され、名目利得｛（Ｒ1＋Ｒ2）／Ｒ3｝倍され
てトランジスタＱ1，Ｑ2のコレクタ端子から差動出力電
圧ＶOUTとして差動出力される。
のベ−ス端子に入力される差動入力電圧ＶINは、ほぼそ
のままの電位差でトランジスタＱ1，Ｑ2のベース端子に
差動入力され、名目利得｛（Ｒ1＋Ｒ2）／Ｒ3｝倍され
てトランジスタＱ1，Ｑ2のコレクタ端子から差動出力電
圧ＶOUTとして差動出力される。
【００５６】次に、差動入力電圧ＶINに対する差動出力
電圧ＶOUTの線形性について説明する。
電圧ＶOUTの線形性について説明する。
【００５７】ＶOUT＝（（Ｒ1＋Ｒ2）／Ｒ3）×（ＶIN−
ＶBE3−ＶBE1＋ＶBE4＋ＶBE2） であるから、変化量に対して次式が成立する。
ＶBE3−ＶBE1＋ＶBE4＋ＶBE2） であるから、変化量に対して次式が成立する。
【００５８】△ＶOUT＝Ａ×（△ＶIN−△ＶBE3−△ＶBE
1＋△ＶBE4＋△ＶBE2） ここで、簡単のためにＡ＝（Ｒ1＋Ｒ2）／Ｒ3）と置い
た。△ＶIN，△ＶBE1等の△付きの変数は変化量を示
す。
1＋△ＶBE4＋△ＶBE2） ここで、簡単のためにＡ＝（Ｒ1＋Ｒ2）／Ｒ3）と置い
た。△ＶIN，△ＶBE1等の△付きの変数は変化量を示
す。
【００５９】従って、線形性が成立するためには、△Ｖ
BE1＝△ＶBE4，△ＶBE2＝△ＶBE3が成立していれば良
い。
BE1＝△ＶBE4，△ＶBE2＝△ＶBE3が成立していれば良
い。
【００６０】△ＶBE4＝ＶT×ｌｎ（（ＩC1＋△ＩC＋
（２／β）×（ＩC2−△ＩC）―ＩX−△ＩX））−ＶT×
ｌｎ（（ＩC1＋（２／β）×ＩC2−ＩX）） △ＶBE1＝ＶT×ｌｎ（ＩC1＋△ＩC）−ＶT×ｌｎ（ＩC
1） であるので、これが等しくなるようにＩXを与えて線形
動作させる。なお、ＶBE2，ＶBE3については同様になる
ので省略する。また、△ＩC＝△ＩC1＝―△ＩC2を用い
た。
（２／β）×（ＩC2−△ＩC）―ＩX−△ＩX））−ＶT×
ｌｎ（（ＩC1＋（２／β）×ＩC2−ＩX）） △ＶBE1＝ＶT×ｌｎ（ＩC1＋△ＩC）−ＶT×ｌｎ（ＩC
1） であるので、これが等しくなるようにＩXを与えて線形
動作させる。なお、ＶBE2，ＶBE3については同様になる
ので省略する。また、△ＩC＝△ＩC1＝―△ＩC2を用い
た。
【００６１】
【実施例】以下に、上述した差動アンプの実施例につい
て図面を参照して説明する。
て図面を参照して説明する。
【００６２】（第１の実施例）図２は、図１に示した差
動アンプの第１の実施例を示す回路図である。
動アンプの第１の実施例を示す回路図である。
【００６３】本実施例におけるベース電流補償回路３は
図２に示すように、図１に示したＩX1，ＩX2がそれぞ
れ、トランジスタＱ1，Ｑ6のベ一ス電流の和とトランジ
スタＱ2，Ｑ5のベ−ス電流の和に常に等しくなるように
第１１及び第１２のトランジスタＱ7，Ｑ8のベ−ス電流
を制御するＰＭＯＳトランジスタＭＰ1〜ＭＰ4と、トラ
ンジスタＱ7，Ｑ8に電流を供給する第９及び第１０のト
ランジスタＱ9，Ｑ10及び第５の抵抗Ｒ5と、差動入力を
受けてトランジスタＱ9，Ｑ10及び抵抗Ｒ5からなる電流
制御部を制御する第７及び第８のトランジスタであるエ
ミッタフォロアＱ11，Ｑ12とから構成されている。ま
た、第７の電流源Ｉ７と、第８の電流源Ｉ８と、第９の
電流源Ｉ５と、第１０の電流源Ｉ６と、第１１の電流源
Ｉ９とが設けられている。
図２に示すように、図１に示したＩX1，ＩX2がそれぞ
れ、トランジスタＱ1，Ｑ6のベ一ス電流の和とトランジ
スタＱ2，Ｑ5のベ−ス電流の和に常に等しくなるように
第１１及び第１２のトランジスタＱ7，Ｑ8のベ−ス電流
を制御するＰＭＯＳトランジスタＭＰ1〜ＭＰ4と、トラ
ンジスタＱ7，Ｑ8に電流を供給する第９及び第１０のト
ランジスタＱ9，Ｑ10及び第５の抵抗Ｒ5と、差動入力を
受けてトランジスタＱ9，Ｑ10及び抵抗Ｒ5からなる電流
制御部を制御する第７及び第８のトランジスタであるエ
ミッタフォロアＱ11，Ｑ12とから構成されている。ま
た、第７の電流源Ｉ７と、第８の電流源Ｉ８と、第９の
電流源Ｉ５と、第１０の電流源Ｉ６と、第１１の電流源
Ｉ９とが設けられている。
【００６４】ここで、定電流源Ｉ1〜Ｉ8における電流値
は全て等しく、Ｉ0＝０．２５ｍＡであり、また、Ｒ1＝
Ｒ2＝１ｋΩ，Ｒ3＝Ｒ4＝Ｒ5＝２ｋΩである。
は全て等しく、Ｉ0＝０．２５ｍＡであり、また、Ｒ1＝
Ｒ2＝１ｋΩ，Ｒ3＝Ｒ4＝Ｒ5＝２ｋΩである。
【００６５】以下に、上記のように構成された差動アン
プの動作について説明する。
プの動作について説明する。
【００６６】トランジスタＱ8のベ−ス電流はトランジ
スタＱ2のベ―ス電流にほぼ等しくなるので、ＰＭＯＳ
トランジスタＭＰ3，ＭＰ４にて２倍のカレントミラー
制御を行えば、トランジスタＱ4を流れる電流のうち、
トランジスタＱ2，Ｑ5のベ−ス電流をほぼ除くことがで
きる。従って△ＶBE4は次式に示すようになる。
スタＱ2のベ―ス電流にほぼ等しくなるので、ＰＭＯＳ
トランジスタＭＰ3，ＭＰ４にて２倍のカレントミラー
制御を行えば、トランジスタＱ4を流れる電流のうち、
トランジスタＱ2，Ｑ5のベ−ス電流をほぼ除くことがで
きる。従って△ＶBE4は次式に示すようになる。
【００６７】△ＶBE4＝ＶT×ｌｎ（（ＩC1＋△ＩC＋
（２／β）×（ＩC2−△ＩC）−ＩX−一△ＩX））−ＶT
×ｌｎ（（ＩC1＋（２／β）×ＩC2−ＩX））＝ＶT×ｌ
ｎ（ＩC1＋△ＩC）−ＶT×ｌｎ（ＩC1）＝△ＶBE1 同様にして、△ＶBE3＝△ＶBE2となる。このようにして
線形動作するよう改善される。
（２／β）×（ＩC2−△ＩC）−ＩX−一△ＩX））−ＶT
×ｌｎ（（ＩC1＋（２／β）×ＩC2−ＩX））＝ＶT×ｌ
ｎ（ＩC1＋△ＩC）−ＶT×ｌｎ（ＩC1）＝△ＶBE1 同様にして、△ＶBE3＝△ＶBE2となる。このようにして
線形動作するよう改善される。
【００６８】図３は、図２に示した差動アンプにおける
ＳＰＩＣＥシミュレーション結果を示す図であり、図２
に示した差動アンプにおける差動入力電圧ＶINと非線形
誤差ＶDとの関係を示すグラフである。
ＳＰＩＣＥシミュレーション結果を示す図であり、図２
に示した差動アンプにおける差動入力電圧ＶINと非線形
誤差ＶDとの関係を示すグラフである。
【００６９】図３に示すように、線形動作範囲は４５０
ｍＶになっている。利得は０．９７８９となり、図１２
に示した差動アンプの利得よりも大きい。
ｍＶになっている。利得は０．９７８９となり、図１２
に示した差動アンプの利得よりも大きい。
【００７０】なお、電流源Ｉ5，Ｉ6のＩ0と変えて、例
えば半分にして、ＰＭＯＳカレントミラーの倍率を変え
て、例えば４倍にして構成しても同様の結果が得られる
ことは明らかである。
えば半分にして、ＰＭＯＳカレントミラーの倍率を変え
て、例えば４倍にして構成しても同様の結果が得られる
ことは明らかである。
【００７１】また、定電流源Ｉ3，Ｉ4の電流値をＩ0の
１／ｋ倍にして抵抗Ｒ4の抵抗値をｋ倍にしてＰＭＯＳ
のカレントミラーで適当な倍率にすることによりベース
電流分の電流を供給するようにしても同様の結果が得ら
れることは明らかであり、さらに、定電流源Ｉ7，Ｉ8の
電流値をＩ0から変えても良い。このとき、バイポーラ
トランジスタのサイズ比は必要に応じて適当に変えれば
よい。
１／ｋ倍にして抵抗Ｒ4の抵抗値をｋ倍にしてＰＭＯＳ
のカレントミラーで適当な倍率にすることによりベース
電流分の電流を供給するようにしても同様の結果が得ら
れることは明らかであり、さらに、定電流源Ｉ7，Ｉ8の
電流値をＩ0から変えても良い。このとき、バイポーラ
トランジスタのサイズ比は必要に応じて適当に変えれば
よい。
【００７２】また、エミッタフォロアであるトランジス
タＱ4，Ｑ5を、図１２に示した非線形歪み補償回路と同
様の構成とし、それによりベース電流の整合性を図るよ
うに構成できることも明らかである。
タＱ4，Ｑ5を、図１２に示した非線形歪み補償回路と同
様の構成とし、それによりベース電流の整合性を図るよ
うに構成できることも明らかである。
【００７３】このような素子のサイズや電流値の比の変
更は設計事項として明らかなので以下の実施例では述ベ
ない。
更は設計事項として明らかなので以下の実施例では述ベ
ない。
【００７４】また、先の数式の説明では、電流源ＩX1，
ＩX2の出力抵抗は無限大であるとして扱っているが、本
実施例では無視できない有限の出力抵抗となる。電流利
得βが実際には定数ではなく、電流値やコレクタエミッ
タ間電圧で変化する場合、ＩX1，ＩX2が有限の出力抵抗
を有する方が線形性が優れるようになる場合もあるが、
無限大と見なせるほど大きくしたいような場合に、ＰＭ
ＯＳトランジスタＭＰ2，ＭＰ4のドレイン端子に、ゲー
ト端子が適当にバイアスされたＰＭＯＳトランジスタを
カスケード接続して、それにより電流源ＩX1，ＩX2の出
力抵抗を増大させるというよく知られた手段が本発明に
も適用できることも明らかである。これは以下の他の実
施例においても同様である。
ＩX2の出力抵抗は無限大であるとして扱っているが、本
実施例では無視できない有限の出力抵抗となる。電流利
得βが実際には定数ではなく、電流値やコレクタエミッ
タ間電圧で変化する場合、ＩX1，ＩX2が有限の出力抵抗
を有する方が線形性が優れるようになる場合もあるが、
無限大と見なせるほど大きくしたいような場合に、ＰＭ
ＯＳトランジスタＭＰ2，ＭＰ4のドレイン端子に、ゲー
ト端子が適当にバイアスされたＰＭＯＳトランジスタを
カスケード接続して、それにより電流源ＩX1，ＩX2の出
力抵抗を増大させるというよく知られた手段が本発明に
も適用できることも明らかである。これは以下の他の実
施例においても同様である。
【００７５】（第２の実施例）図４は、図１に示した差
動アンプの第２の実施例を示す回路図である。
動アンプの第２の実施例を示す回路図である。
【００７６】本実施例におけるベース電流補償回路３は
図４に示すように、定電流源Ｉ9に接続された第１３の
トランジスタＱ13と、トランジスタＱ13のベース電流を
カレントミラー制御するＰＭＯＳトランジスタＭＰ5〜
ＭＰ7とにより、図１に示した電流源ＩX1，ＩX2が構成
されている。
図４に示すように、定電流源Ｉ9に接続された第１３の
トランジスタＱ13と、トランジスタＱ13のベース電流を
カレントミラー制御するＰＭＯＳトランジスタＭＰ5〜
ＭＰ7とにより、図１に示した電流源ＩX1，ＩX2が構成
されている。
【００７７】トランジスタＱ13のベース電流は差動入力
電圧ＶINがゼロである時のトランジスタＱ2のベ−ス電
流とにほぼ等しくなるので、ＰＭＯＳトランジスタＭＰ
5〜ＭＰ7により４倍のカレントミラー制御を行えば、ト
ランジスタＱ4を流れる電流のうち、トランジスタＱ2，
Ｑ5のベ−ス電流の定数部分をほぼ反転させることがで
きる。従って△ＶBE4は次式に示すようになる。
電圧ＶINがゼロである時のトランジスタＱ2のベ−ス電
流とにほぼ等しくなるので、ＰＭＯＳトランジスタＭＰ
5〜ＭＰ7により４倍のカレントミラー制御を行えば、ト
ランジスタＱ4を流れる電流のうち、トランジスタＱ2，
Ｑ5のベ−ス電流の定数部分をほぼ反転させることがで
きる。従って△ＶBE4は次式に示すようになる。
【００７８】△ＶBE4＝ＶT×ｌｎ（ＩC1 0＋△ＩC＋
（２／β）×（ＩC2 0−△ＩC）−ＩX−△ＩX）−ＶT×
ｌｎ（（ＩC1 0＋（２／β）×ＩC2 0−ＩX））＝ＶT×
ｌｎ（（ＩC1 0＋△ＩC−（２／β）×（ＩC1 0＋△Ｉ
C）−ＶT×ｌｎ（ＩC1 0−（２／β）×ＩC1 0）＝ＶT
×ｌｎ（ＩC1 0十△ＩC）―ＶT×ｌｎ（ＩC1 0）＝△Ｖ
BE1 ＩX＝（４／β）×ＩC1 0（ＩC1 0はＶINがゼロの時の
ＩC1）とＩC2 0＝ＩC1 0と出力抵抗無限大とを仮定して
△ＩX＝０を用いた。
（２／β）×（ＩC2 0−△ＩC）−ＩX−△ＩX）−ＶT×
ｌｎ（（ＩC1 0＋（２／β）×ＩC2 0−ＩX））＝ＶT×
ｌｎ（（ＩC1 0＋△ＩC−（２／β）×（ＩC1 0＋△Ｉ
C）−ＶT×ｌｎ（ＩC1 0−（２／β）×ＩC1 0）＝ＶT
×ｌｎ（ＩC1 0十△ＩC）―ＶT×ｌｎ（ＩC1 0）＝△Ｖ
BE1 ＩX＝（４／β）×ＩC1 0（ＩC1 0はＶINがゼロの時の
ＩC1）とＩC2 0＝ＩC1 0と出力抵抗無限大とを仮定して
△ＩX＝０を用いた。
【００７９】同様にして、△ＶBE3＝△ＶBE2となる。こ
のようにして線形動作するよう改善される。
のようにして線形動作するよう改善される。
【００８０】図５は、図４に示した差動アンプにおける
ＳＰＩＣＥシミュレーション結果を示す図であり、図４
に示した差動アンプにおける差動入力電圧ＶINと非線形
誤差ＶDとの関係を示すグラフである。
ＳＰＩＣＥシミュレーション結果を示す図であり、図４
に示した差動アンプにおける差動入力電圧ＶINと非線形
誤差ＶDとの関係を示すグラフである。
【００８１】図５に示すように、線形動作範囲は±４８
０ｍＶになっている。利得は０．９７８３となり、図１
２に示した差動アンプの利得よりも大きい。
０ｍＶになっている。利得は０．９７８３となり、図１
２に示した差動アンプの利得よりも大きい。
【００８２】本実施例においては、第１の実施例に比べ
て、電流源ＩX1，ＩX2を構成するために必要な定電流源
の数が４個から１個に減っており、それにより、低消費
電力化を図ることができる。
て、電流源ＩX1，ＩX2を構成するために必要な定電流源
の数が４個から１個に減っており、それにより、低消費
電力化を図ることができる。
【００８３】（第３の実施例）図６は、図１に示した差
動アンプの第３の実施例を示す回路図である。
動アンプの第３の実施例を示す回路図である。
【００８４】本実施例におけるベース電流補償回路３は
図６に示すように、図１に示したＩX1，ＩX2がそれぞ
れ、抵抗X1，X2のみで構成されているものであって、第
１及び第２の実施例において示したものと比べて、定電
流源が設けられていないため、低消費電力化を図ること
ができる。
図６に示すように、図１に示したＩX1，ＩX2がそれぞ
れ、抵抗X1，X2のみで構成されているものであって、第
１及び第２の実施例において示したものと比べて、定電
流源が設けられていないため、低消費電力化を図ること
ができる。
【００８５】次に動作について説明する。
【００８６】第６及び第７の抵抗ＲX1，ＲX2は差動入力
電圧ＶINがゼロの場合に、電流ＩX 0を流し、出力抵抗が
ＲXである電流源と見なすことができる。ここにＲXは抵
抗ＲX1，ＲX2の抵抗値である。
電圧ＶINがゼロの場合に、電流ＩX 0を流し、出力抵抗が
ＲXである電流源と見なすことができる。ここにＲXは抵
抗ＲX1，ＲX2の抵抗値である。
【００８７】すると、上述した△ＶBE4を与える式で、
差動入力電圧ＶINがゼロの時を基準にした場合、△ＩX
は近似的に △ＩX＝ＶIN／（２×ＲX） である。さらに差動入力電圧ＶINは近似的にＲ3×△ＩC
に等しいので △ＩX＝Ｒ3×△ＩC／（２×ＲX） となる。
差動入力電圧ＶINがゼロの時を基準にした場合、△ＩX
は近似的に △ＩX＝ＶIN／（２×ＲX） である。さらに差動入力電圧ＶINは近似的にＲ3×△ＩC
に等しいので △ＩX＝Ｒ3×△ＩC／（２×ＲX） となる。
【００８８】従って、ＩX 0＝（４／β＋Ｒ3／（２×Ｒ
X））×ＩC1 0となるように抵抗値ＲXを定めると △ＶBE4＝△ＶBE1 となる。
X））×ＩC1 0となるように抵抗値ＲXを定めると △ＶBE4＝△ＶBE1 となる。
【００８９】図７は、図６に示した差動アンプにおける
ＳＰＩＣＥシミュレーション結果を示す図であり、図６
に示した差動アンプにおける差動入力電圧ＶINと非線形
誤差ＶDとの関係を示すグラフである。
ＳＰＩＣＥシミュレーション結果を示す図であり、図６
に示した差動アンプにおける差動入力電圧ＶINと非線形
誤差ＶDとの関係を示すグラフである。
【００９０】図５に示すように、線形動作範囲は±４７
０ｍＶになっている。利得は０．９７８０となり、図１
２に示した差動アンプの利得よりも大きい。
０ｍＶになっている。利得は０．９７８０となり、図１
２に示した差動アンプの利得よりも大きい。
【００９１】
【発明の効果】以上説明したように本発明においては、
差動バッファ内の差動トランジスタ及び第１の電流源群
内の差動トランジスタのベース電流の一部または全部を
供給するベース電流補償回路が設けられており、差動バ
ッファ内の差動トランジスタ及び第１の電流源群内の差
動トランジスタのベース電流による非線形歪みが取り除
かれるような電流がベース電流補償回路から差動バッフ
ァ内の差動トランジスタ及び第１の電流源群内の差動ト
ランジスタにベース電流として供給されるため、回路が
線形動作し、広い線形動作範囲と高い同相出力電位とを
同時に実現することができる。
差動バッファ内の差動トランジスタ及び第１の電流源群
内の差動トランジスタのベース電流の一部または全部を
供給するベース電流補償回路が設けられており、差動バ
ッファ内の差動トランジスタ及び第１の電流源群内の差
動トランジスタのベース電流による非線形歪みが取り除
かれるような電流がベース電流補償回路から差動バッフ
ァ内の差動トランジスタ及び第１の電流源群内の差動ト
ランジスタにベース電流として供給されるため、回路が
線形動作し、広い線形動作範囲と高い同相出力電位とを
同時に実現することができる。
【図１】本発明の差動アンプの実施の一形態を示す図で
ある。
ある。
【図２】図１に示した差動アンプの第１の実施例を示す
回路図である。
回路図である。
【図３】図２に示した差動アンプにおけるＳＰＩＣＥシ
ミュレーション結果を示す図である。
ミュレーション結果を示す図である。
【図４】図１に示した差動アンプの第２の実施例を示す
回路図である。
回路図である。
【図５】図４に示した差動アンプにおけるＳＰＩＣＥシ
ミュレーション結果を示す図である。
ミュレーション結果を示す図である。
【図６】図１に示した差動アンプの第３の実施例を示す
回路図である。
回路図である。
【図７】図６に示した差動アンプにおけるＳＰＩＣＥシ
ミュレーション結果を示す図である。
ミュレーション結果を示す図である。
【図８】従来の差動アンプの一構成例を示す回路図であ
る。
る。
【図９】図８に示した差動アンプにおける差動入力電圧
ＶINと非線形誤差ＶDとの関係を示すグラフである。
ＶINと非線形誤差ＶDとの関係を示すグラフである。
【図１０】従来の差動アンプの他の構成例を示す回路図
である。
である。
【図１１】図１０に示した差動アンプにおける差動入力
電圧ＶINと非線形誤差ＶDとの関係を示すグラフであ
る。
電圧ＶINと非線形誤差ＶDとの関係を示すグラフであ
る。
【図１２】従来の差動アンプの他の構成例を示す回路図
である。
である。
【図１３】図１２に示した差動アンプにおける差動入力
電圧ＶINと非線形誤差ＶDとの関係を示すグラフであ
る。
電圧ＶINと非線形誤差ＶDとの関係を示すグラフであ
る。
１ 非線形歪み補償回路 ２ 差動バッファ ３ ベース電流補償回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45
Claims (4)
- 【請求項１】 非線形歪み補償回路と、差動バッファ
と、ベース電流補償回路とを有してなる差動アンプであ
って、 前記非線形歪み補償回路は、 差動入力信号がベース端子に入力され、コレクタ端子に
所定の電位が印加された第１及び第２の差動トランジス
タと、 コレクタ端子が前記第１のトランジスタのエミッタ端子
に接続され、ベ−ス端子が前記第２のトランジスタのエ
ミッタ端子に接続された第３のトランジスタと、 コレクタ端子が前記第２のトランジスタのエミッタ端子
に接続され、ベ−ス端子が前記第１のトランジスタのエ
ミッタ端子に接続された第４のトランジスタと、 前記第３及び第４のトランジスタのエミッタ端子を接続
する第１の抵抗と、 一端が前記第３のトランジスタのエミッタ端子に接続さ
れ、他端が接地された第１の電流源と、 一端が前記第４のトランジスタのエミッタ端子に接続さ
れ、他端が接地された第２の電流源とを具備し、 前記差動バッファは、 前記第１及び第２のトランジスタのエミッタ電位がそれ
ぞれベース端子に入力される第５及び第６のトランジス
タと、 前記第５及び第６のトランジスタのコレクタ端子にそれ
ぞれ一端が接続され、他端が前記所定の電位に接続され
た第２及び第３の抵抗と、 前記第５及び第６のトランジスタのエミッタ端子を接続
する第４の抵抗と、 一端が前記第５のトランジスタのエミッタ端子に接続さ
れ、他端が接地された第３の電流源と、 一端が前記第６のトランジスタのエミッタ端子に接続さ
れ、他端が接地された第４の電流源とを具備し、 前記ベース電流補償回路は、 一端が前記第１のトランジスタのエミッタ端子に接続さ
れ、他端が前記所定の 電位に接続された第５の電流源
と、 一端が前記第２のトランジスタのエミッタ端子に接続さ
れ、他端が前記所定の電位に接続された第６の電流源と
を具備し、 前記第５及び第６のトランジスタのコレクタ端子を差動
出力とする ことを特徴とする差動アンプ。 - 【請求項２】 請求項１に記載の差動アンプにおいて、 前記ベース電流補償回路は、 差動入力信号がベース端子に入力され、コレクタ端子に
前記所定の電位が印加された第７及び第８の差動トラン
ジスタと、 ベース端子が前記第７のトランジスタのエミッタ端子に
接続され、エミッタ端子が接地された第９のトランジス
タと、 ベース端子が前記第８のトランジスタのエミッタ端子に
接続され、エミッタ端子が接地された第１０のトランジ
スタと、 前記第９及び第１０のトランジスタのエミッタ端子を接
続する第５の抵抗と、 一端がそれぞれ前記第７、第８、第９及び第１０のトラ
ンジスタのエミッタに接続され、他端がそれぞれ接地さ
れた第７、第８、第９及び第１０の電流源と、 エミッタ端子が前記第９のトランジスタのコレクタに接
続され、コレクタ端子が前記所定の電位に接続された第
１１のトランジスタと、 エミッタ端子が前記第１０のトランジスタのコレクタに
接続され、コレクタ端子が前記所定の電位に接続された
第１２のトランジスタと、 前記第５及び第６の電流源から供給される電流がそれぞ
れ、前記第４及び第５のトランジスタのベース電流の和
と前記第３及び第６のトランジスタのベース電流の和に
常に等しくなるように前記第１１及び第１２のトランジ
スタのベース電流を制御するＰＭＯＳトランジスタ回路
と を有することを特徴とする差動アンプ。 - 【請求項３】 請求項１に記載の差動アンプにおいて、 前記ベース電流補償回路は、 コレクタ端子が前記所定の電位に接続された第１３のト
ランジスタと、 一端が前記第１３のトランジスタのエミッタ端子に接続
され、他端が接地され た第１１の電流源と、 前記第１３のトランジスタのベース電流をカレントミラ
ー制御するＰＭＯＳトランジスタ回路とを有する ことを
特徴とする差動アンプ。 - 【請求項４】 請求項１に記載の差動アンプにおいて、 前記ベース電流補償回路は、 前記第１のトランジスタのエミッタと前記所定の電位を
接続する第６の抵抗と、 前記第２のトランジスタのエミッタと前記所定の電位を
接続する第７の抵抗とを有する ことを特徴とする差動ア
ンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09280715A JP3119215B2 (ja) | 1997-10-14 | 1997-10-14 | 差動アンプ |
| DE69824514T DE69824514D1 (de) | 1997-10-14 | 1998-10-14 | Verbesserter Differenzverstärker mit Bipolartransistoren |
| EP98119416A EP0910164B1 (en) | 1997-10-14 | 1998-10-14 | Improved differential amplifier constituted of bipolar transistors |
| US09/170,717 US6054897A (en) | 1997-10-14 | 1998-10-14 | Differential amplifier constituted of bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09280715A JP3119215B2 (ja) | 1997-10-14 | 1997-10-14 | 差動アンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122059A JPH11122059A (ja) | 1999-04-30 |
| JP3119215B2 true JP3119215B2 (ja) | 2000-12-18 |
Family
ID=17628947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09280715A Expired - Fee Related JP3119215B2 (ja) | 1997-10-14 | 1997-10-14 | 差動アンプ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6054897A (ja) |
| EP (1) | EP0910164B1 (ja) |
| JP (1) | JP3119215B2 (ja) |
| DE (1) | DE69824514D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576257U (ja) * | 1992-03-25 | 1993-10-19 | ダイニチ工業株式会社 | 園芸暖房器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181142B1 (en) * | 1998-07-21 | 2001-01-30 | Ade Corporation | Nonlinear current mirror for loop-gain control |
| EP1067678A3 (de) | 1999-06-30 | 2003-03-05 | Infineon Technologies AG | Differenzverstärker |
| US6249184B1 (en) * | 1999-11-30 | 2001-06-19 | Texas Instruments Incorporated | Rail-to-rail input stage |
| JP3533170B2 (ja) * | 2000-10-27 | 2004-05-31 | Ｎｅｃマイクロシステム株式会社 | 差動増幅器 |
| DE10137434A1 (de) * | 2001-07-31 | 2003-01-23 | Infineon Technologies Ag | Schaltungsanordnung zur Spannungs-/Stromwandlung |
| US6825724B2 (en) * | 2002-12-16 | 2004-11-30 | Intel Corporation | Amplifier and method for processing signals |
| US7180369B1 (en) | 2003-05-15 | 2007-02-20 | Marvell International Ltd. | Baseband filter start-up circuit |
| US7262661B2 (en) * | 2005-06-27 | 2007-08-28 | Linear Technology Corporation | Variable gain amplifier with temperature compensation and gain linearity enhancement |
| JP5239904B2 (ja) * | 2009-01-28 | 2013-07-17 | 横河電機株式会社 | 差動増幅器 |
| JP5355366B2 (ja) * | 2009-12-02 | 2013-11-27 | 株式会社東芝 | 差動増幅回路および無線受信機 |
| JP2012227657A (ja) * | 2011-04-18 | 2012-11-15 | New Japan Radio Co Ltd | スタンバイ機能付き増幅器 |
| EP2683080A1 (en) * | 2012-07-06 | 2014-01-08 | Nxp B.V. | Operational transconductance amplifier |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160207A (en) * | 1981-03-27 | 1982-10-02 | Pioneer Electronic Corp | Voltage-controlled attenuator |
| US4855684A (en) * | 1988-10-14 | 1989-08-08 | Analog Devices, Inc. | Bias current compensation for bipolar input stages |
| US5101126A (en) * | 1990-10-15 | 1992-03-31 | Analog Devices, Inc. | Wide dynamic range transconductance stage |
| GB9226550D0 (en) * | 1992-12-21 | 1993-02-17 | Philips Electronics Uk Ltd | Transconductance amplifier |
| BE1007434A3 (nl) * | 1993-07-30 | 1995-06-13 | Philips Electronics Nv | Spanning-stroomomzetter. |
| US5399988A (en) * | 1994-01-14 | 1995-03-21 | Tektronix, Inc. | FT doubler amplifier |
| JP3251759B2 (ja) * | 1994-02-24 | 2002-01-28 | 株式会社東芝 | 可変利得増幅回路 |
| DE69616214T2 (de) * | 1995-03-24 | 2002-06-27 | Koninklijke Philips Electronics N.V., Eindhoven | Differenzverstärker mit signalabhängigem offset und vielstufiger dual-residium-analog/digitalwandler damit |
-
1997
- 1997-10-14 JP JP09280715A patent/JP3119215B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-14 DE DE69824514T patent/DE69824514D1/de not_active Expired - Lifetime
- 1998-10-14 EP EP98119416A patent/EP0910164B1/en not_active Expired - Lifetime
- 1998-10-14 US US09/170,717 patent/US6054897A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576257U (ja) * | 1992-03-25 | 1993-10-19 | ダイニチ工業株式会社 | 園芸暖房器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69824514D1 (de) | 2004-07-22 |
| EP0910164B1 (en) | 2004-06-16 |
| US6054897A (en) | 2000-04-25 |
| EP0910164A1 (en) | 1999-04-21 |
| JPH11122059A (ja) | 1999-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6327912A (ja) | 基準電圧発生回路 | |
| JP3119215B2 (ja) | 差動アンプ | |
| GB2222497A (en) | Operational amplifier | |
| US4475077A (en) | Current control circuit | |
| JP3157746B2 (ja) | 定電流回路 | |
| US5754066A (en) | Output stage for buffering an electrical signal and method for performing the same | |
| US4792704A (en) | Scaled voltage level translator circuit | |
| KR890004771B1 (ko) | 차동 증폭기 | |
| JP3461276B2 (ja) | 電流供給回路およびバイアス電圧回路 | |
| US5973540A (en) | Ladder tracking buffer amplifier | |
| JP4077242B2 (ja) | 定電圧定電流制御回路 | |
| JPH07230332A (ja) | バンドギャップ型定電圧発生回路 | |
| JP3323983B2 (ja) | 定電流源回路 | |
| JP3088336B2 (ja) | 周波数変換回路 | |
| KR930007795B1 (ko) | 저전압동작형 증폭회로 | |
| JPH0588767A (ja) | バンドギヤツプリフアレンス回路 | |
| KR100190097B1 (ko) | 밴드-갭 전압을 이용한 기준회로 | |
| JPH04338812A (ja) | 基準電圧発生回路 | |
| JP3058998B2 (ja) | 半導体集積回路装置 | |
| JPH06120784A (ja) | ウインドウコンパレータ | |
| KR100376484B1 (ko) | 차동 전류/전압 변환회로 | |
| JP3161929B2 (ja) | 電圧変換回路 | |
| JP3183410B2 (ja) | 定電流回路 | |
| KR920000729B1 (ko) | 트랜지스터 차동회로의 전류 제어회로 | |
| JPS63236403A (ja) | 電流源回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |