JP3533170B2 - 差動増幅器 - Google Patents
差動増幅器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅器に関
し、特に、出力歪みが低減された差動増幅器に関する。
し、特に、出力歪みが低減された差動増幅器に関する。
【０００２】
【従来の技術】差動増幅器では、歪みの低減への改良が
常に要求されている。図６は、低歪み差動増幅器の従来
例の回路図である。
常に要求されている。図６は、低歪み差動増幅器の従来
例の回路図である。
【０００３】この従来の差動増幅器は、定電流源部、差
動増幅部、カレントミラー部３つのブロックから構成さ
れている。定電流源部は、定電流源Ｉ１、Ｉ２で構成さ
れ、差動増幅部は、バイポーラトランジスタ（以下ＢＰ
Ｔと略す）Ｑ１、Ｑ２および抵抗Ｒ１で構成され、カレ
ントミラー部は、ＢＰＴＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ
７、Ｑ８と抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７、と電流源Ｉ
３、Ｉ４とで構成されている。
動増幅部、カレントミラー部３つのブロックから構成さ
れている。定電流源部は、定電流源Ｉ１、Ｉ２で構成さ
れ、差動増幅部は、バイポーラトランジスタ（以下ＢＰ
Ｔと略す）Ｑ１、Ｑ２および抵抗Ｒ１で構成され、カレ
ントミラー部は、ＢＰＴＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ
７、Ｑ８と抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７、と電流源Ｉ
３、Ｉ４とで構成されている。
【０００４】定電流源部の電流源Ｉ１の一端は電源端子
Ｖｃｃに接続され、他端は差動増幅部を構成するＢＰＴ
Ｑ１のコレクタ電極に接続されている。同様に、定電流
源部の電流源Ｉ２の一端は電源端子Ｖｃｃに接続され、
他端は差動増幅部を構成するＢＰＴＱ２のコレクタ電極
に接続されている。
Ｖｃｃに接続され、他端は差動増幅部を構成するＢＰＴ
Ｑ１のコレクタ電極に接続されている。同様に、定電流
源部の電流源Ｉ２の一端は電源端子Ｖｃｃに接続され、
他端は差動増幅部を構成するＢＰＴＱ２のコレクタ電極
に接続されている。
【０００５】差動増幅部のＢＰＴＱ１のベース電極は入
力端子ＩＮ１に接続され、ＢＰＴＱ２のベース電極は入
力端子ＩＮ２に接続され、ＢＰＴＱ１のエミッタ電極と
ＢＰＴＱ２のエミッタ電極とは、抵抗Ｒ１を介して接続
されている。
力端子ＩＮ１に接続され、ＢＰＴＱ２のベース電極は入
力端子ＩＮ２に接続され、ＢＰＴＱ１のエミッタ電極と
ＢＰＴＱ２のエミッタ電極とは、抵抗Ｒ１を介して接続
されている。
【０００６】カレントミラー部の第１の電流入力端にあ
たるＢＰＴＱ３のコレクタ電極はＢＰＴＱ１のエミッタ
電極に接続され、ＢＰＴＱ３のエミッタ電極は抵抗Ｒ２
を介して接地端子ＧＮＤに接続されている。同様に、カ
レントミラー部の第２の電流入力端にあたるＢＰＴＱ４
のコレクタ電極はＢＰＴＱ２のエミッタ電極に接続さ
れ、ＢＰＴＱ４のエミッタ電極は抵抗Ｒ３を介して接地
端子ＧＮＤに接続されている。ＢＰＴＱ３のベース電極
はＢＰＴＱ７のベース電極に接続されるとともに電流源
Ｉ３を介して接地端子ＧＮＤへ接続され、ＢＰＴＱ４の
ベース電極はＢＰＴＱ８のベース電極に接続されるとと
もに電流源Ｉ４を介して接地端子ＧＮＤへ接続されてい
る。ＢＰＴＱ５のコレクタ電極は電源端子Ｖｃｃに接続
され、ＢＰＴＱ５のベース電極は電流源Ｉ１の他端に接
続され、ＢＰＴＱ５のエミッタ電極は抵抗Ｒ４を介して
ＢＰＴＱ３のベース電極に接続されている。同様に、Ｂ
ＰＴＱ６のコレクタ電極は電源端子Ｖｃｃに接続され、
ＢＰＴＱ６のベース電極は電流源Ｉ２の他端に接続さ
れ、ＢＰＴＱ６のエミッタ電極は抵抗Ｒ５を介してＢＰ
ＴＱ４のベース電極に接続されている。ＢＰＴＱ７のエ
ミッタ電極は抵抗Ｒ６を介して接地端子ＧＮＤに接続さ
れ、ＢＰＴＱ７のコレクタ電極は電流出力端子ＯＵＴ１
に接続されている。同様に、ＢＰＴＱ８のエミッタ電極
は抵抗Ｒ７を介して接地端子ＧＮＤに接続され、ＢＰＴ
Ｑ８のコレクタ電極は電流出力端子ＯＵＴ２に接続され
ている。
たるＢＰＴＱ３のコレクタ電極はＢＰＴＱ１のエミッタ
電極に接続され、ＢＰＴＱ３のエミッタ電極は抵抗Ｒ２
を介して接地端子ＧＮＤに接続されている。同様に、カ
レントミラー部の第２の電流入力端にあたるＢＰＴＱ４
のコレクタ電極はＢＰＴＱ２のエミッタ電極に接続さ
れ、ＢＰＴＱ４のエミッタ電極は抵抗Ｒ３を介して接地
端子ＧＮＤに接続されている。ＢＰＴＱ３のベース電極
はＢＰＴＱ７のベース電極に接続されるとともに電流源
Ｉ３を介して接地端子ＧＮＤへ接続され、ＢＰＴＱ４の
ベース電極はＢＰＴＱ８のベース電極に接続されるとと
もに電流源Ｉ４を介して接地端子ＧＮＤへ接続されてい
る。ＢＰＴＱ５のコレクタ電極は電源端子Ｖｃｃに接続
され、ＢＰＴＱ５のベース電極は電流源Ｉ１の他端に接
続され、ＢＰＴＱ５のエミッタ電極は抵抗Ｒ４を介して
ＢＰＴＱ３のベース電極に接続されている。同様に、Ｂ
ＰＴＱ６のコレクタ電極は電源端子Ｖｃｃに接続され、
ＢＰＴＱ６のベース電極は電流源Ｉ２の他端に接続さ
れ、ＢＰＴＱ６のエミッタ電極は抵抗Ｒ５を介してＢＰ
ＴＱ４のベース電極に接続されている。ＢＰＴＱ７のエ
ミッタ電極は抵抗Ｒ６を介して接地端子ＧＮＤに接続さ
れ、ＢＰＴＱ７のコレクタ電極は電流出力端子ＯＵＴ１
に接続されている。同様に、ＢＰＴＱ８のエミッタ電極
は抵抗Ｒ７を介して接地端子ＧＮＤに接続され、ＢＰＴ
Ｑ８のコレクタ電極は電流出力端子ＯＵＴ２に接続され
ている。
【０００７】図６の従来例は、入力端子ＩＮ１に入力す
る電圧および入力端子ＩＮ２に入力する電圧に比例した
電流を電流出力端子ＯＵＴ１および電流出力端子ＯＵＴ
２から出力することを目的とした回路であり、差動対を
構成するＢＰＴＱ１、Ｑ２のそれぞれのコレクタ電極に
定電流源を接続することにより、差動対ＢＰＴＱ１、Ｑ
２に流れる電流を、入力端子ＩＮ１と入力端子ＩＮ２の
入力差電圧Ｖｄの振幅によらず一定になるようにして相
互コンダクタンスを改善している。
る電圧および入力端子ＩＮ２に入力する電圧に比例した
電流を電流出力端子ＯＵＴ１および電流出力端子ＯＵＴ
２から出力することを目的とした回路であり、差動対を
構成するＢＰＴＱ１、Ｑ２のそれぞれのコレクタ電極に
定電流源を接続することにより、差動対ＢＰＴＱ１、Ｑ
２に流れる電流を、入力端子ＩＮ１と入力端子ＩＮ２の
入力差電圧Ｖｄの振幅によらず一定になるようにして相
互コンダクタンスを改善している。
【０００８】図７は、従来例の回路の特性を示す図であ
る。電流源Ｉ１および電流源Ｉ２の電流値をいずれも２
Ｉｏとし、ＢＰＴＱ３、Ｑ４、Ｑ７、Ｑ８は同一エミッ
タサイズで同一特性のＢＰＴとした。
る。電流源Ｉ１および電流源Ｉ２の電流値をいずれも２
Ｉｏとし、ＢＰＴＱ３、Ｑ４、Ｑ７、Ｑ８は同一エミッ
タサイズで同一特性のＢＰＴとした。
【０００９】図７（ａ）は、入力差電圧Ｖｄに対する各
部の電圧を示した図であり、Ｖｉｎ１は入力端子ＩＮ１
の電圧を示し、Ｖｉｎ２は入力端子ＩＮ２の電圧を示
し、Ｖｅ１はＢＰＴＱ１のエミッタ電極の電圧を示し、
Ｖｅ２はＢＰＴＱ２のエミッタ電極の電圧を示し、Ｖｂ
ｅ１はＢＰＴＱ１のベース・エミッタ間の電位差を示
し、Ｖｂｅ２はＢＰＴＱ２のベース・エミッタ間の電位
差を示し、Ｖｂ３はＢＰＴＱ３のベース電極の電圧を示
し、Ｖｂ４はＢＰＴＱ４のベース電極の電圧を示す。
部の電圧を示した図であり、Ｖｉｎ１は入力端子ＩＮ１
の電圧を示し、Ｖｉｎ２は入力端子ＩＮ２の電圧を示
し、Ｖｅ１はＢＰＴＱ１のエミッタ電極の電圧を示し、
Ｖｅ２はＢＰＴＱ２のエミッタ電極の電圧を示し、Ｖｂ
ｅ１はＢＰＴＱ１のベース・エミッタ間の電位差を示
し、Ｖｂｅ２はＢＰＴＱ２のベース・エミッタ間の電位
差を示し、Ｖｂ３はＢＰＴＱ３のベース電極の電圧を示
し、Ｖｂ４はＢＰＴＱ４のベース電極の電圧を示す。
【００１０】図７（ｂ）は、入力差電圧Ｖｄに対する出
力電流を示した図であり、Ｉｃ７はＢＰＴＱ７のコレク
タ電極の電流を示し、Ｉｃ８はＢＰＴＱ８のコレクタ電
極の電流を示す。
力電流を示した図であり、Ｉｃ７はＢＰＴＱ７のコレク
タ電極の電流を示し、Ｉｃ８はＢＰＴＱ８のコレクタ電
極の電流を示す。
【００１１】図７（ｃ）は、入力差電圧Ｖｄに対するＧ
ｍを示した図であり、Ｇｍ７はＢＰＴＱ７のＧｍ（すな
わち入力差電圧Ｖｄの微小変化ΔＶｄに対するＢＰＴＱ
７のコレクタ電流の変化ΔＩｃ７の比率）を示し、Ｇｍ
８はＢＰＴＱ８のＧｍ（すなわち入力差電圧Ｖｄの微小
変化ΔＶｄに対するＢＰＴＱ８のコレクタ電流の変化Δ
Ｉｃ８の比率）を示す。
ｍを示した図であり、Ｇｍ７はＢＰＴＱ７のＧｍ（すな
わち入力差電圧Ｖｄの微小変化ΔＶｄに対するＢＰＴＱ
７のコレクタ電流の変化ΔＩｃ７の比率）を示し、Ｇｍ
８はＢＰＴＱ８のＧｍ（すなわち入力差電圧Ｖｄの微小
変化ΔＶｄに対するＢＰＴＱ８のコレクタ電流の変化Δ
Ｉｃ８の比率）を示す。
【００１２】
【発明が解決しようとする課題】歪みがまったく発生し
ない理想的な場合には、図７（ａ）のＶｂｅ１すなわち
ＢＰＴＱ１のベース・エミッタ間の電位差が一定を保
ち、また、Ｖｂｅ２すなわちＢＰＴＱ２のベース・エミ
ッタ間の電位差も一定を保つので、ＢＰＴＱＢ１のエミ
ッタ電極の電圧Ｖｅ１は傾き（＋１）の直線と平行とな
り、ＢＰＴＱＢ２のエミッタ電極の電圧Ｖｅ２は傾き
（−１）の直線と平行となる。したがって、図７におい
ては、電圧Ｖｅ１の傾き（＋１）の直線からのずれおよ
び電圧Ｖｅ２の傾き（−１）の直線からのずれが差動増
幅部で発生する歪みを表している。
ない理想的な場合には、図７（ａ）のＶｂｅ１すなわち
ＢＰＴＱ１のベース・エミッタ間の電位差が一定を保
ち、また、Ｖｂｅ２すなわちＢＰＴＱ２のベース・エミ
ッタ間の電位差も一定を保つので、ＢＰＴＱＢ１のエミ
ッタ電極の電圧Ｖｅ１は傾き（＋１）の直線と平行とな
り、ＢＰＴＱＢ２のエミッタ電極の電圧Ｖｅ２は傾き
（−１）の直線と平行となる。したがって、図７におい
ては、電圧Ｖｅ１の傾き（＋１）の直線からのずれおよ
び電圧Ｖｅ２の傾き（−１）の直線からのずれが差動増
幅部で発生する歪みを表している。
【００１３】差動増幅部で発生した歪みの影響により、
図７（ｂ）では電流Ｉｃ７が傾き（−１）の直線からの
ずれが生じ、電流Ｉｃ８が傾き（＋１）の直線からのず
れが生じる。この結果、相互コンダクタンスＧｍ７は、
理想的な場合の値である（−１／Ｒ１）からずれた値と
なり、相互コンダクタンスＧｍ８は、理想的な場合の値
である（１／Ｒ１）からずれた値となる。
図７（ｂ）では電流Ｉｃ７が傾き（−１）の直線からの
ずれが生じ、電流Ｉｃ８が傾き（＋１）の直線からのず
れが生じる。この結果、相互コンダクタンスＧｍ７は、
理想的な場合の値である（−１／Ｒ１）からずれた値と
なり、相互コンダクタンスＧｍ８は、理想的な場合の値
である（１／Ｒ１）からずれた値となる。
【００１４】本発明の目的は、図６の従来例の差動増幅
器における歪みの発生部分である差動増幅部および定電
流源部を改良することにより広い入力電圧範囲で歪みが
低減された差動増幅器を提供することにある。
器における歪みの発生部分である差動増幅部および定電
流源部を改良することにより広い入力電圧範囲で歪みが
低減された差動増幅器を提供することにある。
【００１５】
【課題を解決するための手段】本発明の差動増幅器は、
一端が第１の電源端子に接続され他端が第１のバイポー
ラトランジスタのコレクタに接続された第１の電流源
と、一端が前記第１の電源端子に接続され他端が第２の
バイポーラトランジスタのコレクタに接続された第２の
電流源と、一端が前記第１の電源端子に接続され他端が
前記第１のバイポーラトランジスタのエミッタに接続さ
れた第３の電流源と、一端が前記第１の電源端子に接続
され他端が前記第２のバイポーラトランジスタのエミッ
タに接続された第４の電流源と、一端が前記第１のバイ
ポーラトランジスタのエミッタに接続され他端が前記第
２のバイポーラトランジスタのエミッタに接続されたエ
ミッタ間接続抵抗と、前記第１の電源端子と第２の電源
端子との間に設けられ前記第１のバイポーラトランジス
タのエミッタに接続された第１の電流入力端および前記
第２のバイポーラトランジスタのエミッタに接続された
第２の電流入力端から入力する電流を所定の倍率で増幅
してそれぞれ第１の出力端および第２の出力端から出力
するカレントミラー部とを備え、前記第１のバイポーラ
トランジスタのベースから第１の入力電圧を入力し、前
記第２のバイポーラトランジスタのベースから第２の入
力電圧を入力し、前記第１の出力端から第１の出力電流
を出力し、前記第２の出力端から第２の出力電流を出力
する。
一端が第１の電源端子に接続され他端が第１のバイポー
ラトランジスタのコレクタに接続された第１の電流源
と、一端が前記第１の電源端子に接続され他端が第２の
バイポーラトランジスタのコレクタに接続された第２の
電流源と、一端が前記第１の電源端子に接続され他端が
前記第１のバイポーラトランジスタのエミッタに接続さ
れた第３の電流源と、一端が前記第１の電源端子に接続
され他端が前記第２のバイポーラトランジスタのエミッ
タに接続された第４の電流源と、一端が前記第１のバイ
ポーラトランジスタのエミッタに接続され他端が前記第
２のバイポーラトランジスタのエミッタに接続されたエ
ミッタ間接続抵抗と、前記第１の電源端子と第２の電源
端子との間に設けられ前記第１のバイポーラトランジス
タのエミッタに接続された第１の電流入力端および前記
第２のバイポーラトランジスタのエミッタに接続された
第２の電流入力端から入力する電流を所定の倍率で増幅
してそれぞれ第１の出力端および第２の出力端から出力
するカレントミラー部とを備え、前記第１のバイポーラ
トランジスタのベースから第１の入力電圧を入力し、前
記第２のバイポーラトランジスタのベースから第２の入
力電圧を入力し、前記第１の出力端から第１の出力電流
を出力し、前記第２の出力端から第２の出力電流を出力
する。
【００１６】また、第１および第２のバイポーラトラン
ジスタを電界効果トランジスタに置き換えて構成しても
よい。
ジスタを電界効果トランジスタに置き換えて構成しても
よい。
【００１７】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。図１は、本発明の一実施の形態の
回路図である。
して詳細に説明する。図１は、本発明の一実施の形態の
回路図である。
【００１８】図１の差動増幅器は、定電流源部と、差動
増幅部と、カレントミラー部から構成されており、定電
流源部は、電流源Ｉ１、Ｉ２、Ｉ５およびＩ６を含み、
差動増幅部は、ＢＰＴＱ１、ＢＰＴＱ２および抵抗Ｒ２
を含んでいる。カレントミラー部は、第１のカレントミ
ラー部と第２のカレントミラー部からなり、第１のカレ
ントミラー部は、ＢＰＴＱ３、Ｑ５およびＱ７と、抵抗
Ｒ２、Ｒ４およびＲ６と、電流源Ｉ３とを含み、第２の
カレントミラー部はＢＰＴＱ４、Ｑ６およびＱ８と、抵
抗Ｒ３、Ｒ５およびＲ７と、電流源Ｉ４とを含んでい
る。本実施例では、図６の従来例に対して新規に電流源
Ｉ５および電流源Ｉ６を付加した構成としている。な
お、図１において、図６の従来例の回路を構成する素子
のそれぞれに対応する素子には同一の符号を付してい
る。
増幅部と、カレントミラー部から構成されており、定電
流源部は、電流源Ｉ１、Ｉ２、Ｉ５およびＩ６を含み、
差動増幅部は、ＢＰＴＱ１、ＢＰＴＱ２および抵抗Ｒ２
を含んでいる。カレントミラー部は、第１のカレントミ
ラー部と第２のカレントミラー部からなり、第１のカレ
ントミラー部は、ＢＰＴＱ３、Ｑ５およびＱ７と、抵抗
Ｒ２、Ｒ４およびＲ６と、電流源Ｉ３とを含み、第２の
カレントミラー部はＢＰＴＱ４、Ｑ６およびＱ８と、抵
抗Ｒ３、Ｒ５およびＲ７と、電流源Ｉ４とを含んでい
る。本実施例では、図６の従来例に対して新規に電流源
Ｉ５および電流源Ｉ６を付加した構成としている。な
お、図１において、図６の従来例の回路を構成する素子
のそれぞれに対応する素子には同一の符号を付してい
る。
【００１９】定電流源部の第１の電流源である電流源Ｉ
１の一端は第１の電源端子である電源端子Ｖｃｃに接続
され、他端は差動増幅部を構成するＢＰＴＱ１のコレク
タ電極に接続されている。同様に、定電流源部の第２の
電流源である電流源Ｉ２の一端は電源端子Ｖｃｃに接続
され、他端は差動増幅部を構成するＢＰＴＱ２のコレク
タ電極に接続されている。定電流源部の第３の電流源で
ある電流源Ｉ５の一端は電源端子Ｖｃｃに接続され、他
端はＢＰＴＱ１のエミッタ電極に接続されている。同様
に、定電流源部の第４の電流源である電流源Ｉ６の一端
は電源端子Ｖｃｃに接続され、他端はＢＰＴＱ２のエミ
ッタ電極に接続されている。電流源Ｉ１の電流値と電流
源Ｉ２の電流値を等しく設定し、さらに電流源Ｉ５の電
流値と電流源Ｉ６の電流値とを等しく設定する。
１の一端は第１の電源端子である電源端子Ｖｃｃに接続
され、他端は差動増幅部を構成するＢＰＴＱ１のコレク
タ電極に接続されている。同様に、定電流源部の第２の
電流源である電流源Ｉ２の一端は電源端子Ｖｃｃに接続
され、他端は差動増幅部を構成するＢＰＴＱ２のコレク
タ電極に接続されている。定電流源部の第３の電流源で
ある電流源Ｉ５の一端は電源端子Ｖｃｃに接続され、他
端はＢＰＴＱ１のエミッタ電極に接続されている。同様
に、定電流源部の第４の電流源である電流源Ｉ６の一端
は電源端子Ｖｃｃに接続され、他端はＢＰＴＱ２のエミ
ッタ電極に接続されている。電流源Ｉ１の電流値と電流
源Ｉ２の電流値を等しく設定し、さらに電流源Ｉ５の電
流値と電流源Ｉ６の電流値とを等しく設定する。
【００２０】差動増幅部のＢＰＴＱ１のベース電極は入
力端子ＩＮ１に接続され、ＢＰＴＱ２のベース電極は入
力端子ＩＮ２に接続され、ＢＰＴＱ１のエミッタ電極と
ＢＰＴＱ２のエミッタ電極とは、エミッタ間接続抵抗で
ある抵抗Ｒ１を介して接続されている。ＢＰＴＱ１のエ
ミッタサイズとＢＰＴＱ２のエミッタサイズを等しくし
て両ＢＰＴのベース・エミッタ間電圧対コレクタ電流特
性が等しくなるように設定する。
力端子ＩＮ１に接続され、ＢＰＴＱ２のベース電極は入
力端子ＩＮ２に接続され、ＢＰＴＱ１のエミッタ電極と
ＢＰＴＱ２のエミッタ電極とは、エミッタ間接続抵抗で
ある抵抗Ｒ１を介して接続されている。ＢＰＴＱ１のエ
ミッタサイズとＢＰＴＱ２のエミッタサイズを等しくし
て両ＢＰＴのベース・エミッタ間電圧対コレクタ電流特
性が等しくなるように設定する。
【００２１】第１のカレントミラー部の電流入力端にあ
たるＢＰＴＱ３のコレクタ電極はＢＰＴＱ１のエミッタ
電極に接続され、ＢＰＴＱ３のエミッタ電極は抵抗Ｒ２
を介して第２の電源端子である接地端子ＧＮＤに接続さ
れ、ＢＰＴＱ３のベース電極はＢＰＴＱ７のベース電極
に接続されるとともに電流源Ｉ３を介して接地端子ＧＮ
Ｄへ接続されている。また、ＢＰＴＱ５のコレクタ電極
は電源端子Ｖｃｃに接続され、ＢＰＴＱ５のベース電極
は電流源Ｉ１の他端に接続され、ＢＰＴＱ５のエミッタ
電極は抵抗Ｒ４を介してＢＰＴＱ３のベース電極に接続
されていて、ＢＰＴＱ７のエミッタ電極は抵抗Ｒ６を介
して接地端子ＧＮＤに接続され、ＢＰＴＱ７のコレクタ
電極は第１のカレントミラー部の電流出力端子ＯＵＴ１
に接続されている。同様に、第２のカレントミラー部の
電流入力端にあたるＢＰＴＱ４のコレクタ電極はＢＰＴ
Ｑ２のエミッタ電極に接続され、ＢＰＴＱ４のエミッタ
電極は抵抗Ｒ３を介して接地端子ＧＮＤに接続され、Ｂ
ＰＴＱ４のベース電極はＢＰＴＱ８のベース電極に接続
されるとともに電流源Ｉ４を介して接地端子ＧＮＤへ接
続されている。また、ＢＰＴＱ６のコレクタ電極は電源
端子Ｖｃｃに接続され、ＢＰＴＱ６のベース電極は電流
源Ｉ２の他端に接続され、ＢＰＴＱ６のエミッタ電極は
抵抗Ｒ５を介してＢＰＴＱ４のベース電極に接続されて
いて、ＢＰＴＱ８のエミッタ電極は抵抗Ｒ７を介して接
地端子ＧＮＤに接続され、ＢＰＴＱ８のコレクタ電極は
第２のカレントミラー部の電流出力端子ＯＵＴ２に接続
されている。
たるＢＰＴＱ３のコレクタ電極はＢＰＴＱ１のエミッタ
電極に接続され、ＢＰＴＱ３のエミッタ電極は抵抗Ｒ２
を介して第２の電源端子である接地端子ＧＮＤに接続さ
れ、ＢＰＴＱ３のベース電極はＢＰＴＱ７のベース電極
に接続されるとともに電流源Ｉ３を介して接地端子ＧＮ
Ｄへ接続されている。また、ＢＰＴＱ５のコレクタ電極
は電源端子Ｖｃｃに接続され、ＢＰＴＱ５のベース電極
は電流源Ｉ１の他端に接続され、ＢＰＴＱ５のエミッタ
電極は抵抗Ｒ４を介してＢＰＴＱ３のベース電極に接続
されていて、ＢＰＴＱ７のエミッタ電極は抵抗Ｒ６を介
して接地端子ＧＮＤに接続され、ＢＰＴＱ７のコレクタ
電極は第１のカレントミラー部の電流出力端子ＯＵＴ１
に接続されている。同様に、第２のカレントミラー部の
電流入力端にあたるＢＰＴＱ４のコレクタ電極はＢＰＴ
Ｑ２のエミッタ電極に接続され、ＢＰＴＱ４のエミッタ
電極は抵抗Ｒ３を介して接地端子ＧＮＤに接続され、Ｂ
ＰＴＱ４のベース電極はＢＰＴＱ８のベース電極に接続
されるとともに電流源Ｉ４を介して接地端子ＧＮＤへ接
続されている。また、ＢＰＴＱ６のコレクタ電極は電源
端子Ｖｃｃに接続され、ＢＰＴＱ６のベース電極は電流
源Ｉ２の他端に接続され、ＢＰＴＱ６のエミッタ電極は
抵抗Ｒ５を介してＢＰＴＱ４のベース電極に接続されて
いて、ＢＰＴＱ８のエミッタ電極は抵抗Ｒ７を介して接
地端子ＧＮＤに接続され、ＢＰＴＱ８のコレクタ電極は
第２のカレントミラー部の電流出力端子ＯＵＴ２に接続
されている。
【００２２】次に、図１の実施例の動作について、先
ず、ＢＰＴＱ１、Ｑ２のコレクタ側から見た出力抵抗が
無限大とみなして説明し、その後に出力抵抗が有限であ
るとして説明する。なお、以下では、数式中でＲ１、Ｒ
２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７の記号を用いたとき
には、それぞれ抵抗Ｒ１の抵抗値、抵抗Ｒ２の抵抗値、
抵抗Ｒ３の抵抗値、抵抗Ｒ４の抵抗値、抵抗Ｒ５の抵抗
値、抵抗Ｒ６の抵抗値、抵抗Ｒ７の抵抗値を示すものと
する。
ず、ＢＰＴＱ１、Ｑ２のコレクタ側から見た出力抵抗が
無限大とみなして説明し、その後に出力抵抗が有限であ
るとして説明する。なお、以下では、数式中でＲ１、Ｒ
２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７の記号を用いたとき
には、それぞれ抵抗Ｒ１の抵抗値、抵抗Ｒ２の抵抗値、
抵抗Ｒ３の抵抗値、抵抗Ｒ４の抵抗値、抵抗Ｒ５の抵抗
値、抵抗Ｒ６の抵抗値、抵抗Ｒ７の抵抗値を示すものと
する。
【００２３】差動増幅部は、入力端子ＩＮ１、ＩＮ２に
入力された入力電圧Ｖｉｎ１、Ｖｉｎ２に対して入力差
電圧Ｖｄ（Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２）とほぼ同一の差
電圧Ｖｄ１を抵抗Ｒ１の両端に発生させる。定電流源Ｉ
１およびＩ２によりＢＰＴＱ１およびＱ２のコレクタ電
流を一定にすることにより、入力差電圧Ｖｄが変動して
もＢＰＴＱ１のベース・エミッタ間電圧Ｖｂｅ１および
ＢＰＴＱ２のベース・エミッタ間電圧Ｖｂｅ２はほぼ一
定の値を保つ。これにより、入力端子ＩＮ１、ＩＮ２へ
の入力差電圧Ｖｄと抵抗Ｒ１の両端の差電圧Ｖｄ１とを
ほぼ同一にすることができる。抵抗Ｒ１の両端の差電圧
Ｖｄ１により、Ｖｄ１／Ｒ１の電流が抵抗Ｒ１を介して
ＢＰＴＱ３のコレクタに流れ込むか、またはＢＰＴＱ４
のコレクタに流れ込む。以下に、具体的に説明する。説
明の簡単化のためにＶｄ１＝Ｖｄとみなし、また、従来
例の図６をも参照して説明する。
入力された入力電圧Ｖｉｎ１、Ｖｉｎ２に対して入力差
電圧Ｖｄ（Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２）とほぼ同一の差
電圧Ｖｄ１を抵抗Ｒ１の両端に発生させる。定電流源Ｉ
１およびＩ２によりＢＰＴＱ１およびＱ２のコレクタ電
流を一定にすることにより、入力差電圧Ｖｄが変動して
もＢＰＴＱ１のベース・エミッタ間電圧Ｖｂｅ１および
ＢＰＴＱ２のベース・エミッタ間電圧Ｖｂｅ２はほぼ一
定の値を保つ。これにより、入力端子ＩＮ１、ＩＮ２へ
の入力差電圧Ｖｄと抵抗Ｒ１の両端の差電圧Ｖｄ１とを
ほぼ同一にすることができる。抵抗Ｒ１の両端の差電圧
Ｖｄ１により、Ｖｄ１／Ｒ１の電流が抵抗Ｒ１を介して
ＢＰＴＱ３のコレクタに流れ込むか、またはＢＰＴＱ４
のコレクタに流れ込む。以下に、具体的に説明する。説
明の簡単化のためにＶｄ１＝Ｖｄとみなし、また、従来
例の図６をも参照して説明する。
【００２４】電流源Ｉ１およびＩ２の電流値をいずれも
同一の電流値Ｉｏとすると、図６の従来例では、入力差
電圧Ｖｄ＝０すなわちＶｉｎ１＝Ｖｉｎ２のときには、
抵抗Ｒ１の両端の差電圧Ｖｄ１＝０なのでＢＰＴＱ３の
コレクタおよびＢＰＴＱ４のコレクタに流し込む電流は
等しく電流値Ｉｏとなる。
同一の電流値Ｉｏとすると、図６の従来例では、入力差
電圧Ｖｄ＝０すなわちＶｉｎ１＝Ｖｉｎ２のときには、
抵抗Ｒ１の両端の差電圧Ｖｄ１＝０なのでＢＰＴＱ３の
コレクタおよびＢＰＴＱ４のコレクタに流し込む電流は
等しく電流値Ｉｏとなる。
【００２５】Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２＞０のときに
は、図６の従来例では、抵抗Ｒ１の両端の差電圧Ｖｄ１
（＝Ｖｄ）によりＶｄ１／Ｒ１＝Ｖｄ／Ｒ１の電流が抵
抗Ｒ１を介してＢＰＴＱ４のコレクタに流れ込む。した
がって、ＢＰＴＱ３のコレクタに流れ込む電流は、（Ｉ
ｏ−Ｖｄ／Ｒ１）となり、ＢＰＴＱ４のコレクタに流れ
込む電流は（Ｉｏ＋Ｖｄ／Ｒ１）となる。
は、図６の従来例では、抵抗Ｒ１の両端の差電圧Ｖｄ１
（＝Ｖｄ）によりＶｄ１／Ｒ１＝Ｖｄ／Ｒ１の電流が抵
抗Ｒ１を介してＢＰＴＱ４のコレクタに流れ込む。した
がって、ＢＰＴＱ３のコレクタに流れ込む電流は、（Ｉ
ｏ−Ｖｄ／Ｒ１）となり、ＢＰＴＱ４のコレクタに流れ
込む電流は（Ｉｏ＋Ｖｄ／Ｒ１）となる。
【００２６】Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２＜０のときに
は、図６の従来例では、ＢＰＴＱ３のコレクタに流れ込
む電流は、（Ｉｏ＋Ｖｄ／Ｒ１）となり、ＢＰＴＱ４の
コレクタに流れ込む電流は（Ｉｏ−Ｖｄ／Ｒ１）とな
る。
は、図６の従来例では、ＢＰＴＱ３のコレクタに流れ込
む電流は、（Ｉｏ＋Ｖｄ／Ｒ１）となり、ＢＰＴＱ４の
コレクタに流れ込む電流は（Ｉｏ−Ｖｄ／Ｒ１）とな
る。
【００２７】以上から、図６の従来例では、Ｒ１を介し
て流れる電流の最大値は電流値Ｉｏであるので、入力差
電圧Ｖｄと抵抗Ｒ１の両端の差電圧Ｖｄ１とが同一値で
あるとみなせる入力最大電圧Ｖｄｍａｘは、Ｖｄｍａｘ
＝Ｉｏ×Ｒ１として算出できる。図１の実施例では、入
力最大電圧Ｖｄｍａｘを増大させるために電流源Ｉ５お
よびＩ６が付加されている。これにより図１の実施例で
は、電流源Ｉ１と電流源Ｉ２とが等しい電流値に設定さ
れると同様に、電流源Ｉ５と電流源Ｉ６の電流値とが等
しく設定され、例えばその電流値を電流値Ｉｏとすれば
入力最大電圧Ｖｄｍａｘ＝２×Ｉｏ／Ｒ１となり、入力
最大電圧Ｖｄｍａｘを増大させることが可能となる。
て流れる電流の最大値は電流値Ｉｏであるので、入力差
電圧Ｖｄと抵抗Ｒ１の両端の差電圧Ｖｄ１とが同一値で
あるとみなせる入力最大電圧Ｖｄｍａｘは、Ｖｄｍａｘ
＝Ｉｏ×Ｒ１として算出できる。図１の実施例では、入
力最大電圧Ｖｄｍａｘを増大させるために電流源Ｉ５お
よびＩ６が付加されている。これにより図１の実施例で
は、電流源Ｉ１と電流源Ｉ２とが等しい電流値に設定さ
れると同様に、電流源Ｉ５と電流源Ｉ６の電流値とが等
しく設定され、例えばその電流値を電流値Ｉｏとすれば
入力最大電圧Ｖｄｍａｘ＝２×Ｉｏ／Ｒ１となり、入力
最大電圧Ｖｄｍａｘを増大させることが可能となる。
【００２８】カレントミラー部については、構成する素
子のうちＢＰＴＱ３、Ｑ４、Ｑ７およびＱ８はトランジ
スタのエミッタサイズが同一で同一のベース・エミッタ
間電圧対コレクタ電流特性をもつとし、抵抗Ｒ２、Ｒ
３、Ｒ６およびＲ７の抵抗値も同一であるとして説明す
る。
子のうちＢＰＴＱ３、Ｑ４、Ｑ７およびＱ８はトランジ
スタのエミッタサイズが同一で同一のベース・エミッタ
間電圧対コレクタ電流特性をもつとし、抵抗Ｒ２、Ｒ
３、Ｒ６およびＲ７の抵抗値も同一であるとして説明す
る。
【００２９】ＢＰＴＱ３とＢＰＴＱ７とで１対のカレン
トミラーを構成しているので、ＢＰＴＱ３のコレクタ電
流とＢＰＴＱ７のコレクタ電流とは同一の電流値とな
る。同様に、ＢＰＴＱ４のコレクタ電流とＢＰＴＱ８の
コレクタ電流も同一の電流値となる。ＢＰＴＱ３のベー
ス電流およびＢＰＴＱ７のベース電流は、ＢＰＴＱ５の
エミッタ電流から供給される。同様にＢＰＴＱ４のベー
ス電流およびＢＰＴＱ８のベース電流は、ＢＰＴＱ６の
エミッタ電流から供給される。
トミラーを構成しているので、ＢＰＴＱ３のコレクタ電
流とＢＰＴＱ７のコレクタ電流とは同一の電流値とな
る。同様に、ＢＰＴＱ４のコレクタ電流とＢＰＴＱ８の
コレクタ電流も同一の電流値となる。ＢＰＴＱ３のベー
ス電流およびＢＰＴＱ７のベース電流は、ＢＰＴＱ５の
エミッタ電流から供給される。同様にＢＰＴＱ４のベー
ス電流およびＢＰＴＱ８のベース電流は、ＢＰＴＱ６の
エミッタ電流から供給される。
【００３０】次に、Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２の場合を
例としてカレントミラー動作について詳細に説明する。
例としてカレントミラー動作について詳細に説明する。
【００３１】先に述べたように、ＢＰＴＱ４のコレクタ
電流Ｉｃ４は、 Ｉｃ４＝２×Ｉｏ＋Ｖｄ／Ｒ１ …（１） ＢＰＴＱ３のコレクタ電流Ｉｃ３は、 Ｉｃ３＝２×Ｉｏ−Ｖｄ／Ｒ１ …（２） である。
電流Ｉｃ４は、 Ｉｃ４＝２×Ｉｏ＋Ｖｄ／Ｒ１ …（１） ＢＰＴＱ３のコレクタ電流Ｉｃ３は、 Ｉｃ３＝２×Ｉｏ−Ｖｄ／Ｒ１ …（２） である。
【００３２】ＢＰＴＱ３のベース電圧Ｖ３ｂとＢＰＴＱ
３のベース・エミッタ間電圧Ｖｂｅ３との関係は、 Ｖｂ３＝Ｖｂｅ３＋Ｉｃ３×Ｒ２＝Ｖｂｅ３＋（２×Ｉｏ−Ｖｄ／Ｒ１）×Ｒ２ …（３） となり、同様にＢＰＴＱ４のベース電圧Ｖ４ｂとＢＰＴ
Ｑ４のベース・エミッタ間電圧Ｖｂｅ４との関係は、 Ｖｂ４＝Ｖｂｅ４＋Ｉｃ４×Ｒ３＝Ｖｂｅ４＋（２×Ｉｏ＋Ｖｄ／Ｒ１）×Ｒ３ …（４） となる。
３のベース・エミッタ間電圧Ｖｂｅ３との関係は、 Ｖｂ３＝Ｖｂｅ３＋Ｉｃ３×Ｒ２＝Ｖｂｅ３＋（２×Ｉｏ−Ｖｄ／Ｒ１）×Ｒ２ …（３） となり、同様にＢＰＴＱ４のベース電圧Ｖ４ｂとＢＰＴ
Ｑ４のベース・エミッタ間電圧Ｖｂｅ４との関係は、 Ｖｂ４＝Ｖｂｅ４＋Ｉｃ４×Ｒ３＝Ｖｂｅ４＋（２×Ｉｏ＋Ｖｄ／Ｒ１）×Ｒ３ …（４） となる。
【００３３】ここで、ＢＰＴＱ３のベース・エミッタ間
電圧Ｖｂｅ３、ＢＰＴＱ４のベース・エミッタ間電圧Ｖ
ｂｅ４はそれぞれ Ｖｂｅ３＝Ｖｔ×ｌｎ（（２×Ｉｏ＋Ｖｄ／Ｒ１）／Ｉｓ） …（５） Ｖｂｅ４＝Ｖｔ×ｌｎ（（２×Ｉｏ−Ｖｄ／Ｒ１）／Ｉｓ） …（６） ただし、Ｖｔ＝ｋＴ／ｑ （Ｔ＝３００度ＫでＶｔ＝２６ｍＶ） …（７） Ｉｓはトランジスタの飽和電流とあらわされる。
電圧Ｖｂｅ３、ＢＰＴＱ４のベース・エミッタ間電圧Ｖ
ｂｅ４はそれぞれ Ｖｂｅ３＝Ｖｔ×ｌｎ（（２×Ｉｏ＋Ｖｄ／Ｒ１）／Ｉｓ） …（５） Ｖｂｅ４＝Ｖｔ×ｌｎ（（２×Ｉｏ−Ｖｄ／Ｒ１）／Ｉｓ） …（６） ただし、Ｖｔ＝ｋＴ／ｑ （Ｔ＝３００度ＫでＶｔ＝２６ｍＶ） …（７） Ｉｓはトランジスタの飽和電流とあらわされる。
【００３４】ＢＰＴＱ５のベース電圧Ｖｂ５およびＢＰ
ＴＱ６のベース電圧Ｖｂ６は、電流源Ｉ３およびＩ４の
電流値をいずれもＩｏ１であるとすると、 Ｖｂ５＝Ｖｂ３＋Ｉｏ１×Ｒ４＋Ｖｂｅ５ …（８） Ｖｂ６＝Ｖｂ４＋Ｉｏ１×Ｒ５＋Ｖｂｅ６ …（９） とあらわされ、Ｖｂ５，Ｖｂ６は接地端子ＧＮＤ側から
電圧が決定される。
ＴＱ６のベース電圧Ｖｂ６は、電流源Ｉ３およびＩ４の
電流値をいずれもＩｏ１であるとすると、 Ｖｂ５＝Ｖｂ３＋Ｉｏ１×Ｒ４＋Ｖｂｅ５ …（８） Ｖｂ６＝Ｖｂ４＋Ｉｏ１×Ｒ５＋Ｖｂｅ６ …（９） とあらわされ、Ｖｂ５，Ｖｂ６は接地端子ＧＮＤ側から
電圧が決定される。
【００３５】このようにＢＰＴＱ３、Ｑ４にそれぞれに
流れ込むコレクタ電流Ｉｃ３、Ｉｃ４に応じて、ＢＰＴ
Ｑ３のベース電圧Ｖｂ３、ＢＰＴＱ４のベース電圧Ｖｂ
４を変化させることができる。ＢＰＴＱ３のベース電圧
Ｖｂ３と同一の電圧をＢＰＴＱ７のベースに印加し、Ｂ
ＰＴＱ４のベース電圧Ｖｂ４と同一の電圧を、ＢＰＴＱ
８ベースに印加して、ＢＰＴＱ３とＢＰＴＱ７とで対を
なす第１のカレントミラー部の電流出力端子ＯＵＴ１
と、ＢＰＴＱ４とＢＰＴＱ８で対をなす第２のカレント
ミラー部の電流出力端子ＯＵＴ２とから出力する。
流れ込むコレクタ電流Ｉｃ３、Ｉｃ４に応じて、ＢＰＴ
Ｑ３のベース電圧Ｖｂ３、ＢＰＴＱ４のベース電圧Ｖｂ
４を変化させることができる。ＢＰＴＱ３のベース電圧
Ｖｂ３と同一の電圧をＢＰＴＱ７のベースに印加し、Ｂ
ＰＴＱ４のベース電圧Ｖｂ４と同一の電圧を、ＢＰＴＱ
８ベースに印加して、ＢＰＴＱ３とＢＰＴＱ７とで対を
なす第１のカレントミラー部の電流出力端子ＯＵＴ１
と、ＢＰＴＱ４とＢＰＴＱ８で対をなす第２のカレント
ミラー部の電流出力端子ＯＵＴ２とから出力する。
【００３６】ＢＰＴＱ３、Ｑ４、Ｑ７、Ｑ８のエミッタ
サイズがすべて同一で、抵抗Ｒ２、Ｒ３、Ｒ６、Ｒ７の
抵抗値もすべて同一のときには、カレントミラー比は
１：１なり、入力差電圧Ｖｄに対する電流出力端子ＯＵ
Ｔ１の出力電流Ｉｃ７の変化率、および、入力差電圧Ｖ
ｄに対する電流出力端子ＯＵＴ２の出力電流Ｉｃ８の変
化率で定義される差動増幅器全体の相互コンダクタンス
Ｇｍは、 Ｇｍ＝１／Ｒ１ …（１０） となる。ＢＰＴＱ３、Ｑ４、Ｑ７、Ｑ８のエミッタサイ
ズと、抵抗Ｒ２、Ｒ３、Ｒ６、Ｒ７の抵抗値をカレント
ミラー比が１：ｍとなるように設定したとき差動増幅器
の相互コンダクタンスＧｍは、 Ｇｍ＝（１／Ｒ１）×ｍ …（１１） となる。
サイズがすべて同一で、抵抗Ｒ２、Ｒ３、Ｒ６、Ｒ７の
抵抗値もすべて同一のときには、カレントミラー比は
１：１なり、入力差電圧Ｖｄに対する電流出力端子ＯＵ
Ｔ１の出力電流Ｉｃ７の変化率、および、入力差電圧Ｖ
ｄに対する電流出力端子ＯＵＴ２の出力電流Ｉｃ８の変
化率で定義される差動増幅器全体の相互コンダクタンス
Ｇｍは、 Ｇｍ＝１／Ｒ１ …（１０） となる。ＢＰＴＱ３、Ｑ４、Ｑ７、Ｑ８のエミッタサイ
ズと、抵抗Ｒ２、Ｒ３、Ｒ６、Ｒ７の抵抗値をカレント
ミラー比が１：ｍとなるように設定したとき差動増幅器
の相互コンダクタンスＧｍは、 Ｇｍ＝（１／Ｒ１）×ｍ …（１１） となる。
【００３７】抵抗Ｒ４は、ＢＰＴＱ３のベース電圧とＢ
ＰＴＱ１のコレクタ電圧との電圧差をＲ４×Ｉｏ１とし
て広げることにより、最大入力振幅Ｖｄｍａｘを広げる
ために設けられ、同様に、抵抗Ｒ５は、ＢＰＴＱ４のベ
ース電圧とＢＰＴＱ２のコレクタ電圧との電圧差をＲ５
×Ｉｏ１として広げることにより、最大入力振幅Ｖｄｍ
ａｘを広げるために設けられる。したがって、Ｖｄｍａ
ｘを広げる必要がなく、且つＢＰＴＱ１コレクタ・エミ
ッタ間電圧Ｖｃｅ１およびＢＰＴＱ２のコレクタ・エミ
ッタ間電圧Ｖｃｅ２に余裕があり飽和しないようであれ
ば抵抗Ｒ４＝０、Ｒ５＝０としてもよい。
ＰＴＱ１のコレクタ電圧との電圧差をＲ４×Ｉｏ１とし
て広げることにより、最大入力振幅Ｖｄｍａｘを広げる
ために設けられ、同様に、抵抗Ｒ５は、ＢＰＴＱ４のベ
ース電圧とＢＰＴＱ２のコレクタ電圧との電圧差をＲ５
×Ｉｏ１として広げることにより、最大入力振幅Ｖｄｍ
ａｘを広げるために設けられる。したがって、Ｖｄｍａ
ｘを広げる必要がなく、且つＢＰＴＱ１コレクタ・エミ
ッタ間電圧Ｖｃｅ１およびＢＰＴＱ２のコレクタ・エミ
ッタ間電圧Ｖｃｅ２に余裕があり飽和しないようであれ
ば抵抗Ｒ４＝０、Ｒ５＝０としてもよい。
【００３８】また、電流源Ｉ３およびＩ４は電流源に限
定されるわけではなく、抵抗で代用させることも可能で
ある。
定されるわけではなく、抵抗で代用させることも可能で
ある。
【００３９】次に、ＢＰＴＱ１、Ｑ２のコレクタ側から
見た出力抵抗が有限の場合について説明する。図２はＢ
ＰＴＱ１およびＢＰＴＱ２を等価回路に置き換えた図で
ある。図２より以下の式が成り立つ。 Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２＝Ｖｂｅ１＋Ｉｅ１×Ｒｅ＋ＩＥ×Ｒ１−Ｉｅ２×Ｒ ｅ−Ｖｂｅ２ …（１２） ここで、Ｉｅ１はＱ１のエミッタ電流であり、Ｉｅ２は
Ｑ２のエミッタ電流であり、ＲｅはＢＰＴＱ１、Ｑ２の
エミッタコンタクト抵抗（Ｑ１、Ｑ２とも等しいものと
する）であり、ＩＥは抵抗Ｒ１に流れる電流であるとす
る。
見た出力抵抗が有限の場合について説明する。図２はＢ
ＰＴＱ１およびＢＰＴＱ２を等価回路に置き換えた図で
ある。図２より以下の式が成り立つ。 Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２＝Ｖｂｅ１＋Ｉｅ１×Ｒｅ＋ＩＥ×Ｒ１−Ｉｅ２×Ｒ ｅ−Ｖｂｅ２ …（１２） ここで、Ｉｅ１はＱ１のエミッタ電流であり、Ｉｅ２は
Ｑ２のエミッタ電流であり、ＲｅはＢＰＴＱ１、Ｑ２の
エミッタコンタクト抵抗（Ｑ１、Ｑ２とも等しいものと
する）であり、ＩＥは抵抗Ｒ１に流れる電流であるとす
る。
【００４０】式（１２）をＩＥについて解くと、
ＩＥ＝（１／Ｒ１）×（Ｖｄ−Ｒｅ（Ｉｅ１−Ｉｅ２）−（Ｖｂｅ１−Ｖｂｅ２
）） …（１３）
Ｉｅ１＝Ｉｂ１＋Ｉｃ１ …（１４−１）
Ｉｅ２＝Ｉｂ２＋Ｉｃ２ …（１４−２）
Ｉｃ１＝Ｉｃ２＝Ｉｏ …（１４−３）
を式（１３）に代入して、
ＩＥ＝（１／Ｒ１）×（Ｖｄ−Ｒｅ（Ｉｂ１−Ｉｂ２）−（Ｖｂｅ１−Ｖｂｅ２
）） …（１５）
となる。式（１５）は、入力差電圧ＶｄによりＢＰＴＱ
１のベース電流Ｉｂ１、ＢＰＴＱ２のベース電流Ｉｂ
２、ＢＰＴＱ１のベース・エミッタ間電圧Ｖｂｅ１、Ｂ
ＰＴＱ２のベース・エミッタ間電圧Ｖｂｅ２が変動した
場合には、抵抗Ｒ１に流れる電流ＩＥはＲ１とＶｄだけ
では決定されず、歪みが発生することを示している。
１のベース電流Ｉｂ１、ＢＰＴＱ２のベース電流Ｉｂ
２、ＢＰＴＱ１のベース・エミッタ間電圧Ｖｂｅ１、Ｂ
ＰＴＱ２のベース・エミッタ間電圧Ｖｂｅ２が変動した
場合には、抵抗Ｒ１に流れる電流ＩＥはＲ１とＶｄだけ
では決定されず、歪みが発生することを示している。
【００４１】歪み発生のメカニズムを回路動作にそって
時系列で説明すると、 （１Ａ）Ｖｄ＝０であり、信号は入力されていない状
態。 （２Ａ）Ｖｄ＞０となり入力差電圧が発生する。 （３Ａ）抵抗Ｒ１を介してＢＰＴＱ４のコレクタに電流
（Ｖｄ／Ｒ１）が流れる。 （４Ａ）ＢＰＴＱ４のベース電圧Ｖｂ４が（Ｒ３×Ｖｄ
／Ｒ１）上昇し、ＢＰＴＱ６のベース電圧Ｖｂ６が（Ｒ
３×Ｖｄ／Ｒ１）上昇する。また、ＢＰＴＱ３のベース
電圧Ｖｂ３が（Ｒ２×Ｖｄ／Ｒ１）低下し、ＢＰＴＱ６
のベース電圧Ｖｂ６が（Ｒ２×Ｖｄ／Ｒ１）低下する。 （５Ａ）ＢＰＴＱ１のコレクタ・エミッタ間電圧Ｖｃｅ
１が（Ｒ２×Ｖｄ／Ｒ１＋（１／２）Ｖｄ）減少し、Ｂ
ＰＴＱ２のコレクタ・エミッタ間電圧Ｖｃｅ２が（Ｒ３
×Ｖｄ／Ｒ１＋（１／２）Ｖｄ）増大する。 （６Ａ）ＢＰＴＱ１、Ｑ２のアーリ電圧により、ＢＰＴ
Ｑ１、Ｑ２のベース・エミッタ間電圧Ｖｂｅ１、Ｖｂｅ
２が変動する。 （７Ａ）Ｖｂｅ１、Ｖｂｅ２の変動によりＢＰＴＱ１、
Ｑ２のエミッタ電流Ｉｅ１、Ｉｅ２が変化し、ＢＰＴＱ
１、Ｑ２それぞれのエミッタ接合抵抗Ｒｅ両端の電圧降
下が変動する。 （８Ａ）抵抗Ｒ１に流れる電流ＩＥは（７Ａ）から（３
Ａ）にループがかかり、収束点に落ち着く。
時系列で説明すると、 （１Ａ）Ｖｄ＝０であり、信号は入力されていない状
態。 （２Ａ）Ｖｄ＞０となり入力差電圧が発生する。 （３Ａ）抵抗Ｒ１を介してＢＰＴＱ４のコレクタに電流
（Ｖｄ／Ｒ１）が流れる。 （４Ａ）ＢＰＴＱ４のベース電圧Ｖｂ４が（Ｒ３×Ｖｄ
／Ｒ１）上昇し、ＢＰＴＱ６のベース電圧Ｖｂ６が（Ｒ
３×Ｖｄ／Ｒ１）上昇する。また、ＢＰＴＱ３のベース
電圧Ｖｂ３が（Ｒ２×Ｖｄ／Ｒ１）低下し、ＢＰＴＱ６
のベース電圧Ｖｂ６が（Ｒ２×Ｖｄ／Ｒ１）低下する。 （５Ａ）ＢＰＴＱ１のコレクタ・エミッタ間電圧Ｖｃｅ
１が（Ｒ２×Ｖｄ／Ｒ１＋（１／２）Ｖｄ）減少し、Ｂ
ＰＴＱ２のコレクタ・エミッタ間電圧Ｖｃｅ２が（Ｒ３
×Ｖｄ／Ｒ１＋（１／２）Ｖｄ）増大する。 （６Ａ）ＢＰＴＱ１、Ｑ２のアーリ電圧により、ＢＰＴ
Ｑ１、Ｑ２のベース・エミッタ間電圧Ｖｂｅ１、Ｖｂｅ
２が変動する。 （７Ａ）Ｖｂｅ１、Ｖｂｅ２の変動によりＢＰＴＱ１、
Ｑ２のエミッタ電流Ｉｅ１、Ｉｅ２が変化し、ＢＰＴＱ
１、Ｑ２それぞれのエミッタ接合抵抗Ｒｅ両端の電圧降
下が変動する。 （８Ａ）抵抗Ｒ１に流れる電流ＩＥは（７Ａ）から（３
Ａ）にループがかかり、収束点に落ち着く。
【００４２】式（１５）を入力差電圧Ｖｄで微分する
と、次のようにとなる。
と、次のようにとなる。
【００４３】式（１７）の右辺では、コレクタ・エミッ
タ間電圧Ｖｃｅ１はメカニズムの（５Ａ）で説明したよ
うに変化するので次のようになる。
タ間電圧Ｖｃｅ１はメカニズムの（５Ａ）で説明したよ
うに変化するので次のようになる。
【００４４】また、出力抵抗を加味したＢＰＴのコレク
タ電流式は、 Ｉｃ＝Ｉｓ（１＋Ｖｃｅ／Ｖａ）ＥＸＰ（Ｖｂｅ／Ｖｔ） …（２０） ただし、Ｖａはアーリ電圧であらわされるので、 Ｖｂｅ＝Ｖｔｌｎ（Ｉｃ／（１＋Ｖｃｅ／Ｖａ）） …（２１） これをＩｃが一定値である条件でＶｃｅについて微分す
ると次のようになる。
タ電流式は、 Ｉｃ＝Ｉｓ（１＋Ｖｃｅ／Ｖａ）ＥＸＰ（Ｖｂｅ／Ｖｔ） …（２０） ただし、Ｖａはアーリ電圧であらわされるので、 Ｖｂｅ＝Ｖｔｌｎ（Ｉｃ／（１＋Ｖｃｅ／Ｖａ）） …（２１） これをＩｃが一定値である条件でＶｃｅについて微分す
ると次のようになる。
【００４５】式（１７）の左辺では、Ｉｂ１の入力差電
圧Ｖｄによる変動量は、メカニズム（２Ａ）〜（７Ａ）
で説明したことを式に置きかえると次のようになる。な
お、Ｒ２＝Ｒ３とした。
圧Ｖｄによる変動量は、メカニズム（２Ａ）〜（７Ａ）
で説明したことを式に置きかえると次のようになる。な
お、Ｒ２＝Ｒ３とした。
【００４６】さらに入力差電圧Ｖｄ＝０のときのＢＰＴ
Ｑ１のコレクタ・エミッタ間電圧Ｖｃｅ１をＶｃｅ１０
とし、Ｖｄ＝０のときのＢＰＴＱ２のコレクタ・エミッ
タ間電圧Ｖｃｅ２をＶｃｅ２０とすると次の結果が得ら
れる。
Ｑ１のコレクタ・エミッタ間電圧Ｖｃｅ１をＶｃｅ１０
とし、Ｖｄ＝０のときのＢＰＴＱ２のコレクタ・エミッ
タ間電圧Ｖｃｅ２をＶｃｅ２０とすると次の結果が得ら
れる。
【００４７】式（２８）は、従来例の図６の差動増幅器
においても、本発明の実施例の図１の差動増幅器におい
ても同様に適用でき、右辺の第１項は入力振幅Ｖｄに比
例してＩＥが変化することを意味しており、第２項はＶ
ｄの値によりＩＥが変動する歪み成分をあらわしてい
る。したがって、低歪み特性を実現するには、式（２
８）の右辺第２項を小さくできれば良く、電流源Ｉ１お
よびＩ２の電流値Ｉｏを小さく設定すればよい。しかし
ながら、図６の従来例では、Ｉｏを１／ｎに小さく設定
すると抵抗Ｒ１に流れる電流ＩＥの最大値も１／ｎにな
り、最大入力振幅Ｖｍａｘが１／ｎに低下してしまうの
で好ましくない。
においても、本発明の実施例の図１の差動増幅器におい
ても同様に適用でき、右辺の第１項は入力振幅Ｖｄに比
例してＩＥが変化することを意味しており、第２項はＶ
ｄの値によりＩＥが変動する歪み成分をあらわしてい
る。したがって、低歪み特性を実現するには、式（２
８）の右辺第２項を小さくできれば良く、電流源Ｉ１お
よびＩ２の電流値Ｉｏを小さく設定すればよい。しかし
ながら、図６の従来例では、Ｉｏを１／ｎに小さく設定
すると抵抗Ｒ１に流れる電流ＩＥの最大値も１／ｎにな
り、最大入力振幅Ｖｍａｘが１／ｎに低下してしまうの
で好ましくない。
【００４８】これに対して、本発明の図１の実施例で
は、電流源Ｉ１およびＩ２の電流値を基準電流値Ｉｏの
１／ｎに小さくするとともに、電流源Ｉ５およびＩ６の
電流値を基準電流値Ｉｏの（ｎ−１）／ｎに設定しｎを
大きな値とすることにより、式（２８）におけるＩｏが
１／ｎとなるので歪み成分を大幅に低減できるととも
に、従来例で電流源Ｉ１およびＩ２の電流値をＩｏと設
定したときの最大入力振幅Ｖｍａｘと同一のＶｍａｘ値
を確保できる。
は、電流源Ｉ１およびＩ２の電流値を基準電流値Ｉｏの
１／ｎに小さくするとともに、電流源Ｉ５およびＩ６の
電流値を基準電流値Ｉｏの（ｎ−１）／ｎに設定しｎを
大きな値とすることにより、式（２８）におけるＩｏが
１／ｎとなるので歪み成分を大幅に低減できるととも
に、従来例で電流源Ｉ１およびＩ２の電流値をＩｏと設
定したときの最大入力振幅Ｖｍａｘと同一のＶｍａｘ値
を確保できる。
【００４９】または、図１の実施例および図６の従来例
における電流源Ｉ１およびＩ２の電流値をＩｏとし、図
１の実施例の電流源Ｉ５およびＩ６の電流値をｍ×Ｉｏ
とすれば、歪み成分の大きさが従来例と同一に抑えて、
最大入力振幅Ｖｍａｘを従来例の（ｍ＋１）倍に拡大す
ることも可能となる。
における電流源Ｉ１およびＩ２の電流値をＩｏとし、図
１の実施例の電流源Ｉ５およびＩ６の電流値をｍ×Ｉｏ
とすれば、歪み成分の大きさが従来例と同一に抑えて、
最大入力振幅Ｖｍａｘを従来例の（ｍ＋１）倍に拡大す
ることも可能となる。
【００５０】また、図１の実施例では、Ｖｄｍａｘが同
一となるように設定したときには図６の従来例に対して
入力抵抗を大きくできる。
一となるように設定したときには図６の従来例に対して
入力抵抗を大きくできる。
【００５１】入力抵抗Ｚｉｎは、
Ｚｉｎ＝ｈＦＥ（Ｖｔ／Ｉｃ１＋Ｖｔ／Ｉｃ２＋Ｒ１）
であらわせるので、図１の実施例では、Ｉｃ１＝Ｉｃ２
＝Ｉｏ／ｎとすれば、 Ｚｉｎ＝ｈＦＥ（２ｎ×Ｖｔ／Ｉｏ＋Ｒ１） となり、図６の従来例では、Ｉｃ１＝Ｉｃ２＝Ｉｏなの
で、 Ｚｉｎ＝ｈＦＥ（２×Ｖｔ／Ｉｏ＋Ｒ１） となるからである。
＝Ｉｏ／ｎとすれば、 Ｚｉｎ＝ｈＦＥ（２ｎ×Ｖｔ／Ｉｏ＋Ｒ１） となり、図６の従来例では、Ｉｃ１＝Ｉｃ２＝Ｉｏなの
で、 Ｚｉｎ＝ｈＦＥ（２×Ｖｔ／Ｉｏ＋Ｒ１） となるからである。
【００５２】図３は、図１の実施例の特性を示す図であ
る。電流源Ｉ１および電流源Ｉ２の電流値をいずれもＩ
ｏとし、電流源Ｉ５および電流源Ｉ６の電流値もいずれ
もＩｏとして、Ｖｄｍａｘを図７の場合と同一のＶｄｍ
ａｘ＝２×Ｉｏ×Ｒ１となるようにした。また、図７の
場合と同様にＢＰＴＱ３、Ｑ４、Ｑ７、Ｑ８は同一エミ
ッタサイズで同一のベース・エミッタ間電圧対コレクタ
電流特性をもつＢＰＴとしてカレントミラー比を１：１
とした。
る。電流源Ｉ１および電流源Ｉ２の電流値をいずれもＩ
ｏとし、電流源Ｉ５および電流源Ｉ６の電流値もいずれ
もＩｏとして、Ｖｄｍａｘを図７の場合と同一のＶｄｍ
ａｘ＝２×Ｉｏ×Ｒ１となるようにした。また、図７の
場合と同様にＢＰＴＱ３、Ｑ４、Ｑ７、Ｑ８は同一エミ
ッタサイズで同一のベース・エミッタ間電圧対コレクタ
電流特性をもつＢＰＴとしてカレントミラー比を１：１
とした。
【００５３】図３（ａ）は、図７（ａ）に対応する図で
あり、入力差電圧Ｖｄに対する各部の電圧を示した図で
ある。Ｖｉｎ１は入力端子ＩＮ１の電圧を示し、Ｖｉｎ
２は入力端子ＩＮ２の電圧を示し、Ｖｅ１はＢＰＴＱ１
のエミッタ電極の電圧を示し、Ｖｅ２はＢＰＴＱ２のエ
ミッタ電極の電圧を示し、Ｖｂｅ１はＢＰＴＱ１のベー
ス・エミッタ間の電位差を示し、Ｖｂｅ２はＢＰＴＱ２
のベース・エミッタ間の電位差を示し、Ｖｂ３はＢＰＴ
Ｑ３のベース電極の電圧を示し、Ｖｂ４はＢＰＴＱ４の
ベース電極の電圧を示すことは図７（ａ）と同様であ
る。領域１内ではＶｅ１は、図７（ａ）におけるＶｅ１
よりも傾き（＋１）に一層近くなり、Ｖｅ２も、図７
（ａ）におけるＶｅ２も傾き（−１）に一層近くなり、
歪みが低減している。
あり、入力差電圧Ｖｄに対する各部の電圧を示した図で
ある。Ｖｉｎ１は入力端子ＩＮ１の電圧を示し、Ｖｉｎ
２は入力端子ＩＮ２の電圧を示し、Ｖｅ１はＢＰＴＱ１
のエミッタ電極の電圧を示し、Ｖｅ２はＢＰＴＱ２のエ
ミッタ電極の電圧を示し、Ｖｂｅ１はＢＰＴＱ１のベー
ス・エミッタ間の電位差を示し、Ｖｂｅ２はＢＰＴＱ２
のベース・エミッタ間の電位差を示し、Ｖｂ３はＢＰＴ
Ｑ３のベース電極の電圧を示し、Ｖｂ４はＢＰＴＱ４の
ベース電極の電圧を示すことは図７（ａ）と同様であ
る。領域１内ではＶｅ１は、図７（ａ）におけるＶｅ１
よりも傾き（＋１）に一層近くなり、Ｖｅ２も、図７
（ａ）におけるＶｅ２も傾き（−１）に一層近くなり、
歪みが低減している。
【００５４】図３（ｂ）は、図７（ｂ）に対応する図で
あり、入力差電圧Ｖｄに対する出力電流を示した図であ
る。Ｉｃ７はＢＰＴＱ７のコレクタ電極の電流を示し、
Ｉｃ８はＢＰＴＱ８のコレクタ電極の電流を示すことは
図７（ａ）と同様である。領域１内ではＩｃ７は、図７
（ｂ）におけるＩｃ７よりも傾き（−１）に一層近くな
り、Ｉｃ８も、図７（ｂ）におけるＩｃ８よりも傾き
（＋１）に一層近くなり、歪みが低減している。
あり、入力差電圧Ｖｄに対する出力電流を示した図であ
る。Ｉｃ７はＢＰＴＱ７のコレクタ電極の電流を示し、
Ｉｃ８はＢＰＴＱ８のコレクタ電極の電流を示すことは
図７（ａ）と同様である。領域１内ではＩｃ７は、図７
（ｂ）におけるＩｃ７よりも傾き（−１）に一層近くな
り、Ｉｃ８も、図７（ｂ）におけるＩｃ８よりも傾き
（＋１）に一層近くなり、歪みが低減している。
【００５５】図３（ｃ）は、図７（ｃ）に対応する図で
あり、入力差電圧Ｖｄに対するＧｍを示した図である。
Ｇｍ７はＢＰＴＱ７のＧｍを示し、Ｇｍ８はＢＰＴＱ８
のＧｍを示すことは図７（ｃ）と同様である。領域１内
ではＧｍ７は、図７（ｂ）におけるＧｍ７よりも−（１
／Ｒ１）に一層近い値となり、Ｇｍ８も、図７（ｂ）に
おけるＧｍ８よりも（１／Ｒ１）に一層近い値となり、
歪みが低減している。
あり、入力差電圧Ｖｄに対するＧｍを示した図である。
Ｇｍ７はＢＰＴＱ７のＧｍを示し、Ｇｍ８はＢＰＴＱ８
のＧｍを示すことは図７（ｃ）と同様である。領域１内
ではＧｍ７は、図７（ｂ）におけるＧｍ７よりも−（１
／Ｒ１）に一層近い値となり、Ｇｍ８も、図７（ｂ）に
おけるＧｍ８よりも（１／Ｒ１）に一層近い値となり、
歪みが低減している。
【００５６】次に、本発明の他の実施例について、図面
を用いて説明する。図４は、本発明の第２の実施例の回
路図である。図４は図１のＢＰＴを電界効果トランジス
タ（以下ＦＥＴと略す）に置き換えたものである。
を用いて説明する。図４は、本発明の第２の実施例の回
路図である。図４は図１のＢＰＴを電界効果トランジス
タ（以下ＦＥＴと略す）に置き換えたものである。
【００５７】図４の差動増幅器は、定電流源部と、差動
増幅部と、カレントミラー部から構成されており、定電
流源部は、電流源Ｉ１、Ｉ２、Ｉ５およびＩ６を含み、
差動増幅部は、ＦＥＴＱ１ａ、ＦＥＴＱ２ａおよび抵抗
Ｒ２を含んでいる。カレントミラー部は、第１のカレン
トミラー部と第２のカレントミラー部からなり、第１の
カレントミラー部は、ＦＥＴＱ３ａ、Ｑ５ａおよびＱ７
ａと、抵抗Ｒ２、Ｒ４およびＲ６と、電流源Ｉ３とを含
み、第２のカレントミラー部はＦＥＴＱ４ａ、Ｑ６ａお
よびＱ８ａと、抵抗Ｒ３、Ｒ５およびＲ７と、電流源Ｉ
４とを含んでいる。
増幅部と、カレントミラー部から構成されており、定電
流源部は、電流源Ｉ１、Ｉ２、Ｉ５およびＩ６を含み、
差動増幅部は、ＦＥＴＱ１ａ、ＦＥＴＱ２ａおよび抵抗
Ｒ２を含んでいる。カレントミラー部は、第１のカレン
トミラー部と第２のカレントミラー部からなり、第１の
カレントミラー部は、ＦＥＴＱ３ａ、Ｑ５ａおよびＱ７
ａと、抵抗Ｒ２、Ｒ４およびＲ６と、電流源Ｉ３とを含
み、第２のカレントミラー部はＦＥＴＱ４ａ、Ｑ６ａお
よびＱ８ａと、抵抗Ｒ３、Ｒ５およびＲ７と、電流源Ｉ
４とを含んでいる。
【００５８】定電流源部の電流源Ｉ１の一端は電源端子
Ｖｃｃに接続され、他端は差動増幅部を構成するＦＥＴ
Ｑ１ａのドレイン電極に接続されている。同様に、定電
流源部の電流源Ｉ２の一端は電源端子Ｖｃｃに接続さ
れ、他端は差動増幅部を構成するＦＥＴＱ２ａのドレイ
ン電極に接続されている。電流源Ｉ５の一端は電源端子
Ｖｃｃに接続され、他端はＦＥＴＱ１ａのソース電極に
接続されている。同様に、電流源Ｉ６の一端は電源端子
Ｖｃｃに接続され、他端はＦＥＴＱ２ａのソース電極に
接続されている。図１の実施例と同様に、電流源Ｉ１の
電流値と電流源Ｉ２の電流値を等しく設定し、電流源Ｉ
５の電流値と電流源Ｉ６の電流値とを等しく設定する。
Ｖｃｃに接続され、他端は差動増幅部を構成するＦＥＴ
Ｑ１ａのドレイン電極に接続されている。同様に、定電
流源部の電流源Ｉ２の一端は電源端子Ｖｃｃに接続さ
れ、他端は差動増幅部を構成するＦＥＴＱ２ａのドレイ
ン電極に接続されている。電流源Ｉ５の一端は電源端子
Ｖｃｃに接続され、他端はＦＥＴＱ１ａのソース電極に
接続されている。同様に、電流源Ｉ６の一端は電源端子
Ｖｃｃに接続され、他端はＦＥＴＱ２ａのソース電極に
接続されている。図１の実施例と同様に、電流源Ｉ１の
電流値と電流源Ｉ２の電流値を等しく設定し、電流源Ｉ
５の電流値と電流源Ｉ６の電流値とを等しく設定する。
【００５９】差動増幅部のＦＥＴＱ１ａのゲート電極は
入力端子ＩＮ１に接続され、ＦＥＴＱ２ａのゲート電極
は入力端子ＩＮ２に接続され、ＦＥＴＱ１ａのソース電
極とＦＥＴＱ２ａのソース電極とは、抵抗Ｒ１を介して
接続されている。ＦＥＴＱ１ａのチャネル長およびチャ
ネル幅とＦＥＴＱ２ａのチャネル長およびチャネル幅を
等しくして両ＦＥＴのゲート・ソース間電圧対ドレイン
電流特性が等しくなるように設定する。
入力端子ＩＮ１に接続され、ＦＥＴＱ２ａのゲート電極
は入力端子ＩＮ２に接続され、ＦＥＴＱ１ａのソース電
極とＦＥＴＱ２ａのソース電極とは、抵抗Ｒ１を介して
接続されている。ＦＥＴＱ１ａのチャネル長およびチャ
ネル幅とＦＥＴＱ２ａのチャネル長およびチャネル幅を
等しくして両ＦＥＴのゲート・ソース間電圧対ドレイン
電流特性が等しくなるように設定する。
【００６０】第１のカレントミラー部の電流入力端にあ
たるＦＥＴＱ３ａのドレイン電極はＦＥＴＱ１ａのソー
ス電極に接続され、ＦＥＴＱ３ａのソース電極は抵抗Ｒ
２を介して接地端子ＧＮＤに接続され、ＦＥＴＱ３ａの
ゲート電極はＦＥＴＱ７ａのゲート電極に接続されると
ともに電流源Ｉ３を介して接地端子ＧＮＤへ接続されて
いる。また、ＦＥＴＱ５ａのドレイン電極は電源端子Ｖ
ｃｃに接続され、ＦＥＴＱ５ａのゲート電極は電流源Ｉ
１の他端に接続され、ＦＥＴＱ５ａのソース電極は抵抗
Ｒ４を介してＦＥＴＱ３ａのゲート電極に接続されてい
て、ＦＥＴＱ７のソース電極は抵抗Ｒ６を介して接地端
子ＧＮＤに接続され、ＦＥＴＱ７ａのドレイン電極は第
１のカレントミラー部の電流出力端子ＯＵＴ１に接続さ
れている。同様に、第２のカレントミラー部の電流入力
端にあたるＦＥＴＱ４ａのドレイン電極はＦＥＴＱ２ａ
のソース電極に接続され、ＦＥＴＱ４ａのソース電極は
抵抗Ｒ３を介して接地端子ＧＮＤに接続され、ＦＥＴＱ
４ａのゲート電極はＦＥＴＱ８ａのゲート電極に接続さ
れるとともに電流源Ｉ４を介して接地端子ＧＮＤへ接続
されている。また、ＦＥＴＱ６ａのドレイン電極は電源
端子Ｖｃｃに接続され、ＦＥＴＱ６ａのゲート電極は電
流源Ｉ２の他端に接続され、ＦＥＴＱ６ａのソース電極
は抵抗Ｒ５を介してＦＥＴＱ４ａのゲート電極に接続さ
れていて、ＦＥＴＱ８ａのソース電極は抵抗Ｒ７を介し
て接地端子ＧＮＤに接続され、ＦＥＴＱ８ａのドレイン
電極は第２のカレントミラー部の電流出力端子ＯＵＴ２
に接続されている。
たるＦＥＴＱ３ａのドレイン電極はＦＥＴＱ１ａのソー
ス電極に接続され、ＦＥＴＱ３ａのソース電極は抵抗Ｒ
２を介して接地端子ＧＮＤに接続され、ＦＥＴＱ３ａの
ゲート電極はＦＥＴＱ７ａのゲート電極に接続されると
ともに電流源Ｉ３を介して接地端子ＧＮＤへ接続されて
いる。また、ＦＥＴＱ５ａのドレイン電極は電源端子Ｖ
ｃｃに接続され、ＦＥＴＱ５ａのゲート電極は電流源Ｉ
１の他端に接続され、ＦＥＴＱ５ａのソース電極は抵抗
Ｒ４を介してＦＥＴＱ３ａのゲート電極に接続されてい
て、ＦＥＴＱ７のソース電極は抵抗Ｒ６を介して接地端
子ＧＮＤに接続され、ＦＥＴＱ７ａのドレイン電極は第
１のカレントミラー部の電流出力端子ＯＵＴ１に接続さ
れている。同様に、第２のカレントミラー部の電流入力
端にあたるＦＥＴＱ４ａのドレイン電極はＦＥＴＱ２ａ
のソース電極に接続され、ＦＥＴＱ４ａのソース電極は
抵抗Ｒ３を介して接地端子ＧＮＤに接続され、ＦＥＴＱ
４ａのゲート電極はＦＥＴＱ８ａのゲート電極に接続さ
れるとともに電流源Ｉ４を介して接地端子ＧＮＤへ接続
されている。また、ＦＥＴＱ６ａのドレイン電極は電源
端子Ｖｃｃに接続され、ＦＥＴＱ６ａのゲート電極は電
流源Ｉ２の他端に接続され、ＦＥＴＱ６ａのソース電極
は抵抗Ｒ５を介してＦＥＴＱ４ａのゲート電極に接続さ
れていて、ＦＥＴＱ８ａのソース電極は抵抗Ｒ７を介し
て接地端子ＧＮＤに接続され、ＦＥＴＱ８ａのドレイン
電極は第２のカレントミラー部の電流出力端子ＯＵＴ２
に接続されている。
【００６１】なお、本実施例においても、電流源Ｉ３お
よびＩ４は電流源に限定されるわけではなく、抵抗で代
用させることも可能である。
よびＩ４は電流源に限定されるわけではなく、抵抗で代
用させることも可能である。
【００６２】次に、ＦＥＴＱ１ａ、Ｑ２ａの出力抵抗を
考慮して歪みを解析する。図４の回路では、下式が成り
立つ。 Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２＝Ｖｇｓ１＋ＩＥ×Ｒ１−Ｖｇｓ２ …（２９） ここで、Ｖｇｓ１はＦＥＴＱ１ａのゲート・ソース間電
圧であり、Ｖｇｓ２はＦＥＴＱ２ａのゲート・ソース間
電圧であり、ＩＥは抵抗Ｒ１に流れる電流である。
考慮して歪みを解析する。図４の回路では、下式が成り
立つ。 Ｖｄ＝Ｖｉｎ１−Ｖｉｎ２＝Ｖｇｓ１＋ＩＥ×Ｒ１−Ｖｇｓ２ …（２９） ここで、Ｖｇｓ１はＦＥＴＱ１ａのゲート・ソース間電
圧であり、Ｖｇｓ２はＦＥＴＱ２ａのゲート・ソース間
電圧であり、ＩＥは抵抗Ｒ１に流れる電流である。
【００６３】式（２９）をＩＥについて解き、
ＩＥ＝（Ｖｄ−Ｖｇｓ１＋Ｖｇｓ２）／Ｒ１ …（３０）
入力差電圧Ｖｄで微分して次の式を得る。
【００６４】ここでＶｇｓが入力差電圧Ｖｄにより変動
するメカニズムを時系列で説明すると、 （１Ｂ）Ｖｄ＝０であり、信号は入力されていない状態
である。 （２Ｂ）Ｖｄ＞０となり入力差電圧Ｖｄが発生する。 （３Ｂ）抵抗Ｒ１を介してＦＥＴＱ４ａにドレイン電流
Ｖｄ／Ｒ１が流れ込む。 （４Ｂ）ＦＥＴＱ４ａのゲート電圧Ｖｇ４が（Ｒ３×Ｖ
ｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ１））上
昇し、ＦＥＴＱ６ａのゲート電圧Ｖｇ６が（Ｒ３×Ｖｄ
／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ１））上昇
する。また、ＦＥＴＱ３ａのゲート電圧Ｖｇ３が（Ｒ２
×Ｖｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ
１））低下し、ＦＥＴＱ５ａのゲート電圧Ｖｇ５が（Ｒ
２×Ｖｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ
１））低下する。 （５Ｂ）ＦＥＴＱ１ａ、Ｑ２ａのゲート・ソース間電圧
Ｖｇｓ１、Ｖｇｓ２が変動し、ＦＥＴ１Ｑ１ａのドレイ
ン・ソース間電圧Ｖｄｓ１が（Ｒ２×Ｖｄ／Ｒ１＋（ｄ
Ｖｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ１）＋１／２Ｖｄ）減少
する。また、ＦＥＴＱ２ａのドレイン・ソース間電圧Ｖ
ｄｓ２が（Ｒ３×Ｖｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×
（Ｖｄ／Ｒ１）＋１／２Ｖｄ）増大する。 （６Ｂ）ＦＥＴＱ１ａのアーリ電圧により、ＦＥＴＱ１
ａ、Ｑ２ａのゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２
が変動する。 （７Ｂ）Ｖｇｓ１、Ｖｇｓ２の変動により抵抗Ｒ１両端
に発生する電圧降下が変動する。 （８Ｂ）抵抗Ｒに流れる電流ＩＥは、（７Ｂ）から（３
Ｂ）にループがかかり、収束点に落ち着く。
するメカニズムを時系列で説明すると、 （１Ｂ）Ｖｄ＝０であり、信号は入力されていない状態
である。 （２Ｂ）Ｖｄ＞０となり入力差電圧Ｖｄが発生する。 （３Ｂ）抵抗Ｒ１を介してＦＥＴＱ４ａにドレイン電流
Ｖｄ／Ｒ１が流れ込む。 （４Ｂ）ＦＥＴＱ４ａのゲート電圧Ｖｇ４が（Ｒ３×Ｖ
ｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ１））上
昇し、ＦＥＴＱ６ａのゲート電圧Ｖｇ６が（Ｒ３×Ｖｄ
／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ１））上昇
する。また、ＦＥＴＱ３ａのゲート電圧Ｖｇ３が（Ｒ２
×Ｖｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ
１））低下し、ＦＥＴＱ５ａのゲート電圧Ｖｇ５が（Ｒ
２×Ｖｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ
１））低下する。 （５Ｂ）ＦＥＴＱ１ａ、Ｑ２ａのゲート・ソース間電圧
Ｖｇｓ１、Ｖｇｓ２が変動し、ＦＥＴ１Ｑ１ａのドレイ
ン・ソース間電圧Ｖｄｓ１が（Ｒ２×Ｖｄ／Ｒ１＋（ｄ
Ｖｇｓ／ｄＩｄ）×（Ｖｄ／Ｒ１）＋１／２Ｖｄ）減少
する。また、ＦＥＴＱ２ａのドレイン・ソース間電圧Ｖ
ｄｓ２が（Ｒ３×Ｖｄ／Ｒ１＋（ｄＶｇｓ／ｄＩｄ）×
（Ｖｄ／Ｒ１）＋１／２Ｖｄ）増大する。 （６Ｂ）ＦＥＴＱ１ａのアーリ電圧により、ＦＥＴＱ１
ａ、Ｑ２ａのゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２
が変動する。 （７Ｂ）Ｖｇｓ１、Ｖｇｓ２の変動により抵抗Ｒ１両端
に発生する電圧降下が変動する。 （８Ｂ）抵抗Ｒに流れる電流ＩＥは、（７Ｂ）から（３
Ｂ）にループがかかり、収束点に落ち着く。
【００６５】出力抵抗を考慮したＦＥＴのドレイン電流
Ｉｄは次のようになる。
Ｉｄは次のようになる。
【００６６】式（３４）によれば、ドレイン電流Ｉｄが
一定であってもドレイン・ソース間電圧Ｖｄｓの変動に
よりゲート・ソース間電圧Ｖｇｓは変動することをあら
わしており、歪みの発生要因となる。
一定であってもドレイン・ソース間電圧Ｖｄｓの変動に
よりゲート・ソース間電圧Ｖｇｓは変動することをあら
わしており、歪みの発生要因となる。
【００６７】式（３４）および（１Ｂ）〜（７Ｂ）のメ
カニズムの考察結果を用いて、式（３１）を変形して次
の結果を得る。
カニズムの考察結果を用いて、式（３１）を変形して次
の結果を得る。
【００６８】式（３５）では、右辺の第１項は入力振幅
Ｖｄに比例してＩＥが変化することを意味しており、第
２項はＶｄの値によりＩＥが変動する歪み成分をあらわ
している。したがって、低歪み特性を実現するには、式
（３５）の右辺第２項を小さくできれば良く、電流源Ｉ
１およびＩ２の電流値Ｉｏを小さく設定すればよい。図
１の第１の実施例と同様に本実施例においても、電流源
Ｉ１およびＩ２の電流値を基準電流値Ｉｏの１／ｎに小
さくするとともに、電流源Ｉ５およびＩ６の電流値を基
準電流値Ｉｏの（ｎ−１）／ｎに設定することにより、
最大入力振幅Ｖｍａｘを同一の値に維持しつつ歪みを低
減することが可能となる。
Ｖｄに比例してＩＥが変化することを意味しており、第
２項はＶｄの値によりＩＥが変動する歪み成分をあらわ
している。したがって、低歪み特性を実現するには、式
（３５）の右辺第２項を小さくできれば良く、電流源Ｉ
１およびＩ２の電流値Ｉｏを小さく設定すればよい。図
１の第１の実施例と同様に本実施例においても、電流源
Ｉ１およびＩ２の電流値を基準電流値Ｉｏの１／ｎに小
さくするとともに、電流源Ｉ５およびＩ６の電流値を基
準電流値Ｉｏの（ｎ−１）／ｎに設定することにより、
最大入力振幅Ｖｍａｘを同一の値に維持しつつ歪みを低
減することが可能となる。
【００６９】図５は、図４の実施例の特性を示す図であ
る。第１の実施例の特性図である図３の場合と同様に、
電流源Ｉ１および電流源Ｉ２の電流値をいずれもＩｏと
し、電流源Ｉ５および電流源Ｉ６の電流値もいずれもＩ
ｏとして、Ｖｄｍａｘ＝２×Ｉｏ×Ｒ１となるように
し、また、ＦＥＴＱ３ａ、Ｑ４ａ、Ｑ７ａ、Ｑ８ａは同
一チャネル長、同一チャネル幅で同一のゲート・ソース
間電圧対ドレイン電流特性をもつＦＥＴとしてカレント
ミラー比を１：１とした。
る。第１の実施例の特性図である図３の場合と同様に、
電流源Ｉ１および電流源Ｉ２の電流値をいずれもＩｏと
し、電流源Ｉ５および電流源Ｉ６の電流値もいずれもＩ
ｏとして、Ｖｄｍａｘ＝２×Ｉｏ×Ｒ１となるように
し、また、ＦＥＴＱ３ａ、Ｑ４ａ、Ｑ７ａ、Ｑ８ａは同
一チャネル長、同一チャネル幅で同一のゲート・ソース
間電圧対ドレイン電流特性をもつＦＥＴとしてカレント
ミラー比を１：１とした。
【００７０】図５（ａ）は、入力差電圧Ｖｄに対する各
部の電圧を示した図である。Ｖｉｎ１は入力端子ＩＮ１
の電圧を示し、Ｖｉｎ２は入力端子ＩＮ２の電圧を示
し、Ｖｓ１はＦＥＴＱ１ａのソース電極の電圧を示し、
Ｖｓ２はＦＥＴＱ２ａのソース電極の電圧を示し、Ｖｇ
ｓ１はＦＥＴＱ１ａのゲート・ソース間の電位差を示
し、Ｖｇｓ２はＦＥＴＱ２ａのゲート・ソース間の電位
差を示し、Ｖｇ３はＦＥＴＱ３ａのゲート電極の電圧を
示し、Ｖｇ４はＦＥＴＱ４ａのゲート電極の電圧を示
す。Ｖｓ１の傾きが（＋１）に近く、また、Ｖｓ２の傾
きが（−１）に近く、図３と同様に歪みが低減してい
る。
部の電圧を示した図である。Ｖｉｎ１は入力端子ＩＮ１
の電圧を示し、Ｖｉｎ２は入力端子ＩＮ２の電圧を示
し、Ｖｓ１はＦＥＴＱ１ａのソース電極の電圧を示し、
Ｖｓ２はＦＥＴＱ２ａのソース電極の電圧を示し、Ｖｇ
ｓ１はＦＥＴＱ１ａのゲート・ソース間の電位差を示
し、Ｖｇｓ２はＦＥＴＱ２ａのゲート・ソース間の電位
差を示し、Ｖｇ３はＦＥＴＱ３ａのゲート電極の電圧を
示し、Ｖｇ４はＦＥＴＱ４ａのゲート電極の電圧を示
す。Ｖｓ１の傾きが（＋１）に近く、また、Ｖｓ２の傾
きが（−１）に近く、図３と同様に歪みが低減してい
る。
【００７１】図５（ｂ）は、入力差電圧Ｖｄに対する出
力電流を示した図である。Ｉｄ７はＦＥＴＱ７ａのドレ
イン電極の電流を示し、Ｉｄ８はＦＥＴＱ８ａのドレイ
ン電極の電流を示す。Ｉｄ７の傾きが（−１）に近く、
Ｉｄ８の傾きが（＋１）に近く、図３と同様に歪みが低
減している。
力電流を示した図である。Ｉｄ７はＦＥＴＱ７ａのドレ
イン電極の電流を示し、Ｉｄ８はＦＥＴＱ８ａのドレイ
ン電極の電流を示す。Ｉｄ７の傾きが（−１）に近く、
Ｉｄ８の傾きが（＋１）に近く、図３と同様に歪みが低
減している。
【００７２】図５（ｃ）は、入力差電圧Ｖｄに対するＧ
ｍを示した図である。Ｇｍ７はＦＥＴＱ７ａのＧｍを示
し、Ｇｍ８はＦＥＴＱ８ａのＧｍを示す。領域１内では
Ｇｍ７は−（１／Ｒ１）に近い値となり、Ｇｍ８は（１
／Ｒ１）に近い値となり、図３と同様に歪みが低減して
いる。
ｍを示した図である。Ｇｍ７はＦＥＴＱ７ａのＧｍを示
し、Ｇｍ８はＦＥＴＱ８ａのＧｍを示す。領域１内では
Ｇｍ７は−（１／Ｒ１）に近い値となり、Ｇｍ８は（１
／Ｒ１）に近い値となり、図３と同様に歪みが低減して
いる。
【００７３】
【発明の効果】以上に説明したように、本発明では、歪
みの発生部分である低電流源部および差動増幅部の構成
を改良して、電流源Ｉ５および電流源Ｉ６を新たに付加
することにより、広い入力電圧範囲にわたり歪みの小さ
い差動増幅器を実現することができる。
みの発生部分である低電流源部および差動増幅部の構成
を改良して、電流源Ｉ５および電流源Ｉ６を新たに付加
することにより、広い入力電圧範囲にわたり歪みの小さ
い差動増幅器を実現することができる。
【００７４】また、本発明の差動増幅器は、バイポーラ
トランジスタを用いて構成した場合にも、電界効果トラ
ンジスタを用いて構成した場合にも、同様に、入力電圧
範囲の拡大と歪みの低減の効果を有する。
トランジスタを用いて構成した場合にも、電界効果トラ
ンジスタを用いて構成した場合にも、同様に、入力電圧
範囲の拡大と歪みの低減の効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】ＢＰＴＱ１およびＢＰＴＱ２を等価回路に置き
換えた図である。
換えた図である。
【図３】第１の実施例の特性を示す図である。
【図４】本発明の第２の実施例の回路図である。
【図５】第２の実施例の特性を示す図である。
【図６】従来の低歪み差動増幅器の回路図である。
【図７】従来の低歪み差動増幅器の特性を示す図であ
る。
る。
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６ 電流源
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８
バイポーラトランジスタ Ｑ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａ，Ｑ５ａ，Ｑ６ａ，Ｑ
７ａ，Ｑ８ａ 電界効果トランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７ 抵抗 ＩＮ１，ＩＮ２ 入力端子 ＯＵＴ１，ＯＵＴ２ 電流出力端子
バイポーラトランジスタ Ｑ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａ，Ｑ５ａ，Ｑ６ａ，Ｑ
７ａ，Ｑ８ａ 電界効果トランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７ 抵抗 ＩＮ１，ＩＮ２ 入力端子 ＯＵＴ１，ＯＵＴ２ 電流出力端子
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(56)参考文献 特開 平９−219630（ＪＰ，Ａ)
特開 平９−238032（ＪＰ，Ａ)
特開 平９−116350（ＪＰ，Ａ)
特開 平10−150332（ＪＰ，Ａ)
特開 平11−122059（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/32
H03F 3/45
Claims (8)
- 【請求項１】 一端が第１の電源端子に接続され他端が
第１のバイポーラトランジスタのコレクタに接続された
第１の電流源と、 一端が前記第１の電源端子に接続され他端が第２のバイ
ポーラトランジスタのコレクタに接続された第２の電流
源と、 一端が前記第１の電源端子に接続され他端が前記第１の
バイポーラトランジスタのエミッタに接続された第３の
電流源と、 一端が前記第１の電源端子に接続され他端が前記第２の
バイポーラトランジスタのエミッタに接続された第４の
電流源と、 一端が前記第１のバイポーラトランジスタのエミッタに
接続され他端が前記第２のバイポーラトランジスタのエ
ミッタに接続されたエミッタ間接続抵抗と、 前記第１の電源端子と第２の電源端子との間に設けられ
前記第１のバイポーラトランジスタのエミッタに接続さ
れた第１の電流入力端および前記第２のバイポーラトラ
ンジスタのエミッタに接続された第２の電流入力端から
入力する電流を所定の倍率で増幅してそれぞれ第１の出
力端および第２の出力端から出力するカレントミラー部
とを備え、 前記第１のバイポーラトランジスタのベースから第１の
入力電圧を入力し、前記第２のバイポーラトランジスタ
のベースから第２の入力電圧を入力し、前記第１の出力
端から第１の出力電流を出力し、前記第２の出力端から
第２の出力電流を出力することを特徴とする差動増幅
器。 - 【請求項２】 前記第１の電流源の電流値と前記第２の
電流源の電流値とが等しく、前記第３の電流源の電流値
と前記第４の電流源の電流値とが等しく、前記第１のバ
イポーラトランジスタのベース・エミッタ間電圧対コレ
クタ電流特性と前記第２のバイポーラトランジスタのベ
ース・エミッタ間電圧対コレクタ電流特性とが等しい請
求項１記載の差動増幅器。 - 【請求項３】 前記カレントミラー部が、 コレクタが前記第１の電流入力端となる第１のカレント
ミラー部トランジスタと、 前記第１のカレントミラー部トランジスタのエミッタに
一端が接続され他端が第２の電源端子に接続された抵抗
と、 コレクタが前記第２の電流入力端となる第２のカレント
ミラー部トランジスタと、 前記第２のカレントミラー部トランジスタのエミッタに
一端が接続され他端が前記第２の電源端子に接続された
抵抗と、 コレクタが前記第１の電源端子に接続されベースが前記
第１のバイポーラトランジスタのコレクタに接続された
第３のカレントミラー部トランジスタと、 コレクタが前記第１の電源端子に接続されベースが前記
第２のバイポーラトランジスタのコレクタに接続された
第４のカレントミラー部トランジスタと、 一端が前記第３のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第１のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第１のカレントミラー部トランジスタのベー
スに接続され他端が前記第２の電源端子に接続された電
流源と、 一端が前記第４のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第２のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第２のカレントミラー部トランジスタのベー
スに接続され他端が前記第２の電源端子に接続された電
流源と、 コレクタが前記第１の出力端となりベースが前記第１の
カレントミラー部トランジスタのベースに接続された第
５のカレントミラー部トランジスタと、 一端が前記第５のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第２の電源端子に接続された
抵抗と、 コレクタが前記第２の出力端となりベースが前記第２の
カレントミラー部トランジスタのベースに接続された第
６のカレントミラー部トランジスタと、 一端が前記第６のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第２の電源端子に接続された
抵抗とを有する請求項１または２記載の差動増幅器。 - 【請求項４】 前記カレントミラー部が、 コレクタが前記第１の電流入力端となる第１のカレント
ミラー部トランジスタと、 前記第１のカレントミラー部トランジスタのエミッタに
一端が接続され他端が第２の電源端子に接続された抵抗
と、 コレクタが前記第２の電流入力端となる第２のカレント
ミラー部トランジスタと、 前記第２のカレントミラー部トランジスタのエミッタに
一端が接続され他端が前記第２の電源端子に接続された
抵抗と、 コレクタが前記第１の電源端子に接続されベースが前記
第１のバイポーラトランジスタのコレクタに接続された
第３のカレントミラー部トランジスタと、 コレクタが前記第１の電源端子に接続されベースが前記
第２のバイポーラトランジスタのコレクタに接続された
第４のカレントミラー部トランジスタと、 一端が前記第３のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第１のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第１のカレントミラー部トランジスタのベー
スに接続され他端が前記第２の電源端子に接続された抵
抗と、 一端が前記第４のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第２のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第２のカレントミラー部トランジスタのベー
スに接続され他端が前記第２の電源端子に接続された抵
抗と、 コレクタが前記第１の出力端となりベースが前記第１の
カレントミラー部トランジスタのベースに接続された第
５のカレントミラー部トランジスタと、 一端が前記第５のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第２の電源端子に接続された
抵抗と、 コレクタが前記第２の出力端となりベースが前記第２の
カレントミラー部トランジスタのベースに接続された第
６のカレントミラー部トランジスタと、 一端が前記第６のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第２の電源端子に接続された
抵抗とを有する請求項１または２記載の差動増幅器。 - 【請求項５】 一端が第１の電源端子に接続され他端が
第１の電界効果トランジスタのドレインに接続された第
１の電流源と、 一端が前記第１の電源端子に接続され他端が第２の電界
効果トランジスタのドレインに接続された第２の電流源
と、 一端が前記第１の電源端子に接続され他端が前記第１の
電界効果トランジスタのソースに接続された第３の電流
源と、 一端が前記第１の電源端子に接続され他端が前記第２の
電界効果トランジスタのソースに接続された第４の電流
源と、 一端が前記第１の電界効果トランジスタのソースに接続
され他端が前記第２の電界効果トランジスタのソースに
接続されたソース間接続抵抗と、 前記第１の電源端子と第２の電源端子との間に設けられ
前記第１の電界効果トランジスタのソースに接続された
第１の電流入力端および前記第２の電界効果トランジス
タのソースに接続された第２の電流入力端から入力する
電流を所定の倍率で増幅してそれぞれ第１の出力端およ
び第２の出力端から出力するカレントミラー部とを備
え、 前記第１の電界効果トランジスタのゲートから第１の入
力電圧を入力し、前記第２の電界効果トランジスタのゲ
ートから第２の入力電圧を入力し、前記第１の出力端か
ら第１の出力電流を出力し、前記第２の出力端から第２
の出力電流を出力することを特徴とする差動増幅器。 - 【請求項６】 前記第１の電流源の電流値と前記第２の
電流源の電流値とが等しく、前記第３の電流源の電流値
と前記第４の電流源の電流値とが等しく、前記第１の電
界効果トランジスタのゲート・ソース間電圧対ドレイン
電流特性と前記第２の電界効果トランジスタのゲート・
ソース間電圧対ドレイン電流特性とが等しい請求項５記
載の差動増幅器。 - 【請求項７】 前記カレントミラー部が、 ドレインが前記第１の電流入力端となる第１のカレント
ミラー部トランジスタと、 前記第１のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第２の電源端子に接続された抵
抗と、 ドレインが前記第２の電流入力端となる第２のカレント
ミラー部トランジスタと、 前記第２のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第２の電源端子に接続された抵
抗と、 ドレインが前記第１の電源端子に接続されゲートが前記
第１の電界効果トランジスタのドレインに接続された第
３のカレントミラー部トランジスタと、 ドレインが前記第１の電源端子に接続されゲートが前記
第２の電界効果トランジスタのドレインに接続された第
４のカレントミラー部トランジスタと、 一端が前記第３のカレントミラー部トランジスタのソー
スに接続され他端が前記第１のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第１のカレントミラー部トランジスタのゲー
トに接続され他端が前記第２の電源端子に接続された電
流源と、 一端が前記第４のカレントミラー部トランジスタのソー
スに接続され他端が前記第２のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第２のカレントミラー部トランジスタのゲー
トに接続され他端が前記第２の電源端子に接続された電
流源と、 ドレインが前記第１の出力端となりゲートが前記第１の
カレントミラー部トランジスタのゲートに接続された第
５のカレントミラー部トランジスタと、 一端が前記第５のカレントミラー部トランジスタのソー
スに接続され他端が前記第２の電源端子に接続された抵
抗と、 ドレインが前記第２の出力端となりゲートが前記第２の
カレントミラー部トランジスタのゲートに接続された第
６のカレントミラー部トランジスタと、 一端が前記第６のカレントミラー部トランジスタのソー
スに接続され他端が前記第２の電源端子に接続された抵
抗とを有する請求項５、または６記載の差動増幅器。 - 【請求項８】 前記カレントミラー部が、 ドレインが前記第１の電流入力端となる第１のカレント
ミラー部トランジスタと、 前記第１のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第２の電源端子に接続された抵
抗と、 ドレインが前記第２の電流入力端となる第２のカレント
ミラー部トランジスタと、 前記第２のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第２の電源端子に接続された抵
抗と、 ドレインが前記第１の電源端子に接続されゲートが前記
第１の電界効果トランジスタのドレインに接続された第
３のカレントミラー部トランジスタと、 ドレインが前記第１の電源端子に接続されゲートが前記
第２の電界効果トランジスタのドレインに接続された第
４のカレントミラー部トランジスタと、 一端が前記第３のカレントミラー部トランジスタのソー
スに接続され他端が前記第１のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第１のカレントミラー部トランジスタのゲー
トに接続され他端が前記第２の電源端子に接続された抵
抗と、 一端が前記第４のカレントミラー部トランジスタのソー
スに接続され他端が前記第２のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第２のカレントミラー部トランジスタのゲー
トに接続され他端が前記第２の電源端子に接続された抵
抗と、 ドレインが前記第１の出力端となりゲートが前記第１の
カレントミラー部トランジスタのゲートに接続された第
５のカレントミラー部トランジスタと、 一端が前記第５のカレントミラー部トランジスタのソー
スに接続され他端が前記第２の電源端子に接続された抵
抗と、 ドレインが前記第２の出力端となりゲートが前記第２の
カレントミラー部トランジスタのゲートに接続された第
６のカレントミラー部トランジスタと、 一端が前記第６のカレントミラー部トランジスタのソー
スに接続され他端が前記第２の電源端子に接続された抵
抗とを有する請求項５、または６記載の差動増幅器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000329190A JP3533170B2 (ja) | 2000-10-27 | 2000-10-27 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000329190A JP3533170B2 (ja) | 2000-10-27 | 2000-10-27 | 差動増幅器 |
Publications (2)
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|---|---|
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| JP3533170B2 true JP3533170B2 (ja) | 2004-05-31 |
Family
ID=18805910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000329190A Expired - Fee Related JP3533170B2 (ja) | 2000-10-27 | 2000-10-27 | 差動増幅器 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3533170B2 (ja) |
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| JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Ｏｔａおよびバイポーラマルチプライヤ |
| JPH10150332A (ja) * | 1996-11-15 | 1998-06-02 | Nec Corp | 差動回路 |
| JP3119215B2 (ja) * | 1997-10-14 | 2000-12-18 | 日本電気株式会社 | 差動アンプ |
-
2000
- 2000-10-27 JP JP2000329190A patent/JP3533170B2/ja not_active Expired - Fee Related
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