JP3533170B2 - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JP3533170B2 JP3533170B2 JP2000329190A JP2000329190A JP3533170B2 JP 3533170 B2 JP3533170 B2 JP 3533170B2 JP 2000329190 A JP2000329190 A JP 2000329190A JP 2000329190 A JP2000329190 A JP 2000329190A JP 3533170 B2 JP3533170 B2 JP 3533170B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- current mirror
- source
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
し、特に、出力歪みが低減された差動増幅器に関する。
常に要求されている。図6は、低歪み差動増幅器の従来
例の回路図である。
動増幅部、カレントミラー部3つのブロックから構成さ
れている。定電流源部は、定電流源I1、I2で構成さ
れ、差動増幅部は、バイポーラトランジスタ(以下BP
Tと略す)Q1、Q2および抵抗R1で構成され、カレ
ントミラー部は、BPTQ3、Q4、Q5、Q6、Q
7、Q8と抵抗R4、R5、R6、R7、と電流源I
3、I4とで構成されている。
Vccに接続され、他端は差動増幅部を構成するBPT
Q1のコレクタ電極に接続されている。同様に、定電流
源部の電流源I2の一端は電源端子Vccに接続され、
他端は差動増幅部を構成するBPTQ2のコレクタ電極
に接続されている。
力端子IN1に接続され、BPTQ2のベース電極は入
力端子IN2に接続され、BPTQ1のエミッタ電極と
BPTQ2のエミッタ電極とは、抵抗R1を介して接続
されている。
たるBPTQ3のコレクタ電極はBPTQ1のエミッタ
電極に接続され、BPTQ3のエミッタ電極は抵抗R2
を介して接地端子GNDに接続されている。同様に、カ
レントミラー部の第2の電流入力端にあたるBPTQ4
のコレクタ電極はBPTQ2のエミッタ電極に接続さ
れ、BPTQ4のエミッタ電極は抵抗R3を介して接地
端子GNDに接続されている。BPTQ3のベース電極
はBPTQ7のベース電極に接続されるとともに電流源
I3を介して接地端子GNDへ接続され、BPTQ4の
ベース電極はBPTQ8のベース電極に接続されるとと
もに電流源I4を介して接地端子GNDへ接続されてい
る。BPTQ5のコレクタ電極は電源端子Vccに接続
され、BPTQ5のベース電極は電流源I1の他端に接
続され、BPTQ5のエミッタ電極は抵抗R4を介して
BPTQ3のベース電極に接続されている。同様に、B
PTQ6のコレクタ電極は電源端子Vccに接続され、
BPTQ6のベース電極は電流源I2の他端に接続さ
れ、BPTQ6のエミッタ電極は抵抗R5を介してBP
TQ4のベース電極に接続されている。BPTQ7のエ
ミッタ電極は抵抗R6を介して接地端子GNDに接続さ
れ、BPTQ7のコレクタ電極は電流出力端子OUT1
に接続されている。同様に、BPTQ8のエミッタ電極
は抵抗R7を介して接地端子GNDに接続され、BPT
Q8のコレクタ電極は電流出力端子OUT2に接続され
ている。
る電圧および入力端子IN2に入力する電圧に比例した
電流を電流出力端子OUT1および電流出力端子OUT
2から出力することを目的とした回路であり、差動対を
構成するBPTQ1、Q2のそれぞれのコレクタ電極に
定電流源を接続することにより、差動対BPTQ1、Q
2に流れる電流を、入力端子IN1と入力端子IN2の
入力差電圧Vdの振幅によらず一定になるようにして相
互コンダクタンスを改善している。
る。電流源I1および電流源I2の電流値をいずれも2
Ioとし、BPTQ3、Q4、Q7、Q8は同一エミッ
タサイズで同一特性のBPTとした。
部の電圧を示した図であり、Vin1は入力端子IN1
の電圧を示し、Vin2は入力端子IN2の電圧を示
し、Ve1はBPTQ1のエミッタ電極の電圧を示し、
Ve2はBPTQ2のエミッタ電極の電圧を示し、Vb
e1はBPTQ1のベース・エミッタ間の電位差を示
し、Vbe2はBPTQ2のベース・エミッタ間の電位
差を示し、Vb3はBPTQ3のベース電極の電圧を示
し、Vb4はBPTQ4のベース電極の電圧を示す。
力電流を示した図であり、Ic7はBPTQ7のコレク
タ電極の電流を示し、Ic8はBPTQ8のコレクタ電
極の電流を示す。
mを示した図であり、Gm7はBPTQ7のGm(すな
わち入力差電圧Vdの微小変化ΔVdに対するBPTQ
7のコレクタ電流の変化ΔIc7の比率)を示し、Gm
8はBPTQ8のGm(すなわち入力差電圧Vdの微小
変化ΔVdに対するBPTQ8のコレクタ電流の変化Δ
Ic8の比率)を示す。
ない理想的な場合には、図7(a)のVbe1すなわち
BPTQ1のベース・エミッタ間の電位差が一定を保
ち、また、Vbe2すなわちBPTQ2のベース・エミ
ッタ間の電位差も一定を保つので、BPTQB1のエミ
ッタ電極の電圧Ve1は傾き(+1)の直線と平行とな
り、BPTQB2のエミッタ電極の電圧Ve2は傾き
(−1)の直線と平行となる。したがって、図7におい
ては、電圧Ve1の傾き(+1)の直線からのずれおよ
び電圧Ve2の傾き(−1)の直線からのずれが差動増
幅部で発生する歪みを表している。
図7(b)では電流Ic7が傾き(−1)の直線からの
ずれが生じ、電流Ic8が傾き(+1)の直線からのず
れが生じる。この結果、相互コンダクタンスGm7は、
理想的な場合の値である(−1/R1)からずれた値と
なり、相互コンダクタンスGm8は、理想的な場合の値
である(1/R1)からずれた値となる。
器における歪みの発生部分である差動増幅部および定電
流源部を改良することにより広い入力電圧範囲で歪みが
低減された差動増幅器を提供することにある。
一端が第1の電源端子に接続され他端が第1のバイポー
ラトランジスタのコレクタに接続された第1の電流源
と、一端が前記第1の電源端子に接続され他端が第2の
バイポーラトランジスタのコレクタに接続された第2の
電流源と、一端が前記第1の電源端子に接続され他端が
前記第1のバイポーラトランジスタのエミッタに接続さ
れた第3の電流源と、一端が前記第1の電源端子に接続
され他端が前記第2のバイポーラトランジスタのエミッ
タに接続された第4の電流源と、一端が前記第1のバイ
ポーラトランジスタのエミッタに接続され他端が前記第
2のバイポーラトランジスタのエミッタに接続されたエ
ミッタ間接続抵抗と、前記第1の電源端子と第2の電源
端子との間に設けられ前記第1のバイポーラトランジス
タのエミッタに接続された第1の電流入力端および前記
第2のバイポーラトランジスタのエミッタに接続された
第2の電流入力端から入力する電流を所定の倍率で増幅
してそれぞれ第1の出力端および第2の出力端から出力
するカレントミラー部とを備え、前記第1のバイポーラ
トランジスタのベースから第1の入力電圧を入力し、前
記第2のバイポーラトランジスタのベースから第2の入
力電圧を入力し、前記第1の出力端から第1の出力電流
を出力し、前記第2の出力端から第2の出力電流を出力
する。
ジスタを電界効果トランジスタに置き換えて構成しても
よい。
して詳細に説明する。図1は、本発明の一実施の形態の
回路図である。
増幅部と、カレントミラー部から構成されており、定電
流源部は、電流源I1、I2、I5およびI6を含み、
差動増幅部は、BPTQ1、BPTQ2および抵抗R2
を含んでいる。カレントミラー部は、第1のカレントミ
ラー部と第2のカレントミラー部からなり、第1のカレ
ントミラー部は、BPTQ3、Q5およびQ7と、抵抗
R2、R4およびR6と、電流源I3とを含み、第2の
カレントミラー部はBPTQ4、Q6およびQ8と、抵
抗R3、R5およびR7と、電流源I4とを含んでい
る。本実施例では、図6の従来例に対して新規に電流源
I5および電流源I6を付加した構成としている。な
お、図1において、図6の従来例の回路を構成する素子
のそれぞれに対応する素子には同一の符号を付してい
る。
1の一端は第1の電源端子である電源端子Vccに接続
され、他端は差動増幅部を構成するBPTQ1のコレク
タ電極に接続されている。同様に、定電流源部の第2の
電流源である電流源I2の一端は電源端子Vccに接続
され、他端は差動増幅部を構成するBPTQ2のコレク
タ電極に接続されている。定電流源部の第3の電流源で
ある電流源I5の一端は電源端子Vccに接続され、他
端はBPTQ1のエミッタ電極に接続されている。同様
に、定電流源部の第4の電流源である電流源I6の一端
は電源端子Vccに接続され、他端はBPTQ2のエミ
ッタ電極に接続されている。電流源I1の電流値と電流
源I2の電流値を等しく設定し、さらに電流源I5の電
流値と電流源I6の電流値とを等しく設定する。
力端子IN1に接続され、BPTQ2のベース電極は入
力端子IN2に接続され、BPTQ1のエミッタ電極と
BPTQ2のエミッタ電極とは、エミッタ間接続抵抗で
ある抵抗R1を介して接続されている。BPTQ1のエ
ミッタサイズとBPTQ2のエミッタサイズを等しくし
て両BPTのベース・エミッタ間電圧対コレクタ電流特
性が等しくなるように設定する。
たるBPTQ3のコレクタ電極はBPTQ1のエミッタ
電極に接続され、BPTQ3のエミッタ電極は抵抗R2
を介して第2の電源端子である接地端子GNDに接続さ
れ、BPTQ3のベース電極はBPTQ7のベース電極
に接続されるとともに電流源I3を介して接地端子GN
Dへ接続されている。また、BPTQ5のコレクタ電極
は電源端子Vccに接続され、BPTQ5のベース電極
は電流源I1の他端に接続され、BPTQ5のエミッタ
電極は抵抗R4を介してBPTQ3のベース電極に接続
されていて、BPTQ7のエミッタ電極は抵抗R6を介
して接地端子GNDに接続され、BPTQ7のコレクタ
電極は第1のカレントミラー部の電流出力端子OUT1
に接続されている。同様に、第2のカレントミラー部の
電流入力端にあたるBPTQ4のコレクタ電極はBPT
Q2のエミッタ電極に接続され、BPTQ4のエミッタ
電極は抵抗R3を介して接地端子GNDに接続され、B
PTQ4のベース電極はBPTQ8のベース電極に接続
されるとともに電流源I4を介して接地端子GNDへ接
続されている。また、BPTQ6のコレクタ電極は電源
端子Vccに接続され、BPTQ6のベース電極は電流
源I2の他端に接続され、BPTQ6のエミッタ電極は
抵抗R5を介してBPTQ4のベース電極に接続されて
いて、BPTQ8のエミッタ電極は抵抗R7を介して接
地端子GNDに接続され、BPTQ8のコレクタ電極は
第2のカレントミラー部の電流出力端子OUT2に接続
されている。
ず、BPTQ1、Q2のコレクタ側から見た出力抵抗が
無限大とみなして説明し、その後に出力抵抗が有限であ
るとして説明する。なお、以下では、数式中でR1、R
2、R3、R4、R5、R6、R7の記号を用いたとき
には、それぞれ抵抗R1の抵抗値、抵抗R2の抵抗値、
抵抗R3の抵抗値、抵抗R4の抵抗値、抵抗R5の抵抗
値、抵抗R6の抵抗値、抵抗R7の抵抗値を示すものと
する。
入力された入力電圧Vin1、Vin2に対して入力差
電圧Vd(Vd=Vin1−Vin2)とほぼ同一の差
電圧Vd1を抵抗R1の両端に発生させる。定電流源I
1およびI2によりBPTQ1およびQ2のコレクタ電
流を一定にすることにより、入力差電圧Vdが変動して
もBPTQ1のベース・エミッタ間電圧Vbe1および
BPTQ2のベース・エミッタ間電圧Vbe2はほぼ一
定の値を保つ。これにより、入力端子IN1、IN2へ
の入力差電圧Vdと抵抗R1の両端の差電圧Vd1とを
ほぼ同一にすることができる。抵抗R1の両端の差電圧
Vd1により、Vd1/R1の電流が抵抗R1を介して
BPTQ3のコレクタに流れ込むか、またはBPTQ4
のコレクタに流れ込む。以下に、具体的に説明する。説
明の簡単化のためにVd1=Vdとみなし、また、従来
例の図6をも参照して説明する。
同一の電流値Ioとすると、図6の従来例では、入力差
電圧Vd=0すなわちVin1=Vin2のときには、
抵抗R1の両端の差電圧Vd1=0なのでBPTQ3の
コレクタおよびBPTQ4のコレクタに流し込む電流は
等しく電流値Ioとなる。
は、図6の従来例では、抵抗R1の両端の差電圧Vd1
(=Vd)によりVd1/R1=Vd/R1の電流が抵
抗R1を介してBPTQ4のコレクタに流れ込む。した
がって、BPTQ3のコレクタに流れ込む電流は、(I
o−Vd/R1)となり、BPTQ4のコレクタに流れ
込む電流は(Io+Vd/R1)となる。
は、図6の従来例では、BPTQ3のコレクタに流れ込
む電流は、(Io+Vd/R1)となり、BPTQ4の
コレクタに流れ込む電流は(Io−Vd/R1)とな
る。
て流れる電流の最大値は電流値Ioであるので、入力差
電圧Vdと抵抗R1の両端の差電圧Vd1とが同一値で
あるとみなせる入力最大電圧Vdmaxは、Vdmax
=Io×R1として算出できる。図1の実施例では、入
力最大電圧Vdmaxを増大させるために電流源I5お
よびI6が付加されている。これにより図1の実施例で
は、電流源I1と電流源I2とが等しい電流値に設定さ
れると同様に、電流源I5と電流源I6の電流値とが等
しく設定され、例えばその電流値を電流値Ioとすれば
入力最大電圧Vdmax=2×Io/R1となり、入力
最大電圧Vdmaxを増大させることが可能となる。
子のうちBPTQ3、Q4、Q7およびQ8はトランジ
スタのエミッタサイズが同一で同一のベース・エミッタ
間電圧対コレクタ電流特性をもつとし、抵抗R2、R
3、R6およびR7の抵抗値も同一であるとして説明す
る。
トミラーを構成しているので、BPTQ3のコレクタ電
流とBPTQ7のコレクタ電流とは同一の電流値とな
る。同様に、BPTQ4のコレクタ電流とBPTQ8の
コレクタ電流も同一の電流値となる。BPTQ3のベー
ス電流およびBPTQ7のベース電流は、BPTQ5の
エミッタ電流から供給される。同様にBPTQ4のベー
ス電流およびBPTQ8のベース電流は、BPTQ6の
エミッタ電流から供給される。
例としてカレントミラー動作について詳細に説明する。
電流Ic4は、 Ic4=2×Io+Vd/R1 …(1) BPTQ3のコレクタ電流Ic3は、 Ic3=2×Io−Vd/R1 …(2) である。
3のベース・エミッタ間電圧Vbe3との関係は、 Vb3=Vbe3+Ic3×R2=Vbe3+(2×Io−Vd/R1)×R2 …(3) となり、同様にBPTQ4のベース電圧V4bとBPT
Q4のベース・エミッタ間電圧Vbe4との関係は、 Vb4=Vbe4+Ic4×R3=Vbe4+(2×Io+Vd/R1)×R3 …(4) となる。
電圧Vbe3、BPTQ4のベース・エミッタ間電圧V
be4はそれぞれ Vbe3=Vt×ln((2×Io+Vd/R1)/Is) …(5) Vbe4=Vt×ln((2×Io−Vd/R1)/Is) …(6) ただし、Vt=kT/q (T=300度KでVt=26mV) …(7) Isはトランジスタの飽和電流とあらわされる。
TQ6のベース電圧Vb6は、電流源I3およびI4の
電流値をいずれもIo1であるとすると、 Vb5=Vb3+Io1×R4+Vbe5 …(8) Vb6=Vb4+Io1×R5+Vbe6 …(9) とあらわされ、Vb5,Vb6は接地端子GND側から
電圧が決定される。
流れ込むコレクタ電流Ic3、Ic4に応じて、BPT
Q3のベース電圧Vb3、BPTQ4のベース電圧Vb
4を変化させることができる。BPTQ3のベース電圧
Vb3と同一の電圧をBPTQ7のベースに印加し、B
PTQ4のベース電圧Vb4と同一の電圧を、BPTQ
8ベースに印加して、BPTQ3とBPTQ7とで対を
なす第1のカレントミラー部の電流出力端子OUT1
と、BPTQ4とBPTQ8で対をなす第2のカレント
ミラー部の電流出力端子OUT2とから出力する。
サイズがすべて同一で、抵抗R2、R3、R6、R7の
抵抗値もすべて同一のときには、カレントミラー比は
1:1なり、入力差電圧Vdに対する電流出力端子OU
T1の出力電流Ic7の変化率、および、入力差電圧V
dに対する電流出力端子OUT2の出力電流Ic8の変
化率で定義される差動増幅器全体の相互コンダクタンス
Gmは、 Gm=1/R1 …(10) となる。BPTQ3、Q4、Q7、Q8のエミッタサイ
ズと、抵抗R2、R3、R6、R7の抵抗値をカレント
ミラー比が1:mとなるように設定したとき差動増幅器
の相互コンダクタンスGmは、 Gm=(1/R1)×m …(11) となる。
PTQ1のコレクタ電圧との電圧差をR4×Io1とし
て広げることにより、最大入力振幅Vdmaxを広げる
ために設けられ、同様に、抵抗R5は、BPTQ4のベ
ース電圧とBPTQ2のコレクタ電圧との電圧差をR5
×Io1として広げることにより、最大入力振幅Vdm
axを広げるために設けられる。したがって、Vdma
xを広げる必要がなく、且つBPTQ1コレクタ・エミ
ッタ間電圧Vce1およびBPTQ2のコレクタ・エミ
ッタ間電圧Vce2に余裕があり飽和しないようであれ
ば抵抗R4=0、R5=0としてもよい。
定されるわけではなく、抵抗で代用させることも可能で
ある。
見た出力抵抗が有限の場合について説明する。図2はB
PTQ1およびBPTQ2を等価回路に置き換えた図で
ある。図2より以下の式が成り立つ。 Vd=Vin1−Vin2=Vbe1+Ie1×Re+IE×R1−Ie2×R e−Vbe2 …(12) ここで、Ie1はQ1のエミッタ電流であり、Ie2は
Q2のエミッタ電流であり、ReはBPTQ1、Q2の
エミッタコンタクト抵抗(Q1、Q2とも等しいものと
する)であり、IEは抵抗R1に流れる電流であるとす
る。
1のベース電流Ib1、BPTQ2のベース電流Ib
2、BPTQ1のベース・エミッタ間電圧Vbe1、B
PTQ2のベース・エミッタ間電圧Vbe2が変動した
場合には、抵抗R1に流れる電流IEはR1とVdだけ
では決定されず、歪みが発生することを示している。
時系列で説明すると、 (1A)Vd=0であり、信号は入力されていない状
態。 (2A)Vd>0となり入力差電圧が発生する。 (3A)抵抗R1を介してBPTQ4のコレクタに電流
(Vd/R1)が流れる。 (4A)BPTQ4のベース電圧Vb4が(R3×Vd
/R1)上昇し、BPTQ6のベース電圧Vb6が(R
3×Vd/R1)上昇する。また、BPTQ3のベース
電圧Vb3が(R2×Vd/R1)低下し、BPTQ6
のベース電圧Vb6が(R2×Vd/R1)低下する。 (5A)BPTQ1のコレクタ・エミッタ間電圧Vce
1が(R2×Vd/R1+(1/2)Vd)減少し、B
PTQ2のコレクタ・エミッタ間電圧Vce2が(R3
×Vd/R1+(1/2)Vd)増大する。 (6A)BPTQ1、Q2のアーリ電圧により、BPT
Q1、Q2のベース・エミッタ間電圧Vbe1、Vbe
2が変動する。 (7A)Vbe1、Vbe2の変動によりBPTQ1、
Q2のエミッタ電流Ie1、Ie2が変化し、BPTQ
1、Q2それぞれのエミッタ接合抵抗Re両端の電圧降
下が変動する。 (8A)抵抗R1に流れる電流IEは(7A)から(3
A)にループがかかり、収束点に落ち着く。
と、次のようにとなる。
タ間電圧Vce1はメカニズムの(5A)で説明したよ
うに変化するので次のようになる。
タ電流式は、 Ic=Is(1+Vce/Va)EXP(Vbe/Vt) …(20) ただし、Vaはアーリ電圧であらわされるので、 Vbe=Vtln(Ic/(1+Vce/Va)) …(21) これをIcが一定値である条件でVceについて微分す
ると次のようになる。
圧Vdによる変動量は、メカニズム(2A)〜(7A)
で説明したことを式に置きかえると次のようになる。な
お、R2=R3とした。
Q1のコレクタ・エミッタ間電圧Vce1をVce10
とし、Vd=0のときのBPTQ2のコレクタ・エミッ
タ間電圧Vce2をVce20とすると次の結果が得ら
れる。
においても、本発明の実施例の図1の差動増幅器におい
ても同様に適用でき、右辺の第1項は入力振幅Vdに比
例してIEが変化することを意味しており、第2項はV
dの値によりIEが変動する歪み成分をあらわしてい
る。したがって、低歪み特性を実現するには、式(2
8)の右辺第2項を小さくできれば良く、電流源I1お
よびI2の電流値Ioを小さく設定すればよい。しかし
ながら、図6の従来例では、Ioを1/nに小さく設定
すると抵抗R1に流れる電流IEの最大値も1/nにな
り、最大入力振幅Vmaxが1/nに低下してしまうの
で好ましくない。
は、電流源I1およびI2の電流値を基準電流値Ioの
1/nに小さくするとともに、電流源I5およびI6の
電流値を基準電流値Ioの(n−1)/nに設定しnを
大きな値とすることにより、式(28)におけるIoが
1/nとなるので歪み成分を大幅に低減できるととも
に、従来例で電流源I1およびI2の電流値をIoと設
定したときの最大入力振幅Vmaxと同一のVmax値
を確保できる。
における電流源I1およびI2の電流値をIoとし、図
1の実施例の電流源I5およびI6の電流値をm×Io
とすれば、歪み成分の大きさが従来例と同一に抑えて、
最大入力振幅Vmaxを従来例の(m+1)倍に拡大す
ることも可能となる。
一となるように設定したときには図6の従来例に対して
入力抵抗を大きくできる。
=Io/nとすれば、 Zin=hFE(2n×Vt/Io+R1) となり、図6の従来例では、Ic1=Ic2=Ioなの
で、 Zin=hFE(2×Vt/Io+R1) となるからである。
る。電流源I1および電流源I2の電流値をいずれもI
oとし、電流源I5および電流源I6の電流値もいずれ
もIoとして、Vdmaxを図7の場合と同一のVdm
ax=2×Io×R1となるようにした。また、図7の
場合と同様にBPTQ3、Q4、Q7、Q8は同一エミ
ッタサイズで同一のベース・エミッタ間電圧対コレクタ
電流特性をもつBPTとしてカレントミラー比を1:1
とした。
あり、入力差電圧Vdに対する各部の電圧を示した図で
ある。Vin1は入力端子IN1の電圧を示し、Vin
2は入力端子IN2の電圧を示し、Ve1はBPTQ1
のエミッタ電極の電圧を示し、Ve2はBPTQ2のエ
ミッタ電極の電圧を示し、Vbe1はBPTQ1のベー
ス・エミッタ間の電位差を示し、Vbe2はBPTQ2
のベース・エミッタ間の電位差を示し、Vb3はBPT
Q3のベース電極の電圧を示し、Vb4はBPTQ4の
ベース電極の電圧を示すことは図7(a)と同様であ
る。領域1内ではVe1は、図7(a)におけるVe1
よりも傾き(+1)に一層近くなり、Ve2も、図7
(a)におけるVe2も傾き(−1)に一層近くなり、
歪みが低減している。
あり、入力差電圧Vdに対する出力電流を示した図であ
る。Ic7はBPTQ7のコレクタ電極の電流を示し、
Ic8はBPTQ8のコレクタ電極の電流を示すことは
図7(a)と同様である。領域1内ではIc7は、図7
(b)におけるIc7よりも傾き(−1)に一層近くな
り、Ic8も、図7(b)におけるIc8よりも傾き
(+1)に一層近くなり、歪みが低減している。
あり、入力差電圧Vdに対するGmを示した図である。
Gm7はBPTQ7のGmを示し、Gm8はBPTQ8
のGmを示すことは図7(c)と同様である。領域1内
ではGm7は、図7(b)におけるGm7よりも−(1
/R1)に一層近い値となり、Gm8も、図7(b)に
おけるGm8よりも(1/R1)に一層近い値となり、
歪みが低減している。
を用いて説明する。図4は、本発明の第2の実施例の回
路図である。図4は図1のBPTを電界効果トランジス
タ(以下FETと略す)に置き換えたものである。
増幅部と、カレントミラー部から構成されており、定電
流源部は、電流源I1、I2、I5およびI6を含み、
差動増幅部は、FETQ1a、FETQ2aおよび抵抗
R2を含んでいる。カレントミラー部は、第1のカレン
トミラー部と第2のカレントミラー部からなり、第1の
カレントミラー部は、FETQ3a、Q5aおよびQ7
aと、抵抗R2、R4およびR6と、電流源I3とを含
み、第2のカレントミラー部はFETQ4a、Q6aお
よびQ8aと、抵抗R3、R5およびR7と、電流源I
4とを含んでいる。
Vccに接続され、他端は差動増幅部を構成するFET
Q1aのドレイン電極に接続されている。同様に、定電
流源部の電流源I2の一端は電源端子Vccに接続さ
れ、他端は差動増幅部を構成するFETQ2aのドレイ
ン電極に接続されている。電流源I5の一端は電源端子
Vccに接続され、他端はFETQ1aのソース電極に
接続されている。同様に、電流源I6の一端は電源端子
Vccに接続され、他端はFETQ2aのソース電極に
接続されている。図1の実施例と同様に、電流源I1の
電流値と電流源I2の電流値を等しく設定し、電流源I
5の電流値と電流源I6の電流値とを等しく設定する。
入力端子IN1に接続され、FETQ2aのゲート電極
は入力端子IN2に接続され、FETQ1aのソース電
極とFETQ2aのソース電極とは、抵抗R1を介して
接続されている。FETQ1aのチャネル長およびチャ
ネル幅とFETQ2aのチャネル長およびチャネル幅を
等しくして両FETのゲート・ソース間電圧対ドレイン
電流特性が等しくなるように設定する。
たるFETQ3aのドレイン電極はFETQ1aのソー
ス電極に接続され、FETQ3aのソース電極は抵抗R
2を介して接地端子GNDに接続され、FETQ3aの
ゲート電極はFETQ7aのゲート電極に接続されると
ともに電流源I3を介して接地端子GNDへ接続されて
いる。また、FETQ5aのドレイン電極は電源端子V
ccに接続され、FETQ5aのゲート電極は電流源I
1の他端に接続され、FETQ5aのソース電極は抵抗
R4を介してFETQ3aのゲート電極に接続されてい
て、FETQ7のソース電極は抵抗R6を介して接地端
子GNDに接続され、FETQ7aのドレイン電極は第
1のカレントミラー部の電流出力端子OUT1に接続さ
れている。同様に、第2のカレントミラー部の電流入力
端にあたるFETQ4aのドレイン電極はFETQ2a
のソース電極に接続され、FETQ4aのソース電極は
抵抗R3を介して接地端子GNDに接続され、FETQ
4aのゲート電極はFETQ8aのゲート電極に接続さ
れるとともに電流源I4を介して接地端子GNDへ接続
されている。また、FETQ6aのドレイン電極は電源
端子Vccに接続され、FETQ6aのゲート電極は電
流源I2の他端に接続され、FETQ6aのソース電極
は抵抗R5を介してFETQ4aのゲート電極に接続さ
れていて、FETQ8aのソース電極は抵抗R7を介し
て接地端子GNDに接続され、FETQ8aのドレイン
電極は第2のカレントミラー部の電流出力端子OUT2
に接続されている。
よびI4は電流源に限定されるわけではなく、抵抗で代
用させることも可能である。
考慮して歪みを解析する。図4の回路では、下式が成り
立つ。 Vd=Vin1−Vin2=Vgs1+IE×R1−Vgs2 …(29) ここで、Vgs1はFETQ1aのゲート・ソース間電
圧であり、Vgs2はFETQ2aのゲート・ソース間
電圧であり、IEは抵抗R1に流れる電流である。
するメカニズムを時系列で説明すると、 (1B)Vd=0であり、信号は入力されていない状態
である。 (2B)Vd>0となり入力差電圧Vdが発生する。 (3B)抵抗R1を介してFETQ4aにドレイン電流
Vd/R1が流れ込む。 (4B)FETQ4aのゲート電圧Vg4が(R3×V
d/R1+(dVgs/dId)×(Vd/R1))上
昇し、FETQ6aのゲート電圧Vg6が(R3×Vd
/R1+(dVgs/dId)×(Vd/R1))上昇
する。また、FETQ3aのゲート電圧Vg3が(R2
×Vd/R1+(dVgs/dId)×(Vd/R
1))低下し、FETQ5aのゲート電圧Vg5が(R
2×Vd/R1+(dVgs/dId)×(Vd/R
1))低下する。 (5B)FETQ1a、Q2aのゲート・ソース間電圧
Vgs1、Vgs2が変動し、FET1Q1aのドレイ
ン・ソース間電圧Vds1が(R2×Vd/R1+(d
Vgs/dId)×(Vd/R1)+1/2Vd)減少
する。また、FETQ2aのドレイン・ソース間電圧V
ds2が(R3×Vd/R1+(dVgs/dId)×
(Vd/R1)+1/2Vd)増大する。 (6B)FETQ1aのアーリ電圧により、FETQ1
a、Q2aのゲート・ソース間電圧Vgs1、Vgs2
が変動する。 (7B)Vgs1、Vgs2の変動により抵抗R1両端
に発生する電圧降下が変動する。 (8B)抵抗Rに流れる電流IEは、(7B)から(3
B)にループがかかり、収束点に落ち着く。
Idは次のようになる。
一定であってもドレイン・ソース間電圧Vdsの変動に
よりゲート・ソース間電圧Vgsは変動することをあら
わしており、歪みの発生要因となる。
カニズムの考察結果を用いて、式(31)を変形して次
の結果を得る。
Vdに比例してIEが変化することを意味しており、第
2項はVdの値によりIEが変動する歪み成分をあらわ
している。したがって、低歪み特性を実現するには、式
(35)の右辺第2項を小さくできれば良く、電流源I
1およびI2の電流値Ioを小さく設定すればよい。図
1の第1の実施例と同様に本実施例においても、電流源
I1およびI2の電流値を基準電流値Ioの1/nに小
さくするとともに、電流源I5およびI6の電流値を基
準電流値Ioの(n−1)/nに設定することにより、
最大入力振幅Vmaxを同一の値に維持しつつ歪みを低
減することが可能となる。
る。第1の実施例の特性図である図3の場合と同様に、
電流源I1および電流源I2の電流値をいずれもIoと
し、電流源I5および電流源I6の電流値もいずれもI
oとして、Vdmax=2×Io×R1となるように
し、また、FETQ3a、Q4a、Q7a、Q8aは同
一チャネル長、同一チャネル幅で同一のゲート・ソース
間電圧対ドレイン電流特性をもつFETとしてカレント
ミラー比を1:1とした。
部の電圧を示した図である。Vin1は入力端子IN1
の電圧を示し、Vin2は入力端子IN2の電圧を示
し、Vs1はFETQ1aのソース電極の電圧を示し、
Vs2はFETQ2aのソース電極の電圧を示し、Vg
s1はFETQ1aのゲート・ソース間の電位差を示
し、Vgs2はFETQ2aのゲート・ソース間の電位
差を示し、Vg3はFETQ3aのゲート電極の電圧を
示し、Vg4はFETQ4aのゲート電極の電圧を示
す。Vs1の傾きが(+1)に近く、また、Vs2の傾
きが(−1)に近く、図3と同様に歪みが低減してい
る。
力電流を示した図である。Id7はFETQ7aのドレ
イン電極の電流を示し、Id8はFETQ8aのドレイ
ン電極の電流を示す。Id7の傾きが(−1)に近く、
Id8の傾きが(+1)に近く、図3と同様に歪みが低
減している。
mを示した図である。Gm7はFETQ7aのGmを示
し、Gm8はFETQ8aのGmを示す。領域1内では
Gm7は−(1/R1)に近い値となり、Gm8は(1
/R1)に近い値となり、図3と同様に歪みが低減して
いる。
みの発生部分である低電流源部および差動増幅部の構成
を改良して、電流源I5および電流源I6を新たに付加
することにより、広い入力電圧範囲にわたり歪みの小さ
い差動増幅器を実現することができる。
トランジスタを用いて構成した場合にも、電界効果トラ
ンジスタを用いて構成した場合にも、同様に、入力電圧
範囲の拡大と歪みの低減の効果を有する。
換えた図である。
る。
バイポーラトランジスタ Q1a,Q2a,Q3a,Q4a,Q5a,Q6a,Q
7a,Q8a 電界効果トランジスタ R1,R2,R3,R4,R5,R6,R7 抵抗 IN1,IN2 入力端子 OUT1,OUT2 電流出力端子
Claims (8)
- 【請求項1】 一端が第1の電源端子に接続され他端が
第1のバイポーラトランジスタのコレクタに接続された
第1の電流源と、 一端が前記第1の電源端子に接続され他端が第2のバイ
ポーラトランジスタのコレクタに接続された第2の電流
源と、 一端が前記第1の電源端子に接続され他端が前記第1の
バイポーラトランジスタのエミッタに接続された第3の
電流源と、 一端が前記第1の電源端子に接続され他端が前記第2の
バイポーラトランジスタのエミッタに接続された第4の
電流源と、 一端が前記第1のバイポーラトランジスタのエミッタに
接続され他端が前記第2のバイポーラトランジスタのエ
ミッタに接続されたエミッタ間接続抵抗と、 前記第1の電源端子と第2の電源端子との間に設けられ
前記第1のバイポーラトランジスタのエミッタに接続さ
れた第1の電流入力端および前記第2のバイポーラトラ
ンジスタのエミッタに接続された第2の電流入力端から
入力する電流を所定の倍率で増幅してそれぞれ第1の出
力端および第2の出力端から出力するカレントミラー部
とを備え、 前記第1のバイポーラトランジスタのベースから第1の
入力電圧を入力し、前記第2のバイポーラトランジスタ
のベースから第2の入力電圧を入力し、前記第1の出力
端から第1の出力電流を出力し、前記第2の出力端から
第2の出力電流を出力することを特徴とする差動増幅
器。 - 【請求項2】 前記第1の電流源の電流値と前記第2の
電流源の電流値とが等しく、前記第3の電流源の電流値
と前記第4の電流源の電流値とが等しく、前記第1のバ
イポーラトランジスタのベース・エミッタ間電圧対コレ
クタ電流特性と前記第2のバイポーラトランジスタのベ
ース・エミッタ間電圧対コレクタ電流特性とが等しい請
求項1記載の差動増幅器。 - 【請求項3】 前記カレントミラー部が、 コレクタが前記第1の電流入力端となる第1のカレント
ミラー部トランジスタと、 前記第1のカレントミラー部トランジスタのエミッタに
一端が接続され他端が第2の電源端子に接続された抵抗
と、 コレクタが前記第2の電流入力端となる第2のカレント
ミラー部トランジスタと、 前記第2のカレントミラー部トランジスタのエミッタに
一端が接続され他端が前記第2の電源端子に接続された
抵抗と、 コレクタが前記第1の電源端子に接続されベースが前記
第1のバイポーラトランジスタのコレクタに接続された
第3のカレントミラー部トランジスタと、 コレクタが前記第1の電源端子に接続されベースが前記
第2のバイポーラトランジスタのコレクタに接続された
第4のカレントミラー部トランジスタと、 一端が前記第3のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第1のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第1のカレントミラー部トランジスタのベー
スに接続され他端が前記第2の電源端子に接続された電
流源と、 一端が前記第4のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第2のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第2のカレントミラー部トランジスタのベー
スに接続され他端が前記第2の電源端子に接続された電
流源と、 コレクタが前記第1の出力端となりベースが前記第1の
カレントミラー部トランジスタのベースに接続された第
5のカレントミラー部トランジスタと、 一端が前記第5のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第2の電源端子に接続された
抵抗と、 コレクタが前記第2の出力端となりベースが前記第2の
カレントミラー部トランジスタのベースに接続された第
6のカレントミラー部トランジスタと、 一端が前記第6のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第2の電源端子に接続された
抵抗とを有する請求項1または2記載の差動増幅器。 - 【請求項4】 前記カレントミラー部が、 コレクタが前記第1の電流入力端となる第1のカレント
ミラー部トランジスタと、 前記第1のカレントミラー部トランジスタのエミッタに
一端が接続され他端が第2の電源端子に接続された抵抗
と、 コレクタが前記第2の電流入力端となる第2のカレント
ミラー部トランジスタと、 前記第2のカレントミラー部トランジスタのエミッタに
一端が接続され他端が前記第2の電源端子に接続された
抵抗と、 コレクタが前記第1の電源端子に接続されベースが前記
第1のバイポーラトランジスタのコレクタに接続された
第3のカレントミラー部トランジスタと、 コレクタが前記第1の電源端子に接続されベースが前記
第2のバイポーラトランジスタのコレクタに接続された
第4のカレントミラー部トランジスタと、 一端が前記第3のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第1のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第1のカレントミラー部トランジスタのベー
スに接続され他端が前記第2の電源端子に接続された抵
抗と、 一端が前記第4のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第2のカレントミラー部トラ
ンジスタのベースに接続された抵抗と、 一端が前記第2のカレントミラー部トランジスタのベー
スに接続され他端が前記第2の電源端子に接続された抵
抗と、 コレクタが前記第1の出力端となりベースが前記第1の
カレントミラー部トランジスタのベースに接続された第
5のカレントミラー部トランジスタと、 一端が前記第5のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第2の電源端子に接続された
抵抗と、 コレクタが前記第2の出力端となりベースが前記第2の
カレントミラー部トランジスタのベースに接続された第
6のカレントミラー部トランジスタと、 一端が前記第6のカレントミラー部トランジスタのエミ
ッタに接続され他端が前記第2の電源端子に接続された
抵抗とを有する請求項1または2記載の差動増幅器。 - 【請求項5】 一端が第1の電源端子に接続され他端が
第1の電界効果トランジスタのドレインに接続された第
1の電流源と、 一端が前記第1の電源端子に接続され他端が第2の電界
効果トランジスタのドレインに接続された第2の電流源
と、 一端が前記第1の電源端子に接続され他端が前記第1の
電界効果トランジスタのソースに接続された第3の電流
源と、 一端が前記第1の電源端子に接続され他端が前記第2の
電界効果トランジスタのソースに接続された第4の電流
源と、 一端が前記第1の電界効果トランジスタのソースに接続
され他端が前記第2の電界効果トランジスタのソースに
接続されたソース間接続抵抗と、 前記第1の電源端子と第2の電源端子との間に設けられ
前記第1の電界効果トランジスタのソースに接続された
第1の電流入力端および前記第2の電界効果トランジス
タのソースに接続された第2の電流入力端から入力する
電流を所定の倍率で増幅してそれぞれ第1の出力端およ
び第2の出力端から出力するカレントミラー部とを備
え、 前記第1の電界効果トランジスタのゲートから第1の入
力電圧を入力し、前記第2の電界効果トランジスタのゲ
ートから第2の入力電圧を入力し、前記第1の出力端か
ら第1の出力電流を出力し、前記第2の出力端から第2
の出力電流を出力することを特徴とする差動増幅器。 - 【請求項6】 前記第1の電流源の電流値と前記第2の
電流源の電流値とが等しく、前記第3の電流源の電流値
と前記第4の電流源の電流値とが等しく、前記第1の電
界効果トランジスタのゲート・ソース間電圧対ドレイン
電流特性と前記第2の電界効果トランジスタのゲート・
ソース間電圧対ドレイン電流特性とが等しい請求項5記
載の差動増幅器。 - 【請求項7】 前記カレントミラー部が、 ドレインが前記第1の電流入力端となる第1のカレント
ミラー部トランジスタと、 前記第1のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第2の電源端子に接続された抵
抗と、 ドレインが前記第2の電流入力端となる第2のカレント
ミラー部トランジスタと、 前記第2のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第2の電源端子に接続された抵
抗と、 ドレインが前記第1の電源端子に接続されゲートが前記
第1の電界効果トランジスタのドレインに接続された第
3のカレントミラー部トランジスタと、 ドレインが前記第1の電源端子に接続されゲートが前記
第2の電界効果トランジスタのドレインに接続された第
4のカレントミラー部トランジスタと、 一端が前記第3のカレントミラー部トランジスタのソー
スに接続され他端が前記第1のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第1のカレントミラー部トランジスタのゲー
トに接続され他端が前記第2の電源端子に接続された電
流源と、 一端が前記第4のカレントミラー部トランジスタのソー
スに接続され他端が前記第2のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第2のカレントミラー部トランジスタのゲー
トに接続され他端が前記第2の電源端子に接続された電
流源と、 ドレインが前記第1の出力端となりゲートが前記第1の
カレントミラー部トランジスタのゲートに接続された第
5のカレントミラー部トランジスタと、 一端が前記第5のカレントミラー部トランジスタのソー
スに接続され他端が前記第2の電源端子に接続された抵
抗と、 ドレインが前記第2の出力端となりゲートが前記第2の
カレントミラー部トランジスタのゲートに接続された第
6のカレントミラー部トランジスタと、 一端が前記第6のカレントミラー部トランジスタのソー
スに接続され他端が前記第2の電源端子に接続された抵
抗とを有する請求項5、または6記載の差動増幅器。 - 【請求項8】 前記カレントミラー部が、 ドレインが前記第1の電流入力端となる第1のカレント
ミラー部トランジスタと、 前記第1のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第2の電源端子に接続された抵
抗と、 ドレインが前記第2の電流入力端となる第2のカレント
ミラー部トランジスタと、 前記第2のカレントミラー部トランジスタのソースに一
端が接続され他端が前記第2の電源端子に接続された抵
抗と、 ドレインが前記第1の電源端子に接続されゲートが前記
第1の電界効果トランジスタのドレインに接続された第
3のカレントミラー部トランジスタと、 ドレインが前記第1の電源端子に接続されゲートが前記
第2の電界効果トランジスタのドレインに接続された第
4のカレントミラー部トランジスタと、 一端が前記第3のカレントミラー部トランジスタのソー
スに接続され他端が前記第1のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第1のカレントミラー部トランジスタのゲー
トに接続され他端が前記第2の電源端子に接続された抵
抗と、 一端が前記第4のカレントミラー部トランジスタのソー
スに接続され他端が前記第2のカレントミラー部トラン
ジスタのゲートに接続された抵抗と、 一端が前記第2のカレントミラー部トランジスタのゲー
トに接続され他端が前記第2の電源端子に接続された抵
抗と、 ドレインが前記第1の出力端となりゲートが前記第1の
カレントミラー部トランジスタのゲートに接続された第
5のカレントミラー部トランジスタと、 一端が前記第5のカレントミラー部トランジスタのソー
スに接続され他端が前記第2の電源端子に接続された抵
抗と、 ドレインが前記第2の出力端となりゲートが前記第2の
カレントミラー部トランジスタのゲートに接続された第
6のカレントミラー部トランジスタと、 一端が前記第6のカレントミラー部トランジスタのソー
スに接続され他端が前記第2の電源端子に接続された抵
抗とを有する請求項5、または6記載の差動増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000329190A JP3533170B2 (ja) | 2000-10-27 | 2000-10-27 | 差動増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000329190A JP3533170B2 (ja) | 2000-10-27 | 2000-10-27 | 差動増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002135065A JP2002135065A (ja) | 2002-05-10 |
JP3533170B2 true JP3533170B2 (ja) | 2004-05-31 |
Family
ID=18805910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000329190A Expired - Fee Related JP3533170B2 (ja) | 2000-10-27 | 2000-10-27 | 差動増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3533170B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2003212606A1 (en) * | 2002-04-08 | 2003-10-20 | Koninklijke Philips Electronics N.V. | A differential amplifier |
JP4071146B2 (ja) * | 2003-04-16 | 2008-04-02 | シャープ株式会社 | バッファ回路 |
JP2009060440A (ja) * | 2007-08-31 | 2009-03-19 | Yokogawa Electric Corp | 差動増幅器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2874616B2 (ja) * | 1995-10-13 | 1999-03-24 | 日本電気株式会社 | Ota及びマルチプライヤ |
JPH09219630A (ja) * | 1995-12-08 | 1997-08-19 | Nec Corp | 差動回路 |
JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Otaおよびバイポーラマルチプライヤ |
JPH10150332A (ja) * | 1996-11-15 | 1998-06-02 | Nec Corp | 差動回路 |
JP3119215B2 (ja) * | 1997-10-14 | 2000-12-18 | 日本電気株式会社 | 差動アンプ |
-
2000
- 2000-10-27 JP JP2000329190A patent/JP3533170B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002135065A (ja) | 2002-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3088262B2 (ja) | 低歪差動増幅回路 | |
JPS6354006A (ja) | 電流ミラ−回路 | |
JP3118393B2 (ja) | 差動増幅回路 | |
JPH07114332B2 (ja) | 相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器 | |
JP2622321B2 (ja) | 高周波数クロス接合折返しカスコード回路 | |
JP3533170B2 (ja) | 差動増幅器 | |
US5162751A (en) | Amplifier arrangement | |
JP2783776B2 (ja) | オペレーショナル・トランスコンダクタンス増幅器 | |
JPS6259489B2 (ja) | ||
JPS6096005A (ja) | ダイエリアを効率的に用いたノイズのないカスコード回路 | |
JPH04369105A (ja) | 増幅器 | |
JP2693501B2 (ja) | 差動増幅回路 | |
JP2732742B2 (ja) | 位相反転電流掛算・割算回路 | |
JP3322120B2 (ja) | 電流源回路及び電流生成方法 | |
JP3129071B2 (ja) | 電圧制御増幅器 | |
JPS5816206B2 (ja) | 定電流回路 | |
JP3086687B2 (ja) | 差動増幅器 | |
JP3791319B2 (ja) | 差動増幅器 | |
JPH066612Y2 (ja) | 可変利得回路 | |
JP3162985B2 (ja) | フィルタ回路 | |
JPS6340901Y2 (ja) | ||
JPH07112136B2 (ja) | 差動入力差動出力型増幅器 | |
JPS5914813Y2 (ja) | 定電流回路 | |
JPS6221310A (ja) | 電流定倍回路 | |
JPH066607Y2 (ja) | 利得制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040305 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |