JP2732742B2 - 位相反転電流掛算・割算回路 - Google Patents
位相反転電流掛算・割算回路Info
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Description
【０００１】
【産業上の利用分野】本発明はオーディオ機器、無線機
器のノイズ抑圧、音節型コンパンダ等に用いられる位相
反転電流掛算・割算回路に関する。
器のノイズ抑圧、音節型コンパンダ等に用いられる位相
反転電流掛算・割算回路に関する。
【０００２】
【従来の技術】電流掛算回路１０はデルタゲインセル、
電流制御ゲインセル等とも呼称され、従来の電流掛算回
路１０は、図１０に示すようにバイポーラトランジスタ
Ｑ1 およびＱ2 と、バイポーラトランジスタＱ1 の負荷
としての定電流回路１と、バイポーラトランジスタＱ1
およびＱ2 の共通エミッタに接続された電流源２とによ
って差動増幅器３を構成し、バイポーラトランジスタＱ
1 のベースおよびコレクタを接続して入力端子とし、バ
イポーラトランジスタＱ3 およびＱ4 と、バイポーラト
ランジスタＱ3 、Ｑ4 に接続されたカレントミラー回路
４とによってアクティブ差動増幅器５を構成し、バイポ
ーラトランジスタＱ1 のコレクタ電圧が反転入力端に印
加され、かつ基準電圧Ｖref が非反転入力端に印加され
た演算増幅器６の出力をバイポーラトランジスタＱ2 お
よびＱ3 のベースに印加し、バイポーラトランジスタＱ
4 のベースに基準電圧Ｖref を印加して、差動増幅器３
のプラス入力端（バイポーラトランジスタＱ2 のベー
ス）と差動増幅器５のマイナス入力端（バイポーラトラ
ンジスタＱ3 のベース）を同電位とし、差動増幅器３の
マイナス入力端（バイポーラトランジスタＱ1 のベー
ス）と差動増幅器５のプラス入力端（バイポーラトラン
ジスタＱ4 のベース）を同電位とし、差動増幅器３の入
力端子に電流を入力し、差動増幅器５の共通エミッタか
ら制御電流を流出させ、バイポーラトランジスタＱ3 の
コレクタから電流出力を取り出すように構成している。
電流制御ゲインセル等とも呼称され、従来の電流掛算回
路１０は、図１０に示すようにバイポーラトランジスタ
Ｑ1 およびＱ2 と、バイポーラトランジスタＱ1 の負荷
としての定電流回路１と、バイポーラトランジスタＱ1
およびＱ2 の共通エミッタに接続された電流源２とによ
って差動増幅器３を構成し、バイポーラトランジスタＱ
1 のベースおよびコレクタを接続して入力端子とし、バ
イポーラトランジスタＱ3 およびＱ4 と、バイポーラト
ランジスタＱ3 、Ｑ4 に接続されたカレントミラー回路
４とによってアクティブ差動増幅器５を構成し、バイポ
ーラトランジスタＱ1 のコレクタ電圧が反転入力端に印
加され、かつ基準電圧Ｖref が非反転入力端に印加され
た演算増幅器６の出力をバイポーラトランジスタＱ2 お
よびＱ3 のベースに印加し、バイポーラトランジスタＱ
4 のベースに基準電圧Ｖref を印加して、差動増幅器３
のプラス入力端（バイポーラトランジスタＱ2 のベー
ス）と差動増幅器５のマイナス入力端（バイポーラトラ
ンジスタＱ3 のベース）を同電位とし、差動増幅器３の
マイナス入力端（バイポーラトランジスタＱ1 のベー
ス）と差動増幅器５のプラス入力端（バイポーラトラン
ジスタＱ4 のベース）を同電位とし、差動増幅器３の入
力端子に電流を入力し、差動増幅器５の共通エミッタか
ら制御電流を流出させ、バイポーラトランジスタＱ3 の
コレクタから電流出力を取り出すように構成している。
【０００３】上記した従来例の電流掛算回路１０におい
て、差動増幅器５の共通エミッタから流出させる電流を
ＩG 、差動増幅器３への入力電流をｉin、定電流回路１
の出力電流をＩ1 としたとき、出力電流ｉout ＝ＩG ・
ｉin／Ｉ1 、すなわち電流Ｉ G に比例した電流出力を得
ている。
て、差動増幅器５の共通エミッタから流出させる電流を
ＩG 、差動増幅器３への入力電流をｉin、定電流回路１
の出力電流をＩ1 としたとき、出力電流ｉout ＝ＩG ・
ｉin／Ｉ1 、すなわち電流Ｉ G に比例した電流出力を得
ている。
【０００４】
【発明が解決しようとする課題】しかるに、上記した従
来の電流掛算回路１０は差動増幅器３の回路構成と差動
増幅器５の回路構成とが異なっているために、回路にオ
フセット電流が発生しやすく、かつバイポーラトランジ
スタのアーリ電圧効果のため電源電圧変動によりオフセ
ット電流が変化するという問題点があった。
来の電流掛算回路１０は差動増幅器３の回路構成と差動
増幅器５の回路構成とが異なっているために、回路にオ
フセット電流が発生しやすく、かつバイポーラトランジ
スタのアーリ電圧効果のため電源電圧変動によりオフセ
ット電流が変化するという問題点があった。
【０００５】また、差動増幅器３の入力端子に電流を流
入させた場合、差動増幅器５から電流が出力される回
路、つまり同相回路であるために図１１（ａ）に示すよ
うに上記した電流掛算回路１０、差動増幅器５の共通エ
ミッタからの電流ＩG を吸い込む整流回路７および演算
増幅回路８と組み合わせてコンプレッサ回路を構成した
場合、図１１（ｂ）に示すように電流掛算回路１０、整
流回路７および演算増幅回路９と組み合わせてエキスパ
ンダ回路を構成した場合、信号の極性が反転してしまう
という問題点があった。
入させた場合、差動増幅器５から電流が出力される回
路、つまり同相回路であるために図１１（ａ）に示すよ
うに上記した電流掛算回路１０、差動増幅器５の共通エ
ミッタからの電流ＩG を吸い込む整流回路７および演算
増幅回路８と組み合わせてコンプレッサ回路を構成した
場合、図１１（ｂ）に示すように電流掛算回路１０、整
流回路７および演算増幅回路９と組み合わせてエキスパ
ンダ回路を構成した場合、信号の極性が反転してしまう
という問題点があった。
【０００６】本発明は両差動増幅器の構成を共にアクテ
ィブロード差動増幅器とすることによって、オフセット
電流を大幅に減少させることができ、かつコンパンダに
使用したとき信号の極性が反転しない位相反転電流掛算
・割算回路を提供することを目的とする。
ィブロード差動増幅器とすることによって、オフセット
電流を大幅に減少させることができ、かつコンパンダに
使用したとき信号の極性が反転しない位相反転電流掛算
・割算回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の請求項１記載の
位相反転電流掛算・割算回路は、第１のバイポーラトラ
ンジスタと、第１のバイポーラトランジスタのコレクタ
電流と同一電流値のコレクタ電流を流すカレントミラー
回路が接続された第２のバイポーラトランジスタとによ
り第１のアクティブロード差動増幅器を構成し、 第３の
バイポーラトランジスタと、第３のバイポーラトランジ
スタのコレクタ電流と同一電流値のコレクタ電流を流す
カレントミラー回路が接続された第４のバイポーラトラ
ンジスタとにより第２のアクティブロード差動増幅器を
構成し、 第１および第３のバイポーラトランジスタのベ
ースを接続して同電位とすると共に、第２および第４の
バイポーラトランジスタのベースを接続もしくは等価的
に同電位とし、 コレクタをベースに接続もしくはコレク
タとベースとを等価的に零電位を含む一定電位とした第
２のバイポーラトランジスタのコレクタを電流入力端子
とし、第１のアクティブロード差動増幅器の共通エミッ
タを割算電流入力端子とし、第２のアクティブロード差
動増幅器の共通エミッタを掛算電流入力端子とし、 かつ
第４のバイポーラトランジスタのコレクタを電流出力端
子としたことを特徴とする。本発明の請求項２記載の位
相反転電流掛算・割算回路は、 請求項１記載の位相反転
電流掛算・割算回路において、基準電圧が非反転入力端
に印加され、第２のバイポーラトランジスタのコレクタ
の電圧が反転入力端に印加され、かつ出力電圧を第１お
よび第３のバイポーラトランジスタのベースに印加する
演算増幅器を備えたことを特徴とする。
位相反転電流掛算・割算回路は、第１のバイポーラトラ
ンジスタと、第１のバイポーラトランジスタのコレクタ
電流と同一電流値のコレクタ電流を流すカレントミラー
回路が接続された第２のバイポーラトランジスタとによ
り第１のアクティブロード差動増幅器を構成し、 第３の
バイポーラトランジスタと、第３のバイポーラトランジ
スタのコレクタ電流と同一電流値のコレクタ電流を流す
カレントミラー回路が接続された第４のバイポーラトラ
ンジスタとにより第２のアクティブロード差動増幅器を
構成し、 第１および第３のバイポーラトランジスタのベ
ースを接続して同電位とすると共に、第２および第４の
バイポーラトランジスタのベースを接続もしくは等価的
に同電位とし、 コレクタをベースに接続もしくはコレク
タとベースとを等価的に零電位を含む一定電位とした第
２のバイポーラトランジスタのコレクタを電流入力端子
とし、第１のアクティブロード差動増幅器の共通エミッ
タを割算電流入力端子とし、第２のアクティブロード差
動増幅器の共通エミッタを掛算電流入力端子とし、 かつ
第４のバイポーラトランジスタのコレクタを電流出力端
子としたことを特徴とする。本発明の請求項２記載の位
相反転電流掛算・割算回路は、 請求項１記載の位相反転
電流掛算・割算回路において、基準電圧が非反転入力端
に印加され、第２のバイポーラトランジスタのコレクタ
の電圧が反転入力端に印加され、かつ出力電圧を第１お
よび第３のバイポーラトランジスタのベースに印加する
演算増幅器を備えたことを特徴とする。
【０００８】
【作用】本発明の位相反転電流掛算・割算回路によれ
ば、第１のバイポーラトランジスタと、第１のバイポー
ラトランジスタのコレクタ電流と同一電流値のコレクタ
電流を流すカレントミラー回路が接続された第２のバイ
ポーラトランジスタとにより第１のアクティブロード差
動増幅器が構成され、第３のバイポーラトランジスタ
と、第３のバイポーラトランジスタのコレクタ電流と同
一電流値のコレクタ電流を流すカレントミラー回路が接
続された第４のバイポーラトランジスタとにより第２の
アクティブロード差動増幅器が構成される。 第１および
第３のバイポーラトランジスタのベースが接続されて第
１および第２のアクティブロード差動増幅器のプラス入
力端が同電位とされると共に、第２および第４のバイポ
ーラトランジスタのベースが接続もしくは等価的に同電
位とされて第１および第２のアクティブロード差動増幅
器のマイナス入力端が同電位とされる。さらに、第２の
バイポーラトランジスタのコレクタをベースに接続もし
くはコレクタとベースとを等価的に零電位を含む一定電
位としたことにより、最終的に第２のバイポーラトラン
ジスタのコレクタと第４のバイポーラトランジスタのコ
レクタが同電位となる。そして、第２のバイポーラトラ
ンジスタのコレクタが電流入力端子とされ、第１のアク
ティブロード差動増幅器の共通エミッタが割算電流入力
端子とされ、第２のアクティブロード差動増幅器の共通
エミッタが掛算電流入力端子とされ、かつ第４のバイポ
ーラトランジスタのコレクタが電流出力端子とされたた
め、入力電流（Ｉin）、掛算入力電流（ＩG ）、割算入
力電流（ＩR ）としたとき、アーリ電圧効果および電源
電圧変動に影響されない（−Ｉin・ＩG ／ＩR ）の電流
が出力端子から出力される。
ば、第１のバイポーラトランジスタと、第１のバイポー
ラトランジスタのコレクタ電流と同一電流値のコレクタ
電流を流すカレントミラー回路が接続された第２のバイ
ポーラトランジスタとにより第１のアクティブロード差
動増幅器が構成され、第３のバイポーラトランジスタ
と、第３のバイポーラトランジスタのコレクタ電流と同
一電流値のコレクタ電流を流すカレントミラー回路が接
続された第４のバイポーラトランジスタとにより第２の
アクティブロード差動増幅器が構成される。 第１および
第３のバイポーラトランジスタのベースが接続されて第
１および第２のアクティブロード差動増幅器のプラス入
力端が同電位とされると共に、第２および第４のバイポ
ーラトランジスタのベースが接続もしくは等価的に同電
位とされて第１および第２のアクティブロード差動増幅
器のマイナス入力端が同電位とされる。さらに、第２の
バイポーラトランジスタのコレクタをベースに接続もし
くはコレクタとベースとを等価的に零電位を含む一定電
位としたことにより、最終的に第２のバイポーラトラン
ジスタのコレクタと第４のバイポーラトランジスタのコ
レクタが同電位となる。そして、第２のバイポーラトラ
ンジスタのコレクタが電流入力端子とされ、第１のアク
ティブロード差動増幅器の共通エミッタが割算電流入力
端子とされ、第２のアクティブロード差動増幅器の共通
エミッタが掛算電流入力端子とされ、かつ第４のバイポ
ーラトランジスタのコレクタが電流出力端子とされたた
め、入力電流（Ｉin）、掛算入力電流（ＩG ）、割算入
力電流（ＩR ）としたとき、アーリ電圧効果および電源
電圧変動に影響されない（−Ｉin・ＩG ／ＩR ）の電流
が出力端子から出力される。
【０００９】
【実施例】以下本発明を実施例によって説明する。
【００１０】図１は本発明の第１の実施例の構成を示す
回路図である。
回路図である。
【００１１】第１の実施例の位相反転電流掛算・割算回
路２０はバイポーラトランジスタＱ 11およびＱ12と、バ
イポーラトランジスタＱ12のコレクタ電流をバイポーラ
トランジスタＱ11のコレクタ電流に写すカレントミラー
回路２１とによりアクティブロード差動増幅器２２を構
成し、バイポーラトランジスタＱ11のベースおよびコレ
クタを接続して入力端子とし、バイポーラトランジスタ
Ｑ13およびＱ14と、バイポーラトランジスタＱ13のコレ
クタ電流をバイポーラトランジスタＱ14のコレクタ電流
に写すカレントミラー回路２３とによりアクティブロー
ド差動増幅器２４を構成し、バイポーラトランジスタＱ
14のコレクタを出力端子としてある。
路２０はバイポーラトランジスタＱ 11およびＱ12と、バ
イポーラトランジスタＱ12のコレクタ電流をバイポーラ
トランジスタＱ11のコレクタ電流に写すカレントミラー
回路２１とによりアクティブロード差動増幅器２２を構
成し、バイポーラトランジスタＱ11のベースおよびコレ
クタを接続して入力端子とし、バイポーラトランジスタ
Ｑ13およびＱ14と、バイポーラトランジスタＱ13のコレ
クタ電流をバイポーラトランジスタＱ14のコレクタ電流
に写すカレントミラー回路２３とによりアクティブロー
ド差動増幅器２４を構成し、バイポーラトランジスタＱ
14のコレクタを出力端子としてある。
【００１２】一方、バイポーラトランジスタＱ11のコレ
クタ電圧が反転入力端に印加され、かつ基準電圧Ｖref
が非反転入力端に印加された演算増幅器２５の出力をバ
イポーラトランジスタＱ12およびＱ13のベースに印加
し、バイポーラトランジスタＱ11のベースとＱ14のベー
スとを共通接続して、アクティブロード差動増幅器２２
のプラス入力端（バイポーラトランジスタＱ12のベー
ス）とアクティブロード差動増幅器２４のプラス入力端
（バイポーラトランジスタＱ13のベース）を同電位と
し、アクティブロード差動増幅器２２のマイナス入力端
（バイポーラトランジスタＱ11のベース）とアクティブ
ロード差動増幅器２４のマイナス入力端（バイポーラト
ランジスタＱ14のベース）を同電位とし、アクティブロ
ード差動増幅器２２の入力端子に電流を入力し、アクテ
ィブロード差動増幅器２４の共通接続したエミッタから
制御電流を抽出させ、バイポーラトランジスタＱ14のコ
レクタから電流出力を取り出すように構成している。
クタ電圧が反転入力端に印加され、かつ基準電圧Ｖref
が非反転入力端に印加された演算増幅器２５の出力をバ
イポーラトランジスタＱ12およびＱ13のベースに印加
し、バイポーラトランジスタＱ11のベースとＱ14のベー
スとを共通接続して、アクティブロード差動増幅器２２
のプラス入力端（バイポーラトランジスタＱ12のベー
ス）とアクティブロード差動増幅器２４のプラス入力端
（バイポーラトランジスタＱ13のベース）を同電位と
し、アクティブロード差動増幅器２２のマイナス入力端
（バイポーラトランジスタＱ11のベース）とアクティブ
ロード差動増幅器２４のマイナス入力端（バイポーラト
ランジスタＱ14のベース）を同電位とし、アクティブロ
ード差動増幅器２２の入力端子に電流を入力し、アクテ
ィブロード差動増幅器２４の共通接続したエミッタから
制御電流を抽出させ、バイポーラトランジスタＱ14のコ
レクタから電流出力を取り出すように構成している。
【００１３】ここで、入力端子への入力電流をｉin、バ
イポーラトランジスタＱ11およびＱ 12の共通接続したエ
ミッタからの出力電流をＩR 、バイポーラトランジスタ
Ｑ13およびＱ14の共通接続したエミッタからの出力電流
（以下、制御電流と記す）をＩG 、出力電流をｉout と
する。
イポーラトランジスタＱ11およびＱ 12の共通接続したエ
ミッタからの出力電流をＩR 、バイポーラトランジスタ
Ｑ13およびＱ14の共通接続したエミッタからの出力電流
（以下、制御電流と記す）をＩG 、出力電流をｉout と
する。
【００１４】一般的にバイポーラトランジスタのコレク
タ電流に対するベース・エミッタ間電圧は、 ＶBE＝Ｖt ・ｌn （ＩC ／ＩS ） …（１） で表される。ここで、ＶBEはベース・エミッタ間電圧、
Ｖt はサーマルボルテージ（≒２６ｍＶ）、ＩC はコレ
クタ電流、ＩS はＶBEが０ボルトとなる単位電流であ
る。
タ電流に対するベース・エミッタ間電圧は、 ＶBE＝Ｖt ・ｌn （ＩC ／ＩS ） …（１） で表される。ここで、ＶBEはベース・エミッタ間電圧、
Ｖt はサーマルボルテージ（≒２６ｍＶ）、ＩC はコレ
クタ電流、ＩS はＶBEが０ボルトとなる単位電流であ
る。
【００１５】しかし、図２に示すようにアーリ電圧効果
によりコレクタ・エミッタ間電圧によってもベース・エ
ミッタ間電圧が変化してしまう。これを加味すると ＶBE＝Ｖt ・ｌn ｛（ＩC ・ＶA ）／ＩS ・（ＶA ＋ＶCE）｝ …（２） で表される。ここで、ＶA はアーリ電圧、ＶCEはコレク
タ・エミッタ間電圧である。
によりコレクタ・エミッタ間電圧によってもベース・エ
ミッタ間電圧が変化してしまう。これを加味すると ＶBE＝Ｖt ・ｌn ｛（ＩC ・ＶA ）／ＩS ・（ＶA ＋ＶCE）｝ …（２） で表される。ここで、ＶA はアーリ電圧、ＶCEはコレク
タ・エミッタ間電圧である。
【００１６】ここで、バイポーラトランジスタＱ11、Ｑ
12、Ｑ13、Ｑ14のベース・エミッタ間電圧をそれぞれＶ
BE11、ＶBE12、ＶBE13、ＶBE14、コレクタ電流を
ＩC11 、Ｉ C12 、ＩC13 、ＩC14 、コレクタ・エミッタ
間電圧をＶCE11、ＶCE12、ＶCE13、ＶCE14とすると、 ＶBE11−ＶBE12＝Ｖt ・ｌn ｛ＩC11 ・ＶA ・ＩS ・（ＶA ＋ＶCE12）／ ＩS ・（ＶA ＋ＶCE11）・ＩC12 ＶA ｝ ＝Ｖt ・ｌn ｛ＩC11 ・（ＶA ＋ＶCE12）／ ＩC12 （ＶA ＋ＶCE11）｝ …（３） 同様に、 ＶBE14−ＶBE13＝Ｖt ・ｌn ｛ＩC14 ・（ＶA ＋ＶCE13）／ ＩC13 ・（ＶA ＋ＶCE14）｝ …（４） となる。
12、Ｑ13、Ｑ14のベース・エミッタ間電圧をそれぞれＶ
BE11、ＶBE12、ＶBE13、ＶBE14、コレクタ電流を
ＩC11 、Ｉ C12 、ＩC13 、ＩC14 、コレクタ・エミッタ
間電圧をＶCE11、ＶCE12、ＶCE13、ＶCE14とすると、 ＶBE11−ＶBE12＝Ｖt ・ｌn ｛ＩC11 ・ＶA ・ＩS ・（ＶA ＋ＶCE12）／ ＩS ・（ＶA ＋ＶCE11）・ＩC12 ＶA ｝ ＝Ｖt ・ｌn ｛ＩC11 ・（ＶA ＋ＶCE12）／ ＩC12 （ＶA ＋ＶCE11）｝ …（３） 同様に、 ＶBE14−ＶBE13＝Ｖt ・ｌn ｛ＩC14 ・（ＶA ＋ＶCE13）／ ＩC13 ・（ＶA ＋ＶCE14）｝ …（４） となる。
【００１７】しかるに、バイポーラトランジスタＱ11の
ベースとバイポーラトランジスタＱ 14のベースは接続さ
れ、バイポーラトランジスタＱ12のベースとバイポーラ
トランジスタＱ13のベースは接続されているために、 ＶBE11＝ＶBE14 ＶBE12＝ＶBE13 …（５） である。
ベースとバイポーラトランジスタＱ 14のベースは接続さ
れ、バイポーラトランジスタＱ12のベースとバイポーラ
トランジスタＱ13のベースは接続されているために、 ＶBE11＝ＶBE14 ＶBE12＝ＶBE13 …（５） である。
【００１８】したがって、 ＶBE11−ＶBE12＝ＶBE14−ＶBE13 ∴ ＩC11 （ＶA ＋ＶCE12）／ＩC12 （ＶA ＋ＶCE11） ＝ＩC14 ・（ＶA ＋ＶCE13）／ＩC13 ・（ＶA ＋ＶCE14） …（６） となる。
【００１９】さらにアクティブロード差動増幅器２２と
アクティブロード差動増幅器２４とは同じ回路構成であ
り、 ＶBE11＝ＶBE14 ＶBE12＝ＶBE13 であることから、対称回路となる。ここで、例えば基準
電圧Ｖref を非反転入力とする反転増幅器２５で出力端
子の電圧を増幅して負帰還動作するようにして、位相反
転電流掛算・割算回路２０の出力端子の動作電圧をほぼ
基準電圧Ｖref にすることで、電源電圧ＶCCが変化した
場合にも ＶCE11≒ＶCE14 ＶCE12≒ＶCE13 …（７） が成立する。
アクティブロード差動増幅器２４とは同じ回路構成であ
り、 ＶBE11＝ＶBE14 ＶBE12＝ＶBE13 であることから、対称回路となる。ここで、例えば基準
電圧Ｖref を非反転入力とする反転増幅器２５で出力端
子の電圧を増幅して負帰還動作するようにして、位相反
転電流掛算・割算回路２０の出力端子の動作電圧をほぼ
基準電圧Ｖref にすることで、電源電圧ＶCCが変化した
場合にも ＶCE11≒ＶCE14 ＶCE12≒ＶCE13 …（７） が成立する。
【００２０】したがって、式（６）および式（７）から ＩC11 （ＶA ＋ＶCE12）／ＩC12 （ＶA ＋ＶCE11） ＝ＩC14 ・（ＶA ＋ＶCE12）／ＩC13 ・（ＶA ＋ＶCE11） ∴ ＩC14 ／ＩC11 ＝ＩC13 ／ＩC12 ＝（ＩC14 ＋ＩC13 ）／（ＩC11 ＋ＩC12 ） ＝ＩG ／ＩR ＝Ｋ …（８） となる。ここでＫは比例定数である。
【００２１】アクティブロード差動増幅器２２およびア
クティブロード差動増幅器２４は対称回路であるため、
カレントミラー回路２１および２３の電流ミラー係数ｐ
はどちらも同じとなる。したがって、通常は電流ミラー
係数は“ｐ＝１”のものを用いるが、カレントミラー回
路２１および２３の電流ミラー係数ｐは同一のため簡単
なカレントミラー回路を用いることができる。
クティブロード差動増幅器２４は対称回路であるため、
カレントミラー回路２１および２３の電流ミラー係数ｐ
はどちらも同じとなる。したがって、通常は電流ミラー
係数は“ｐ＝１”のものを用いるが、カレントミラー回
路２１および２３の電流ミラー係数ｐは同一のため簡単
なカレントミラー回路を用いることができる。
【００２２】アクティブロード差動増幅器２２の入力電
流Ｉinが入力端子へ流入する方向を正の方向とすると、 Ｉin＝ＩC11 −ｐＩC12 …（９） となる。
流Ｉinが入力端子へ流入する方向を正の方向とすると、 Ｉin＝ＩC11 −ｐＩC12 …（９） となる。
【００２３】アクティブロード差動増幅器２４の出力電
流Ｉout が出力端子から流出する方向を正の方向とする
と、 Ｉout ＝ｐＩC13 −ＩC14 …（１０） となる。
流Ｉout が出力端子から流出する方向を正の方向とする
と、 Ｉout ＝ｐＩC13 −ＩC14 …（１０） となる。
【００２４】式（８）、式（９）、式（１０）から Ｉout ＝−ＫＩin＝−Ｉin・ＩG ／ＩR …（１１） となる。すなわち、第１の実施例は理論上バイポーラト
ランジスタのアーリ電圧効果、電源電圧の影響を受け
ず、オフセット電圧が発生しない位相反転電流掛算・割
算回路（マイナスデルタゲインセル）となる。ここで、
制御電流ＩG が掛算入力電流であり、バイポーラトラン
ジスタＱ11およびＱ12の共通接続したエミッタからの出
力電流ＩR が割算入力電流である。
ランジスタのアーリ電圧効果、電源電圧の影響を受け
ず、オフセット電圧が発生しない位相反転電流掛算・割
算回路（マイナスデルタゲインセル）となる。ここで、
制御電流ＩG が掛算入力電流であり、バイポーラトラン
ジスタＱ11およびＱ12の共通接続したエミッタからの出
力電流ＩR が割算入力電流である。
【００２５】図３（ａ）および（ｂ）は上記した第１の
実施例を用いたコンプレッサ回路を示している。２７は
電流源である。図３（ａ）に示すコンプレッサ回路では
電流源２７の出力電流を割算電流とし、整流回路７の出
力電流を掛算電流として供給してある。図３（ａ）に示
すコンプレッサ回路では出力振幅を１０倍にするために
は整流回路７からの制御電流も１０倍になって加えられ
ているため、位相反転帰還電流は１００倍となる。つま
り、１００倍（４０ｄＢ）の入力信号変化に対し１０倍
（２０ｄＢ）の出力信号変化となる１／２の圧縮回路が
得られ、入力信号の位相と出力信号の位相とは同相とな
る。
実施例を用いたコンプレッサ回路を示している。２７は
電流源である。図３（ａ）に示すコンプレッサ回路では
電流源２７の出力電流を割算電流とし、整流回路７の出
力電流を掛算電流として供給してある。図３（ａ）に示
すコンプレッサ回路では出力振幅を１０倍にするために
は整流回路７からの制御電流も１０倍になって加えられ
ているため、位相反転帰還電流は１００倍となる。つま
り、１００倍（４０ｄＢ）の入力信号変化に対し１０倍
（２０ｄＢ）の出力信号変化となる１／２の圧縮回路が
得られ、入力信号の位相と出力信号の位相とは同相とな
る。
【００２６】図３（ｂ）に示すコンプレッサ回路では電
流源２７の出力電流を掛算電流とし、整流回路７の出力
電流を割算電流として供給してある。図３（ｂ）に示す
コンプレッサ回路では出力振幅１０倍（２０ｄＢ）に対
して整流回路７からの制御電流も１０倍で割算入力とし
て加えられているため、位相反転電流掛算・割算回路２
０の入力信号は振幅が１／１０倍されて位相反転電流と
して演算増幅回路９の反転入力端子に加えれられる。つ
まり、１００倍（４０ｄＢ）の入力信号が必要となり、
１／２の圧縮回路が得られ、入力信号の位相と出力信号
の位相とは同相となる。
流源２７の出力電流を掛算電流とし、整流回路７の出力
電流を割算電流として供給してある。図３（ｂ）に示す
コンプレッサ回路では出力振幅１０倍（２０ｄＢ）に対
して整流回路７からの制御電流も１０倍で割算入力とし
て加えられているため、位相反転電流掛算・割算回路２
０の入力信号は振幅が１／１０倍されて位相反転電流と
して演算増幅回路９の反転入力端子に加えれられる。つ
まり、１００倍（４０ｄＢ）の入力信号が必要となり、
１／２の圧縮回路が得られ、入力信号の位相と出力信号
の位相とは同相となる。
【００２７】図３（ｃ）は上記した第１の実施例を用い
たエキスパンダ回路を示している。図３（ｃ）に示すエ
キスパンダ回路では電流源２７の出力電流を割算電流と
し、整流回路７の出力電流を掛算電流として供給してあ
る。図３（ｃ）に示すエキスパンダ回路では入力振幅１
０倍（２０ｄＢ）に対し整流回路７からの制御電流も１
０倍で掛算入力として印加されるため、位相反転電流掛
算・割算回路２０の入力信号は振幅が１００倍（４０ｄ
Ｂ）されて位相反転電流として演算増幅回路９の反転入
力端子に加えられる。つまり、２倍の伸張回路が得ら
れ、入力信号と出力信号とは同相となる。
たエキスパンダ回路を示している。図３（ｃ）に示すエ
キスパンダ回路では電流源２７の出力電流を割算電流と
し、整流回路７の出力電流を掛算電流として供給してあ
る。図３（ｃ）に示すエキスパンダ回路では入力振幅１
０倍（２０ｄＢ）に対し整流回路７からの制御電流も１
０倍で掛算入力として印加されるため、位相反転電流掛
算・割算回路２０の入力信号は振幅が１００倍（４０ｄ
Ｂ）されて位相反転電流として演算増幅回路９の反転入
力端子に加えられる。つまり、２倍の伸張回路が得ら
れ、入力信号と出力信号とは同相となる。
【００２８】次に本発明の第２乃至第７の実施例を説明
する。いずれも直接接続によって、または演算増幅器に
よるフィードバックによってＶBE11＝ＶBE14、ＶBE12＝
ＶBE 13にしている。
する。いずれも直接接続によって、または演算増幅器に
よるフィードバックによってＶBE11＝ＶBE14、ＶBE12＝
ＶBE 13にしている。
【００２９】まず第２の実施例を説明する。
【００３０】図４は第２の実施例の構成を示す回路図で
ある。第２の実施例では、第１の実施例おけるバイポー
ラトランジスタＱ11のベースとバイポーラトランジスタ
Ｑ14のベースとの接続に代わって、基準電圧Ｖref をバ
イポーラトランジスタＱ14のベースに印加したものであ
るが、バイポーラトランジスタＱ11のベース電圧ＶB1 1
は演算増幅器２５によりＶB11 ＝Ｖref となることによ
ってＶBE11＝ＶBE14、ＶBE12＝ＶBE13とした例であっ
て、第１の実施例と同じ作用を行い、同一の効果を得る
ことができる。
ある。第２の実施例では、第１の実施例おけるバイポー
ラトランジスタＱ11のベースとバイポーラトランジスタ
Ｑ14のベースとの接続に代わって、基準電圧Ｖref をバ
イポーラトランジスタＱ14のベースに印加したものであ
るが、バイポーラトランジスタＱ11のベース電圧ＶB1 1
は演算増幅器２５によりＶB11 ＝Ｖref となることによ
ってＶBE11＝ＶBE14、ＶBE12＝ＶBE13とした例であっ
て、第１の実施例と同じ作用を行い、同一の効果を得る
ことができる。
【００３１】次に第３の実施例を説明する。
【００３２】図５は第３の実施例の構成を示す回路図で
ある。第３の実施例では、第１の実施例おけるバイポー
ラトランジスタＱ11のコレクタとベースとの接続を遮断
し、基準電圧Ｖref をバイポーラトランジスタＱ11およ
びＱ14のベースに印加することによってＶBE11＝
ＶBE14、ＶBE12＝ＶBE13とした例であって、第１の実施
例と同じ作用を行い、同一の効果を得ることができる。
ある。第３の実施例では、第１の実施例おけるバイポー
ラトランジスタＱ11のコレクタとベースとの接続を遮断
し、基準電圧Ｖref をバイポーラトランジスタＱ11およ
びＱ14のベースに印加することによってＶBE11＝
ＶBE14、ＶBE12＝ＶBE13とした例であって、第１の実施
例と同じ作用を行い、同一の効果を得ることができる。
【００３３】さらに、入力電流Ｉinからバイポーラトラ
ンジスタＱ11のベース電流は供給されないため、バイポ
ーラトランジスタＱ11のベース電流による誤差が生じな
いという効果がある。
ンジスタＱ11のベース電流は供給されないため、バイポ
ーラトランジスタＱ11のベース電流による誤差が生じな
いという効果がある。
【００３４】次に第４の実施例を説明する。
【００３５】図６は第４の実施例の構成を示す回路図で
ある。第４の実施例では、第１の実施例おける演算増幅
器２５を除去し、バイポーラトランジスタＱ12のベース
とバイポーラトランジスタＱ13のベースとの接続点に基
準電圧Ｖref を印加することによってＶBE11＝ＶBE14、
ＶBE12＝ＶBE13とした例であって、使用状態において、
ＶBE11≒ＶBE12であるので、電流の入力端Ｉinの動作電
圧ＶinはＶin≒Ｖrefとすることができて、第１の実施
例と同じ作用を行い、同一の効果を得ることができる。
この場合、入力電流ＩinからバイポーラトランジスタＱ
11のベース電流およびＱ14のベース電流が供給されるた
め、バイポーラトランジスタＱ11のベース電流およびＱ
14のベース電流による誤差が生ずるが、演算増幅器２５
が不要となって簡易な構成となる。
ある。第４の実施例では、第１の実施例おける演算増幅
器２５を除去し、バイポーラトランジスタＱ12のベース
とバイポーラトランジスタＱ13のベースとの接続点に基
準電圧Ｖref を印加することによってＶBE11＝ＶBE14、
ＶBE12＝ＶBE13とした例であって、使用状態において、
ＶBE11≒ＶBE12であるので、電流の入力端Ｉinの動作電
圧ＶinはＶin≒Ｖrefとすることができて、第１の実施
例と同じ作用を行い、同一の効果を得ることができる。
この場合、入力電流ＩinからバイポーラトランジスタＱ
11のベース電流およびＱ14のベース電流が供給されるた
め、バイポーラトランジスタＱ11のベース電流およびＱ
14のベース電流による誤差が生ずるが、演算増幅器２５
が不要となって簡易な構成となる。
【００３６】次に第５の実施例を説明する。
【００３７】図７は第５の実施例の構成を示す回路図で
ある。第５の実施例では、第１の実施例におけるバイポ
ーラトランジスタＱ11のコレクタとベースの接続を遮断
し、ユニポーラトランジスタ２８と、抵抗または電流源
２９とからなり、ゲートが入力端子に接続されたソース
フォロア３０を接続し、ソースフォロア３０からバイポ
ーラトランジスタＱ11のベース電流およびバイポーラト
ランジスタＱ14のベース電流を供給するように構成す
る。したがって、Ｖin＝Ｖref であり、ＶBE11＝
ＶBE14、ＶBE12＝ＶBE13は維持され、かつユニポーラト
ランジスタ２８の高入力抵抗のためにバイポーラトラン
ジスタＱ11のベース電流およびバイポーラトランジスタ
Ｑ14のベース電流による入力電流に対する影響は実質的
になくなり、ベース電流による誤差はなくなる。
ある。第５の実施例では、第１の実施例におけるバイポ
ーラトランジスタＱ11のコレクタとベースの接続を遮断
し、ユニポーラトランジスタ２８と、抵抗または電流源
２９とからなり、ゲートが入力端子に接続されたソース
フォロア３０を接続し、ソースフォロア３０からバイポ
ーラトランジスタＱ11のベース電流およびバイポーラト
ランジスタＱ14のベース電流を供給するように構成す
る。したがって、Ｖin＝Ｖref であり、ＶBE11＝
ＶBE14、ＶBE12＝ＶBE13は維持され、かつユニポーラト
ランジスタ２８の高入力抵抗のためにバイポーラトラン
ジスタＱ11のベース電流およびバイポーラトランジスタ
Ｑ14のベース電流による入力電流に対する影響は実質的
になくなり、ベース電流による誤差はなくなる。
【００３８】次に第６の実施例を説明する。
【００３９】図８は第６の実施例の構成を示す回路図で
ある。第６の実施例では、第５の実施例における演算増
幅器２５を除去し、ユニポーラトランジスタ３１と、抵
抗または電流源３２とからなり、ゲートに基準電圧Ｖ
ref が印加されたソースフォロア３３を設け、ユニポー
ラトランジスタ３１のソース電圧をバイポーラトランジ
スタＱ12、Ｑ13のベース電圧とする。したがって、Ｖ
BE11＝ＶBE14、ＶBE12＝Ｖ BE13は維持される。さらに抵
抗または電流源２９の電流と抵抗または電流源３２の電
流を設定することによって、ユニポーラトランジスタ２
８のゲートソース間電圧ＶGS28とユニポーラトランジス
タ３１のゲートソース間電圧ＶGS31とを、Ｖ GS28≒Ｖ
GS31とすることができ、また、ＶBE11≒ＶBE12、ＶBE13
≒ＶBE14であるからＶin≒Ｖref とできて、第５実施例
における演算増幅器２５に代わってソースフォロア３３
を設けることにより、第５実施例と同様の作用をさせる
ことができる。
ある。第６の実施例では、第５の実施例における演算増
幅器２５を除去し、ユニポーラトランジスタ３１と、抵
抗または電流源３２とからなり、ゲートに基準電圧Ｖ
ref が印加されたソースフォロア３３を設け、ユニポー
ラトランジスタ３１のソース電圧をバイポーラトランジ
スタＱ12、Ｑ13のベース電圧とする。したがって、Ｖ
BE11＝ＶBE14、ＶBE12＝Ｖ BE13は維持される。さらに抵
抗または電流源２９の電流と抵抗または電流源３２の電
流を設定することによって、ユニポーラトランジスタ２
８のゲートソース間電圧ＶGS28とユニポーラトランジス
タ３１のゲートソース間電圧ＶGS31とを、Ｖ GS28≒Ｖ
GS31とすることができ、また、ＶBE11≒ＶBE12、ＶBE13
≒ＶBE14であるからＶin≒Ｖref とできて、第５実施例
における演算増幅器２５に代わってソースフォロア３３
を設けることにより、第５実施例と同様の作用をさせる
ことができる。
【００４０】次に第７の実施例を説明する。
【００４１】図９は第７の実施例の構成を示す回路図で
ある。第７の実施例では、第２の実施例における基準電
圧Ｖref とバイポーラトランジスタＱ14のベースとの接
続を遮断し、バイポーラトランジスタＱ14のベースをバ
イポーラトランジスタＱ14のコレクタに接続して構成す
る。バイポーラトランジスタＱ11のベース電圧ＶB11は
演算増幅器２５によりＶB11 ＝Ｖref に、バイポーラト
ランジスタＱ14のベース電圧ＶB14 は反転増幅器２６に
よりＶB14 ＝Ｖref としている。したがって、ＶBE11＝
ＶBE14、ＶBE12＝ＶBE13は維持され、かつバイポーラト
ランジスタＱ11のベース電流は入力電流から分流し、バ
イポーラトランジスタＱ14のベース電流は出力電流から
分流して、電流増幅率が等しいためバイポーラトランジ
スタＱ11のベース電流およびバイポーラトランジスタＱ
14のベース電流による誤差が打ち消されて、バイポーラ
トランジスタＱ11のベース電流およびバイポーラトラン
ジスタＱ14のベース電流は誤差にならなくなる効果があ
る。
ある。第７の実施例では、第２の実施例における基準電
圧Ｖref とバイポーラトランジスタＱ14のベースとの接
続を遮断し、バイポーラトランジスタＱ14のベースをバ
イポーラトランジスタＱ14のコレクタに接続して構成す
る。バイポーラトランジスタＱ11のベース電圧ＶB11は
演算増幅器２５によりＶB11 ＝Ｖref に、バイポーラト
ランジスタＱ14のベース電圧ＶB14 は反転増幅器２６に
よりＶB14 ＝Ｖref としている。したがって、ＶBE11＝
ＶBE14、ＶBE12＝ＶBE13は維持され、かつバイポーラト
ランジスタＱ11のベース電流は入力電流から分流し、バ
イポーラトランジスタＱ14のベース電流は出力電流から
分流して、電流増幅率が等しいためバイポーラトランジ
スタＱ11のベース電流およびバイポーラトランジスタＱ
14のベース電流による誤差が打ち消されて、バイポーラ
トランジスタＱ11のベース電流およびバイポーラトラン
ジスタＱ14のベース電流は誤差にならなくなる効果があ
る。
【００４２】
【発明の効果】以上説明した如く本発明によれば、差動
接続のバイポーラトランジスタとカレントミラー回路と
により対称回路からなる第１および第２のアクティブロ
ード差動増幅器を構成し、第１および第２のアクティブ
ロード差動増幅器のプラス入力端を同電位とすると共
に、マイナス入力端を同電位とし、第１のアクティブロ
ード差動増幅器の出力端を第１の電流入力端子とし、第
１のアクティブロード差動増幅器の共通エミッタを割算
電流入力端子とし、第２のアクティブロード差動増幅器
の共通エミッタを掛算電流入力端子とし、第２のアクテ
ィブロード差動増幅器の出力端を電流出力端子としたた
め、入力電流と掛算電流との積を割算電流で除した出力
電流を得ることができ、アーリ電圧効果や、電源電圧変
動によるオフセット電流を大幅に軽減することができる
効果がある。
接続のバイポーラトランジスタとカレントミラー回路と
により対称回路からなる第１および第２のアクティブロ
ード差動増幅器を構成し、第１および第２のアクティブ
ロード差動増幅器のプラス入力端を同電位とすると共
に、マイナス入力端を同電位とし、第１のアクティブロ
ード差動増幅器の出力端を第１の電流入力端子とし、第
１のアクティブロード差動増幅器の共通エミッタを割算
電流入力端子とし、第２のアクティブロード差動増幅器
の共通エミッタを掛算電流入力端子とし、第２のアクテ
ィブロード差動増幅器の出力端を電流出力端子としたた
め、入力電流と掛算電流との積を割算電流で除した出力
電流を得ることができ、アーリ電圧効果や、電源電圧変
動によるオフセット電流を大幅に軽減することができる
効果がある。
【００４３】さらに本発明の位相反転電流掛算・割算回
路を用いてコンパンダ回路を構成したとき信号の極性が
反転することもないという効果がある。
路を用いてコンパンダ回路を構成したとき信号の極性が
反転することもないという効果がある。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】アーリ電圧効果の説明に供する特性図である。
【図３】本発明の第１の実施例を用いた音節型コンプレ
ッサおよびエクスパンダの構成を示すブロック図であ
る。
ッサおよびエクスパンダの構成を示すブロック図であ
る。
【図４】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図５】本発明の第３の実施例の構成を示す回路図であ
る。
る。
【図６】本発明の第４の実施例の構成を示す回路図であ
る。
る。
【図７】本発明の第５の実施例の構成を示す回路図であ
る。
る。
【図８】本発明の第６の実施例の構成を示す回路図であ
る。
る。
【図９】本発明の第７の実施例の構成を示す回路図であ
る。
る。
【図１０】従来例の構成を示す回路図である。
【図１１】従来例の回路図を用いた音節型コンプレッサ
およびエクスパンダの構成を示すブロック図である。
およびエクスパンダの構成を示すブロック図である。
７…整流回路 ２０…位相反転電流掛算・割算回路 ２１、２３…カレントミラー回路 ２２、２４…アクティブロード差動増幅器 ２５…演算増幅器 ２６…反転増幅器 ２７…電流源 ２８、３１…ユニポーラトランジスタ ２９、３２…抵抗または電流源 ３０、３３…ソースフォロア
Claims (2)
- 【請求項１】第１のバイポーラトランジスタと、第１の
バイポーラトランジスタのコレクタ電流と同一電流値の
コレクタ電流を流すカレントミラー回路が接続された第
２のバイポーラトランジスタとにより第１のアクティブ
ロード差動増幅器を構成し、 第３のバイポーラトランジスタと、第３のバイポーラト
ランジスタのコレクタ電流と同一電流値のコレクタ電流
を流すカレントミラー回路が接続された第４のバイポー
ラトランジスタとにより第２のアクティブロード差動増
幅器を構成し、 第１および第３のバイポーラトランジスタのベースを接
続して同電位とすると共に、第２および第４のバイポー
ラトランジスタのベースを接続もしくは等価的に同電位
とし、 コレクタをベースに接続もしくはコレクタとベースとを
等価的に零電位を含む一定電位とした第２のバイポーラ
トランジスタのコレクタを電流入力端子とし、第１のア
クティブロード差動増幅器の共通エミッタを割算電流入
力端子とし、第２のアクティブロード差動増幅器の共通
エミッタを掛算電流入力端子とし、 かつ第４のバイポーラトランジスタのコレクタを電流出
力端子とした ことを特徴とする位相反転電流掛算・割算
回路。 - 【請求項２】 請求項１記載の位相反転電流掛算・割算回
路において、基準電圧が非反転入力端に印加され、第２
のバイポーラトランジスタのコレクタの電圧が反転入力
端に印加され、かつ出力電圧を第１および第３のバイポ
ーラトランジスタのベースに印加する演算増幅器を備え
たことを特徴とする位相反転電流掛算・割算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067392A JP2732742B2 (ja) | 1992-02-18 | 1992-02-18 | 位相反転電流掛算・割算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067392A JP2732742B2 (ja) | 1992-02-18 | 1992-02-18 | 位相反転電流掛算・割算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233855A JPH05233855A (ja) | 1993-09-10 |
| JP2732742B2 true JP2732742B2 (ja) | 1998-03-30 |
Family
ID=12310243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067392A Expired - Fee Related JP2732742B2 (ja) | 1992-02-18 | 1992-02-18 | 位相反転電流掛算・割算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732742B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513093A (en) * | 1994-03-11 | 1996-04-30 | Miller Electric Mfg. Co. | Reduced open circuit voltage power supply and method of producing therefor |
| KR19990024431A (ko) * | 1997-09-02 | 1999-04-06 | 윤종용 | 아날로그 신호 곱셈장치 |
| CN101312651B (zh) | 2006-10-06 | 2013-05-15 | 敷岛糕点株式会社 | 年轮蛋糕的制造方法和制造设备 |
-
1992
- 1992-02-18 JP JP3067392A patent/JP2732742B2/ja not_active Expired - Fee Related
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|---|---|
| JPH05233855A (ja) | 1993-09-10 |
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| JPH0363847B2 (ja) |
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