JP3183410B2 - 定電流回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、定電流回路に関し、特
に、微小定電流回路に関する。
に、微小定電流回路に関する。
【０００２】
【従来の技術】図５は微小定電流回路の第１の従来例の
回路図である。ＮＰＮトランジスタ４９、５０から構成
されるカレントミラー回路の入力側は、ＮＰＮトランジ
スタ４９のベース、コレクタから抵抗５１を介して電源
電圧供給端子５２に接続され、ＮＰＮトランジスタ４９
のエミッタは接地される。カレントミラー回路の出力側
はＮＰＮトランジスタ５０のコレクタが電流出力端子５
３に接続され、ＮＰＮトランジスタ５０のエミッタは接
地されている。
回路図である。ＮＰＮトランジスタ４９、５０から構成
されるカレントミラー回路の入力側は、ＮＰＮトランジ
スタ４９のベース、コレクタから抵抗５１を介して電源
電圧供給端子５２に接続され、ＮＰＮトランジスタ４９
のエミッタは接地される。カレントミラー回路の出力側
はＮＰＮトランジスタ５０のコレクタが電流出力端子５
３に接続され、ＮＰＮトランジスタ５０のエミッタは接
地されている。
【０００３】電源電圧供給端子５２に印加する電圧をＶ
ｃｃ、抵抗５１の抵抗値をＲ５１、ＮＰＮトランジスタ
４９、５０のβ（エミッタ接地電流増幅率）をβ４１、
ＮＰＮトランジスタ４９と５０のエミッタ面積比を１：
１として、抵抗５１に流れる電流をＩ５１、電流出力端
子５３に流れ込む電流をＩ５３、ＮＰＮトランジスタ４
９、５０のベース、エミッタ間電圧をＶBEとすると、
ｃｃ、抵抗５１の抵抗値をＲ５１、ＮＰＮトランジスタ
４９、５０のβ（エミッタ接地電流増幅率）をβ４１、
ＮＰＮトランジスタ４９と５０のエミッタ面積比を１：
１として、抵抗５１に流れる電流をＩ５１、電流出力端
子５３に流れ込む電流をＩ５３、ＮＰＮトランジスタ４
９、５０のベース、エミッタ間電圧をＶBEとすると、
【数１】
【数２】 となる。またＮＰＮトランジスタ４９と５０のエミッタ
面積比をｎ：１とすると
面積比をｎ：１とすると
【数３】 となり、ＮＰＮトランジスタ４９と５０のエミッタ面積
比により、電流出力端子５３に流れ込む電流Ｉ５３が決
定される。
比により、電流出力端子５３に流れ込む電流Ｉ５３が決
定される。
【０００４】ここで、電源電圧供給端子５２に直流電圧
１０Ｖを印加して、電流出力端子５３に１μＡの微小電
流を発生させるには、カレントミラー回路のＮＰＮトラ
ンジスタ４９と５０のエミッタ面積比を１：１、β４１
＝１００の時に、式数２より抵抗５１を９．３ΜΩに設
定することで実現できる。
１０Ｖを印加して、電流出力端子５３に１μＡの微小電
流を発生させるには、カレントミラー回路のＮＰＮトラ
ンジスタ４９と５０のエミッタ面積比を１：１、β４１
＝１００の時に、式数２より抵抗５１を９．３ΜΩに設
定することで実現できる。
【０００５】また同様に、ＮＰＮトランジスタ４９と５
０のエミッタ面積比を１００：１、β４１＝１００とす
ると、抵抗５１は９３ＫΩとなる。
０のエミッタ面積比を１００：１、β４１＝１００とす
ると、抵抗５１は９３ＫΩとなる。
【０００６】図６は微小定電流回路の第２の従来例で、
一般にウィドラ回路と呼ばれる回路図である。ＮＰＮト
ランジスタ５４、５５から構成されるカレントミラー回
路の入力側は、ＮＰＮトランジスタ５４のベース、コレ
クタが抵抗５６を介して電源電圧供給端子５８に接続さ
れ、ＮＰＮトランジスタ５４のエミッタは接地される。
一般にウィドラ回路と呼ばれる回路図である。ＮＰＮト
ランジスタ５４、５５から構成されるカレントミラー回
路の入力側は、ＮＰＮトランジスタ５４のベース、コレ
クタが抵抗５６を介して電源電圧供給端子５８に接続さ
れ、ＮＰＮトランジスタ５４のエミッタは接地される。
【０００７】カレントミラー回路の出力側はＮＰＮトラ
ンジスタ５５のコレクタが電流出力端子５９に接続さ
れ、ＮＰＮトランジスタ５５のエミッタは抵抗５７を介
して接地される。
ンジスタ５５のコレクタが電流出力端子５９に接続さ
れ、ＮＰＮトランジスタ５５のエミッタは抵抗５７を介
して接地される。
【０００８】電源電圧供給端子５８に印加する電圧をＶ
ｃｃ、抵抗５６の抵抗値をＲ５６、抵抗５７の抵抗値を
Ｒ５７、ＮＰＮトランジスタ５４、５５のβをβ５１、
ＮＰＮトランジスタ５４と５５のエミッタ面積比を１：
１として、抵抗５６に流れる電流をＩ５６、電流出力端
子５９に流れ込む電流をＩ５９とすると、
ｃｃ、抵抗５６の抵抗値をＲ５６、抵抗５７の抵抗値を
Ｒ５７、ＮＰＮトランジスタ５４、５５のβをβ５１、
ＮＰＮトランジスタ５４と５５のエミッタ面積比を１：
１として、抵抗５６に流れる電流をＩ５６、電流出力端
子５９に流れ込む電流をＩ５９とすると、
【数４】 ｑ：電子の電荷、ｋ：ボルツマン定数、Ｔ：絶対温度 となり、抵抗５７によって電流出力端子５９に流れ込む
電流Ｉ５９が決定される。
電流Ｉ５９が決定される。
【０００９】電源電圧供給端子５８に直流電圧１０Ｖを
印加して、抵抗５６に１００μＡの電流を流すことで電
流出力端子５９に１μＡの微小電流を発生させるには、
カレントミラー回路のＮＰＮトランジスタ５４と５５の
エミッタ面積比を１：１、β５１＝１００の時に、式数
４より、抵抗５６を９３ＫΩ、抵抗５７を１２０ＫΩに
設定することで実現できる。
印加して、抵抗５６に１００μＡの電流を流すことで電
流出力端子５９に１μＡの微小電流を発生させるには、
カレントミラー回路のＮＰＮトランジスタ５４と５５の
エミッタ面積比を１：１、β５１＝１００の時に、式数
４より、抵抗５６を９３ＫΩ、抵抗５７を１２０ＫΩに
設定することで実現できる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た第１の従来例の微小定電流回路では、前述の通り抵抗
５１に高抵抗を用いるために、ペレット上での抵抗５１
の面積が大きくなり、ペレット縮小化が困難であった。
た第１の従来例の微小定電流回路では、前述の通り抵抗
５１に高抵抗を用いるために、ペレット上での抵抗５１
の面積が大きくなり、ペレット縮小化が困難であった。
【００１１】またカレントミラー回路のＮＰＮトランジ
スタ４９と５０のエミッタ面積比をｎ：１に設定した場
合には、抵抗５１の抵抗値はエミッタ面積比１：１の場
合より低抵抗になる為に、抵抗の面積は狭く成るが、Ｎ
ＰＮトランジスタ５０のｎ倍の面積を必要とし、同様に
ペレット縮小化が困難であった。
スタ４９と５０のエミッタ面積比をｎ：１に設定した場
合には、抵抗５１の抵抗値はエミッタ面積比１：１の場
合より低抵抗になる為に、抵抗の面積は狭く成るが、Ｎ
ＰＮトランジスタ５０のｎ倍の面積を必要とし、同様に
ペレット縮小化が困難であった。
【００１２】また、第２の従来例の微小定電流回路で
は、抵抗５６、５７の抵抗値が第１の従来例の抵抗５１
より低抵抗で、しかもＮＰＮトランジスタ５４、５５は
第１の従来例のＮＰＮトランジスタ４９、５０より狭い
エミッタ面積で微小定電流を発生させることができる。
しかるに、ＮＰＮトランジスタ５４のエミッタ電流ＩE
５４とＮＰＮトランジスタ５５のエミッタ電流ＩE ５５
は
は、抵抗５６、５７の抵抗値が第１の従来例の抵抗５１
より低抵抗で、しかもＮＰＮトランジスタ５４、５５は
第１の従来例のＮＰＮトランジスタ４９、５０より狭い
エミッタ面積で微小定電流を発生させることができる。
しかるに、ＮＰＮトランジスタ５４のエミッタ電流ＩE
５４とＮＰＮトランジスタ５５のエミッタ電流ＩE ５５
は
【数５】ＩE ５４》ＩE ５５ の関係になる為に、ＮＰＮトランジスタ５４と５５のＶ
BE温度特性は、一般に知られているように
BE温度特性は、一般に知られているように
【数６】
【数７】 ＶBE５４：ＮＰＮトランジスタ５４のＢ−Ｅ間電圧 ＶBE５５：ＮＰＮトランジスタ５５のＢ−Ｅ間電圧 Ｅｇ ： エネルギーギャップ Ｉｓ：飽和電流 となり、ＮＰＮトランジスタ５４と５５の温度特性は
【数８】 の関係になる。
【００１３】よって、電流出力端子５９に流れ込む電流
Ｉ５９は温度変化による変動が大きくなるという課題が
あった。
Ｉ５９は温度変化による変動が大きくなるという課題が
あった。
【００１４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な定電流
回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な定電流
回路を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成する為
に、本発明の定電流回路は、相対なバイポーラトランジ
スタから成る差動対回路と、差動対回路の負荷となる第
１のカレントミラー回路と、差動対回路に定電流を供給
する定電流源と、差動対回路の正相入力、逆相入力に電
圧を印加するバイアス回路と、差動対回路の出力に接続
されている第２のカレントミラー回路とを備えて構成さ
れ、差動対回路の正相入力、逆相入力に印加する基準電
圧に差電圧を発生させ、差動対回路を不平衡にすること
により差動対回路と第１のカレントミラー回路の間に発
生する差電流を利用して、差動対回路の出力から第２の
カレントミラー回路を介して電流出力端子に微小電流を
発生させることを特徴としている。
に、本発明の定電流回路は、相対なバイポーラトランジ
スタから成る差動対回路と、差動対回路の負荷となる第
１のカレントミラー回路と、差動対回路に定電流を供給
する定電流源と、差動対回路の正相入力、逆相入力に電
圧を印加するバイアス回路と、差動対回路の出力に接続
されている第２のカレントミラー回路とを備えて構成さ
れ、差動対回路の正相入力、逆相入力に印加する基準電
圧に差電圧を発生させ、差動対回路を不平衡にすること
により差動対回路と第１のカレントミラー回路の間に発
生する差電流を利用して、差動対回路の出力から第２の
カレントミラー回路を介して電流出力端子に微小電流を
発生させることを特徴としている。
【００１６】
【作用】図１は本発明に係る定電流回路のブロック図で
ある。
ある。
【００１７】差動対回路１の正相、逆相入力には、バイ
アス回路４から基準電圧が印加される。
アス回路４から基準電圧が印加される。
【００１８】第１のカレントミラー回路２は、差動対回
路１の負荷として差動対回路１に接続される。
路１の負荷として差動対回路１に接続される。
【００１９】定電流源３は差動対回路１に接続され、差
動対回路１に定電流を供給する。
動対回路１に定電流を供給する。
【００２０】差動対回路１の正相入力に基準電圧Ｖ１、
逆相入力に基準電圧Ｖ２を印加すると、基準電圧Ｖ１と
基準電圧Ｖ２の差電圧に応じた電流が差動対回路１の出
力に発生する。
逆相入力に基準電圧Ｖ２を印加すると、基準電圧Ｖ１と
基準電圧Ｖ２の差電圧に応じた電流が差動対回路１の出
力に発生する。
【００２１】差動対回路１の出力は第２のカレントミラ
ー回路５の入力側に接続され、第２のカレントミラー回
路５の出力に接続した電流出力端子６から微小電流を出
力する。
ー回路５の入力側に接続され、第２のカレントミラー回
路５の出力に接続した電流出力端子６から微小電流を出
力する。
【００２２】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００２３】図１は本発明の基本的実施例を示すブロッ
ク構成図であり、図２は本発明に係る定電流回路の第１
の実施例を示す回路構成図である。
ク構成図であり、図２は本発明に係る定電流回路の第１
の実施例を示す回路構成図である。
【００２４】図１、図２を参照するに、ＮＰＮトランジ
スタ３４、３５から構成される差動対回路１の逆相入力
であるＮＰＮトランジスタ３４のベースは、ダイオード
３８、３９を介して電源電圧供給端子４７に接続される
とともに、抵抗４３を介して接地されている。
スタ３４、３５から構成される差動対回路１の逆相入力
であるＮＰＮトランジスタ３４のベースは、ダイオード
３８、３９を介して電源電圧供給端子４７に接続される
とともに、抵抗４３を介して接地されている。
【００２５】差動対回路１の正相入力であるＮＰＮトラ
ンジスタ３５のベースは、ダイオード４０、４１を介し
て電源電圧供給端子４７に接続されるとともに、抵抗４
６を介して接地されている。
ンジスタ３５のベースは、ダイオード４０、４１を介し
て電源電圧供給端子４７に接続されるとともに、抵抗４
６を介して接地されている。
【００２６】差動対回路１のＮＰＮトランジスタ３４、
３５の共通エミッタはＮＰＮトランジスタ３７のコレク
タに接続され、ＮＰＮトランジスタ３７のエミッタは接
地されている。ＮＰＮトランジスタ３６、３７はカレン
トミラー回路による定電流源３を構成し、ＮＰＮトラン
ジスタ３６のベース、コレクタは抵抗４２を介して電源
電圧供給端子４７に、ＮＰＮトランジスタ３６のエミッ
タは接地されている。
３５の共通エミッタはＮＰＮトランジスタ３７のコレク
タに接続され、ＮＰＮトランジスタ３７のエミッタは接
地されている。ＮＰＮトランジスタ３６、３７はカレン
トミラー回路による定電流源３を構成し、ＮＰＮトラン
ジスタ３６のベース、コレクタは抵抗４２を介して電源
電圧供給端子４７に、ＮＰＮトランジスタ３６のエミッ
タは接地されている。
【００２７】第１のカレントミラー回路２はＰＮＰトラ
ンジスタ２６、２７、３０、３１より構成され、ＰＮＰ
トランジスタ２６、２７のエミッタは電源電圧供給端子
４７に、ＰＮＰトランジスタ３０のベース、コレクタは
ＮＰＮトランジスタ３４のコレクタに、ＰＮＰトランジ
スタ３１のコレクタはＮＰＮトランジスタ３５のコレク
タにそれぞれ接続されている。
ンジスタ２６、２７、３０、３１より構成され、ＰＮＰ
トランジスタ２６、２７のエミッタは電源電圧供給端子
４７に、ＰＮＰトランジスタ３０のベース、コレクタは
ＮＰＮトランジスタ３４のコレクタに、ＰＮＰトランジ
スタ３１のコレクタはＮＰＮトランジスタ３５のコレク
タにそれぞれ接続されている。
【００２８】差動対回路１の出力であるＮＰＮトランジ
スタ３５のコレクタはＰＮＰトランジスタ２８、２９、
３２、３３より構成された第２のカレントミラー回路５
の入力側であるＰＮＰトランジスタ３２のベース、コレ
クタに、ＰＮＰトランジスタ２８、２９のエミッタは電
源電圧供給端子４７にそれぞれ接続されている。
スタ３５のコレクタはＰＮＰトランジスタ２８、２９、
３２、３３より構成された第２のカレントミラー回路５
の入力側であるＰＮＰトランジスタ３２のベース、コレ
クタに、ＰＮＰトランジスタ２８、２９のエミッタは電
源電圧供給端子４７にそれぞれ接続されている。
【００２９】第２のカレントミラー回路５の出力側のＰ
ＮＰトランジスタ３３のコレクタは電流出力端子４８と
接続され、電流出力端子４８より定電流が出力される。
ＮＰトランジスタ３３のコレクタは電流出力端子４８と
接続され、電流出力端子４８より定電流が出力される。
【００３０】差動対回路１のＮＰＮトランジスタ３４の
エミッタ電流をＩ３４、ＮＰＮトランジスタ３５のエミ
ッタ電流をＩ３５、ＮＰＮトランジスタ３４のベースに
印加する基準電圧をＶ３４、ＮＰＮトランジスタ３５の
ベースに印加する基準電圧をＶ３５、ＮＰＮトランジス
タ３４、３５のエミッタ面積は等しく、なお第１のカレ
ントミラー回路２、第２のカレントミラー回路５、電流
源のカレントミラー比が１：１である時に、ＮＰＮトラ
ンジスタ３４のエミッタ電流Ｉ３４、ＮＰＮトランジス
タ３５のエミッタ電流Ｉ３５と基準電圧Ｖ３４、Ｖ３５
は
エミッタ電流をＩ３４、ＮＰＮトランジスタ３５のエミ
ッタ電流をＩ３５、ＮＰＮトランジスタ３４のベースに
印加する基準電圧をＶ３４、ＮＰＮトランジスタ３５の
ベースに印加する基準電圧をＶ３５、ＮＰＮトランジス
タ３４、３５のエミッタ面積は等しく、なお第１のカレ
ントミラー回路２、第２のカレントミラー回路５、電流
源のカレントミラー比が１：１である時に、ＮＰＮトラ
ンジスタ３４のエミッタ電流Ｉ３４、ＮＰＮトランジス
タ３５のエミッタ電流Ｉ３５と基準電圧Ｖ３４、Ｖ３５
は
【数９】 の関係が成り立つ。
【００３１】また電流出力端子４８に出力される電流Ｉ
４８は
４８は
【数１０】Ｉ４８＝Ｉ３５−Ｉ３４ となるところから、式数１０を満たす様なエミッタ電流
比Ｉ３５／Ｉ３４を式数９に代入することで基準電圧の
差電圧Ｖ３５−Ｖ３４を求めることができる。
比Ｉ３５／Ｉ３４を式数９に代入することで基準電圧の
差電圧Ｖ３５−Ｖ３４を求めることができる。
【００３２】ここで基準電圧の差電圧Ｖ３５−Ｖ３４は
ダイオード３８、３９の順方向電圧の和とダイオード４
０、４１の順方向電圧の和の差電圧に相当し、従ってダ
イオード３８の順方向電圧をＶF ３８ダイオード３９の
順方向電圧をＶF ３９、ダイオード４０の順方向電圧を
ＶF ４０、ダイオード４０の順方向電圧をＶF ４１とす
ると、
ダイオード３８、３９の順方向電圧の和とダイオード４
０、４１の順方向電圧の和の差電圧に相当し、従ってダ
イオード３８の順方向電圧をＶF ３８ダイオード３９の
順方向電圧をＶF ３９、ダイオード４０の順方向電圧を
ＶF ４０、ダイオード４０の順方向電圧をＶF ４１とす
ると、
【数１１】 Ｖ３５−Ｖ３４＝ＶF ３８＋ＶF ３９−（ＶF ４０＋ＶF ４１） となる様にダイオード３８、３９に流れる電流Ｉ４３、
ダイオード４０、４１に流れる電流Ｉ４６を抵抗４３、
抵抗４６によって設定する。
ダイオード４０、４１に流れる電流Ｉ４６を抵抗４３、
抵抗４６によって設定する。
【００３３】電源電圧供給端子４７に１０Ｖを印加し、
定電流源３に２００μＡの定電流を流すことで電流出力
端子４８に１μＡの微小電流を発生させるには、式数９
より基準電圧の差電圧Ｖ３５−Ｖ３４は０．２６ｍＶと
なるところから
定電流源３に２００μＡの定電流を流すことで電流出力
端子４８に１μＡの微小電流を発生させるには、式数９
より基準電圧の差電圧Ｖ３５−Ｖ３４は０．２６ｍＶと
なるところから
【数１２】ＶF ４０−ＶF ３８＝−０．１３（ｍＶ） の関係式が成立する様な電流比Ｉ４６／Ｉ４３を求め
る。
る。
【数１３】 より、電流比Ｉ４６／Ｉ４３は０．９９５となり、従っ
て、抵抗４３は８６ｋΩ、抵抗４６は８６．４３ｋΩと
なる。
て、抵抗４３は８６ｋΩ、抵抗４６は８６．４３ｋΩと
なる。
【００３４】図３は本発明に係る定電流回路の第２の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【００３５】図１、図３を参照するに、この第２の実施
例では、差動対回路１のＮＰＮトランジスタ３４のエミ
ッタから抵抗４４を介して定電流源３のＮＰＮトランジ
スタ３７のコレクタに、差動対回路１のＮＰＮトランジ
スタ３５のエミッタから抵抗４５を介して定電流源３の
ＮＰＮトランジスタ３７のコレクタにそれぞれ接続し、
差動対回路１のゲインを低くしている。その他の構成は
図２に示された第１の実施例と全く同じである。
例では、差動対回路１のＮＰＮトランジスタ３４のエミ
ッタから抵抗４４を介して定電流源３のＮＰＮトランジ
スタ３７のコレクタに、差動対回路１のＮＰＮトランジ
スタ３５のエミッタから抵抗４５を介して定電流源３の
ＮＰＮトランジスタ３７のコレクタにそれぞれ接続し、
差動対回路１のゲインを低くしている。その他の構成は
図２に示された第１の実施例と全く同じである。
【００３６】これによって、差動対回路１の正相、逆相
入力に印加する基準電圧の差電圧が高く設定でき、さら
にダイオード３８、３９に流れる電流Ｉ４３とダイオー
ド４０、４１に流れる電流Ｉ４６の電流比を大きくする
ことが可能である為に、抵抗４３と抵抗４６の相対比が
取りやすくなる効果を有する。
入力に印加する基準電圧の差電圧が高く設定でき、さら
にダイオード３８、３９に流れる電流Ｉ４３とダイオー
ド４０、４１に流れる電流Ｉ４６の電流比を大きくする
ことが可能である為に、抵抗４３と抵抗４６の相対比が
取りやすくなる効果を有する。
【００３７】図４は本発明に係る定電流回路の第３の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【００３８】図４を参照するに、この第３の実施例で
は、図３に示された第２の実施例において、抵抗４４、
抵抗４５をそれぞれタイオード６０、ダイオード６１に
置き換えられ、その他の構成は第２の実施例と全く同じ
である。
は、図３に示された第２の実施例において、抵抗４４、
抵抗４５をそれぞれタイオード６０、ダイオード６１に
置き換えられ、その他の構成は第２の実施例と全く同じ
である。
【００３９】この第３の実施例においても、ダイオード
６０、ダイオード６１の動作抵抗により差動対回路１の
ゲインを低くし、抵抗４３と抵抗４６の相対比が取りや
すくなる効果を有する。
６０、ダイオード６１の動作抵抗により差動対回路１の
ゲインを低くし、抵抗４３と抵抗４６の相対比が取りや
すくなる効果を有する。
【００４０】さらに高抵抗及びエミッタ面積の大きいト
ランジスタを必要としない為に、ＩＣ化の際に、ペレッ
トの面積をさらに小さくする効果を有する。
ランジスタを必要としない為に、ＩＣ化の際に、ペレッ
トの面積をさらに小さくする効果を有する。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
差動対回路の正相、逆相入力に入力する基準電圧の差電
圧に応じた電流出力を電流出力端子に出力することで、
抵抗値を低く、同等なトランジスタのエミッタ面積比で
微小定電流を発生させることが可能となり、ペレット上
での抵抗、トランジスタの面積を最小に抑えることによ
りペレットの縮小化が可能となり、ペレットの原価低減
という効果が得られる。
差動対回路の正相、逆相入力に入力する基準電圧の差電
圧に応じた電流出力を電流出力端子に出力することで、
抵抗値を低く、同等なトランジスタのエミッタ面積比で
微小定電流を発生させることが可能となり、ペレット上
での抵抗、トランジスタの面積を最小に抑えることによ
りペレットの縮小化が可能となり、ペレットの原価低減
という効果が得られる。
【００４２】さらに本発明によれば、定電流源のカレン
トミラー比を１：１にすることで、トランジスタのＶBE
温度特性は等しく、さらに差動対回路の正相入力側、逆
相入力側トランジスタのエミッタ電流を等しくすること
でトランジスタのＶBEの温度特性を等しくすることがで
きるために、温度変化による出力電流の電流値変動を抑
える効果が得られる。
トミラー比を１：１にすることで、トランジスタのＶBE
温度特性は等しく、さらに差動対回路の正相入力側、逆
相入力側トランジスタのエミッタ電流を等しくすること
でトランジスタのＶBEの温度特性を等しくすることがで
きるために、温度変化による出力電流の電流値変動を抑
える効果が得られる。
【００４３】また本発明による第２の実施例によれば、
差動対回路の正相、逆相入力に印加する基準電圧の差電
圧が高く設定でき、さらにダイオード３８、３９に流れ
る電流Ｉ４３とダイオード４０、４１に流れる電流Ｉ４
６の電流比を大きくすることが可能である為に、抵抗４
３と抵抗４６の相対比が取りやすくなる。
差動対回路の正相、逆相入力に印加する基準電圧の差電
圧が高く設定でき、さらにダイオード３８、３９に流れ
る電流Ｉ４３とダイオード４０、４１に流れる電流Ｉ４
６の電流比を大きくすることが可能である為に、抵抗４
３と抵抗４６の相対比が取りやすくなる。
【００４４】さらに本発明による第３の実施例において
も、ダイオード６０、ダイオード６１の動作抵抗により
差動対回路のゲインを低くし、抵抗４３と抵抗４６の相
対比が取りやすくなるとともに、さらに高抵抗及びエミ
ッタ面積の大きいトランジスタを必要としない為に、Ｉ
Ｃ化の際にペレットの面積をさらに小さくできる効果が
得られる。
も、ダイオード６０、ダイオード６１の動作抵抗により
差動対回路のゲインを低くし、抵抗４３と抵抗４６の相
対比が取りやすくなるとともに、さらに高抵抗及びエミ
ッタ面積の大きいトランジスタを必要としない為に、Ｉ
Ｃ化の際にペレットの面積をさらに小さくできる効果が
得られる。
【図１】本発明に係る定電流回路の基本的実施例を示す
ブロック構成図である。
ブロック構成図である。
【図２】本発明に係る定電流回路の第１の実施例を示す
回路構成図である。
回路構成図である。
【図３】本発明に係る定電流回路の第２の実施例を示す
回路構成図である。
回路構成図である。
【図４】本発明に係る定電流回路の第３の実施例を示す
回路構成図である。
回路構成図である。
【図５】第１の従来例の回路図である。
【図６】第２の従来例の回路図である。
１…差動対回路 ２…第１のカレントミラー回路 ３…定電流源 ４…バイアス回路 ５…第２のカレントミラー回路 ６、４８、５３、５９…電流出力端子 ２６〜３３…ＰＮＰトランジスタ ３４〜３７、４９、５０、５４、５５…ＮＰＮトランジ
スタ ４２〜４６、５１、５６、５７…抵抗 ４７、５２、５８…電源電圧供給端子 ３８〜４１、６０、６１…ダイオード
スタ ４２〜４６、５１、５６、５７…抵抗 ４７、５２、５８…電源電圧供給端子 ３８〜４１、６０、６１…ダイオード
Claims (3)
- 【請求項１】 相対な第１、第２のバイポーラトランジ
スタから成る差動対回路と、該差動対回路の負荷となる
第１のカレントミラー回路と、前記差動対回路に定電流
を供給する定電流源と、前記差動対回路の正相入力、逆
相入力に電圧を印加するバイアス回路と、前記差動対回
路の出力に接続されている第２のカレントミラー回路と
を備え、前記差動対回路の正相入力、逆相入力に印加す
る基準電圧に差電圧を発生させ、該差動対回路を不平衡
にすることにより該差動対回路と前記第１のカレントミ
ラー回路の間に発生する差電流を利用して、前記差動対
回路の出力から前記第２のカレントミラー回路を介して
電流出力端子に微小電流を発生させることを特徴とする
定電流回路。 - 【請求項２】 前記差動対回路の前記第１のトランジス
タのエミッタを第１の抵抗を介して、前記第２のトラン
ジスタのエミッタを第２の抵抗を介して前記定電流源に
それぞれ接続することを更に特徴とする請求項１に記載
の定電流回路。 - 【請求項３】 前記差動対回路の前記第１のトランジス
タのエミッタを第１のダイオードを介して、前記第２の
トランジスタのエミッタを第２のダイオードを介して前
記定電流源にそれぞれ接続することを更に特徴とする請
求項１に記載の定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20805991A JP3183410B2 (ja) | 1991-08-20 | 1991-08-20 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20805991A JP3183410B2 (ja) | 1991-08-20 | 1991-08-20 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0546267A JPH0546267A (ja) | 1993-02-26 |
| JP3183410B2 true JP3183410B2 (ja) | 2001-07-09 |
Family
ID=16549962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20805991A Expired - Fee Related JP3183410B2 (ja) | 1991-08-20 | 1991-08-20 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183410B2 (ja) |
-
1991
- 1991-08-20 JP JP20805991A patent/JP3183410B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546267A (ja) | 1993-02-26 |
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