KR100376484B1

KR100376484B1 - 차동 전류/전압 변환회로

Info

Publication number: KR100376484B1
Application number: KR10-2000-0061788A
Authority: KR
Inventors: 김창현; 김석용
Original assignee: 삼성전기주식회사
Priority date: 2000-10-20
Filing date: 2000-10-20
Publication date: 2003-03-17
Also published as: KR20020030981A

Abstract

본 발명은 차동 전류/전압 변환회로에 관한 것으로, 본 발명에 따른 차동 전류/전압 변환회로는 전류(Iss)를 각각 제공하는 제1 및 제2 전류원(21,22); 제1 기준전압(Vref)과 상기 제1 전류원(21)에 의한 내부 전압간의 차이로 전류(I1)를 제어하는 제1 피드백 회로부(24); 상기 제1 기준전압(Vref)과 출력전압(Vcub)을 접속하는 복수의 저항을 포함하여, 이 복수의 저항에 의해 제2 기준전압(Vn5)으로 제공하는 전압분할 회로부(25); 제2 기준전압(Vn5)과 상기 제2 전류원(22)에 의한 내부 전압간의 차이로 전류(I2)를 제어하는 제2 피드백 회로부(26); 입력 전류(Icubn)와 제1 피드백 회로부(24)에 의한 전류(I1)의 합한 전류에 의한 전압(VR4)과, 입력 전류(Icubp)와 제2 피드백 회로부(26)에 의한 전류(I2)의 합한 전류에 의한 전압(VR5)를 차동 증폭하여 출력전압(Vcub)을 제공하는 차동 증폭부(23); 를 포함하며, 이와같은 본 발명은 두 입력전류의 차를 구하기 위한 별도의 차동 전류 발생회로 없이, 두 입력전류의 차를 직접 전압으로 변환시키도록 하고, 이 출력전압이 전원전압에 의해 영향을 받지 않도록 한다.

Description

차동 전류/전압 변환회로{DIFFERENTIAL CURRENT/VOLTAGE CONVERTING CIRCUIT}

본 발명은 차동 전류/전압 변환회로에 관한 것으로, 특히 두 입력전류의 차를 구하기 위한 별도의 차동 전류 발생회로 없이, 두 입력전류의 차를 직접 전압으로 변환시키도록 하고, 이 출력전압이 전원전압에 의해 영향을 받지 않도록 하는 차동 전류/전압 변환회로에 관한 것이다.

일반적으로, 온도보상형 수정발진기(TCXO:Temperature Compensating crystal Oscillator)는 IC내부에서 제어전압을 만들어 오실레이터의 부하 캐패시턴스를 가변시킴으로서 오실레이터의 온도-주파수특성을 보상하게 된다. 상기 부하 캐패시턴스의 제어전압은 온도에 대한 3차 전압, 온도에 비례하는 1차 전압, 그리고 직류(DC)전압의 합으로 이루어진다.

도 1a는 온도-센싱전압 특성 그래프이고, 도 1b는 순방향 및 역방향 전류 특성 그래프이며, 도 1c는 온도-출력전압 특성그래프이다.

도 1a,도 1b 및 도 1c를 참조하면, 온도보상형 수정발진기(TCXO)용 IC는 온도에 비례하는 1차 전압을 이용하여 순방향 및 역방향 전류, 즉 2개의 3차 전류를 만들고, 이 전류의 차이를 전압으로 변환하여 3차 전압(cubic voltage)을 만든다. 그러므로 3차 전압을 만들기 위해서는 순방향과 역방향의 두 전류의 차이를 전압으로 변환시키기 위한 차동 전류/전압 변환회로가 필요하다.

또한, 온도보상형 수정발진기에서 사용되는 3차 함수 전압은 전원 전압에 대해 수mV의 출력 전압 변화도 허용하지 않는 정밀성이 필요하므로, 이를 만족시키기 위해서 전원 전압에 영향을 받지 않고 정확한 출력을 낼 수 있는 차동 전류/전압 변환회로가 요구된다.

도 2는 종래 차동 전류/전압 변환회로의 구성도로서, 도 2를 참조하면, 종래 차동 전류/전압 변환회로는 입력되는 두 전류의 차를 제공하도록 복수의 전류미러를 포함하는 차동 전류 회로부(11)와, 상기 차동 전류회로부(11)의 출력전류를 저항값 만큼의 이득을 가진 전압으로 변환하도록 저장 피드백을 이용한 연산증폭기를 포함하는 전류/전압 변환회로(12)로 이루어져 있다.

그러나, 이와같은 종래의 차동 전류/전압 변환회로에서는, 원하는 출력을 얻기 위해서는 부가적인 차동 전류 회로부를 이용하여 두 입력전류의 차를 구해야 하므로, 차동 전류를 구하는 상기 차동전류 회로부는 여러 단계의 전류미러를 이용하여야 하므로, 회로구성에 많은 비용 및 노력이 소요되는 문제점이 있었다.

또한, 종래의 차동 전류/전압 변환회로에 있어서, 차동 전류회로부에 포함된 전류 미러에서 전원 전압이 흔들리면 드레인-소스 전압이 변하게 되고, 이때 채널 길이변조(channel length modulation)영향으로 전류 미러의 입력과 출력전류에 오차가 발생되며, 여러 단계의 전류 미러를 거치면서 이러한 출력전압도 영향을 받게도어 전원 전압의 안정도가 저하되는 문제점이 있었던 것이다.

본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로, 따라서, 본 발명의 목적은 두 입력전류의 차를 구하기 위한 별도의 차동 전류 발생회로 없이, 두 입력전류의 차를 직접 전압으로 변환시키도록 하고, 이 출력전압이 전원전압에 의해 영향을 받지 않도록 하는 차동 전류/전압 변환회로를 제공하는데 있다.

도 2는 종래 차동 전류/전압 변환회로의 구성도이다.

도 3은 본 발명에 따른 차동 전류/전압 변환회로의 구성도이다.

도 4a는 온도-입력전류의 특성그래프이고, 도 4b는 온도-출력전압 특성그래프이다.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 제1 전류원 22 : 제2 전류원

24 : 제1 피드백 회로부 23 : 차동 증폭부

25 : 전압분할 회로부 26 : 제2 피드백 회로부

OP1,OP2 : 연산증폭기 FET1,FET2 : 트랜지스터

상기한 본 발명의 목적을 달성하기 위한 기술적인 수단으로써, 본 발명의 회로는 전류(Iss)를 각각 제공하는 제1 및 제2 전류원; 제1 기준전압(Vref)과 상기 제1 전류원에 의한 내부 전압간의 차이로 전류(I1)를 제어하는 제1 피드백 회로부; 상기 제1 기준전압(Vref)과 출력전압(Vcub)을 접속하는 복수의 저항을 포함하여, 이 복수의 저항에 의해 제2 기준전압(Vn5)으로 제공하는 전압분할 회로부; 제2 기준전압(Vn5)과 상기 제2 전류원에 의한 내부 전압간의 차이로 전류(I2)를 제어하는 제2 피드백 회로부; 입력 전류(Icubn)와 제1 피드백 회로부에 의한 전류(I1)의 합한 전류에 의한 전압(VR4)과, 입력 전류(Icubp)와 제2 피드백 회로부에 의한 전류(I2)의 합한 전류에 의한 전압(VR5)을 차동 증폭하여 출력전압(Vcub)을 제공하는 차동 증폭부; 를 포함함을 특징으로 한다.

이하, 본 발명에 따른 차동 전류/전압 변환회로에 대해서 첨부한 도면을 참조하여 상세하게 설명한다.

도 3은 본 발명에 따른 차동 전류/전압 변환회로의 구성도로서, 도 3을 참조하면, 본 발명에 따른 차동 전류/전압 변환회로는 제1 및 제2 전류원(21,22)과, 차동 증폭부(23)와, 제1 피드백 회로부(24)와, 전압분할 회로부(25) 및 제2 피드백 회로부(26)를 포함한다.

상기 제1 및 제2 전류원(21,22)은 동일한 전류(Iss)를 각각 제공한다.

상기 차동 증폭부(23)는 입력 전류(Icubp)를 접지된 제5 저항(R5)을 통해 입력받는 비반전단자와, 다른 입력 전류(Icubn)를 상기 제5 저항(R5)과 동일한 값으로 설정하여 접지시킨 제4 저항(R4)을 통해 입력받는 반전단자를 포함하는 제3 연산증폭기(OP1)를 포함하며, 상기 두 입력전류를 차동 증폭하여 출력전압(Vcub)을 제공하도록 구성한다.

상기 제1 피드백 회로부(24)는 상기 제1 전류원(21)에 접속한 반전단자와 제1 기준전압(Vref)을 입력받는 비반전단자를 포함하는 제1 연산 증폭기(OP1)와, 이 제1 연산증폭기(OP1)의 출력에 게이트단을 접속하고, 그 소스단을 상기 제1 전류원(21)에 접속하며, 그 드레인단을 상기 제3 연산증폭기(OP3)의 반전단자에 접속한 제1 트랜지스터(FET1)를 포함한다.

상기 전압분할 회로부(25)는 상기 제1 기준전압(Vref)과 상기 차동 증폭부(23)의 출력전압을 접속하는 복수의 저항을 포함하여, 이 복수의 저항에 의해 제2 기준전압(Vn5)으로 제공하도록 구성한다.

상기 제2 피드백 회로부(26)는 상기 제2 전류원(22)에 접속한 반전단자와 제2 기준전압(Vn5)을 입력받는 비반전단자를 포함하는 제2 연산 증폭기(OP2)와, 이 제2 연산증폭기(OP2)의 출력에 게이트단을 접속하고, 그 소스단을 상기 제2 전류원(22)에 접속하며, 그 드레인단을 상기 제3 연산증폭기(OP3)의 비반전단자에 접속한 제2 트랜지스터(FET2)를 포함한다.

본 발명에서는 반전단자측 전압과 비반전단자측 전압이 같아지는 방향으로 동작하는 연산증폭기를 이용하고, 두 제1 및 제2 전류원(21,22)에서 제공되는 전류는 동일한 값을 갖으며, 제1 및 제2 연산증폭기(OP1,OP2)는 서로 동일한 특성을 갖도록 구성하고, 제1 및 제2 트랜지스터(FET1,FET2)도 서로 동일한 특성을 갖도록 구성한다. 또한 제4 및 제 5저항(R4,R5)의 값도 동일하게 구성한다.

이와같이 구성된 본 발명에 따른 동작을 첨부도면에 의거하여 하기에 상세히 설명한다.

본 발명은 입력되는 두 전류의 차를 구하기 위한 부가 회로를 없애기 위하여 두 입력 전류의 차이를 전압으로 변환하는 차동 전류/전압 변환회로를 구현한 것으로,

도 3을 참조하면, 본 발명의 제1 및 제 2 전원(21,22)에서는 전류(Iss)를 각각 제공한다.

이때, 제1 및 제2 피드백 회로부(24,26)에 대한 동작을 설명하면, 먼저, 제1 피드백 회로부(24)에 포함된 제1 연산증폭기(OP1)의 반전단자측 전압(Vn1)이 제1 기준전압(Vref)보다 높을 경우, 제1 연산증폭기(OP1)의 출력전압, 즉 제1 트랜지스터(FET1)의 게이트 전압이 낮아져 상기 제1 연산증폭기(OP1)의 반전단자측 전압(Vn1)이 낮아지며, 반대로, 상기 제1 연산증폭기(OP1)의 반전단자측 전압(Vn1)이 제1 기준전압(Vref)보다 낮으면, 제1 연산증폭기(OP1)의 출력전압, 즉 제1 트랜지스터(FET1)의 게이트 전압이 높아져 상기 제1 연산증폭기(OP1)의 반전단자측 전압(Vn1)이 높아진다. 이와같은 동작과정을 통해서, 상기 전압(Vn1)과 제1 기준전압(Vref)이 같아진다.

상기한 제1 피드백 회로부(24)와 동일한 동작을 수행하는 제2 피드백 회로(26)에서는 제2 기준전압(Vn5)과 제2 연산증폭기(OP2)의 반전단자측 전압(Vn2)이 같아진다.

그리고, 입력되는 두 전류(Icubp,Icubn)에서, 전류(Icubp)가 전류(Icubn)보다 클 경우에는, 차동증폭부(23)에 포함된 제3 연산증폭기(OP3)의 비반전단자측 전압(Vn5)이 제3 연산증폭기(OP3)의 반전단자측 전압(Vn4)보다 높아지고, 또한, 차동증폭부(23)의 출력전압(Vcub) 및 상기 제2 기준전압(Vn5)이 높아진다. 이에따라, 제1 피드백 회로부(24)와 제2 피드백 회로부(24)사이에 흐르는 전류(I5)가 감소하게 된다.

상기 전류(I5)가 감소함에 따라서, 류(Icubp)가 전류(Icubn)보다 클 경우, 제1 피드백 회로부(24)에 포함된 제1 트랜지스터(FET1)의 소스-드레인간 전류(I1)는 증가하고, 반면, 제2 피드백 회로부(26)에 포함된 제2 트랜지스터(FET2)의 소스-드레인간 전류(I2)는 감소하여, 결국 제4 및 제5 저항(R4,R5)에 흐르는 전류(I3,I4)는 동일하게 된다.

전술한 관계에 기초하고, 도 3을 참조하면, "N1"접점 및 "N2"접점에서 전류는 하기 수학식1 및 2와 같다.

상기 수학식1에서 수학식2를 빼면, 하기 수학식 3과 같다.

그리고, 상기 차동증폭부(23)에 포함된 제3 연산증폭기(OP3)의 비반전단측측 전압(Vn4)과 제3 연산증폭기(OP3)의 반전단측측 전압(Vn3)이 동일(또한, I3=I4)하므로, 이에 의하면 하기 수학식4이 성립한다.

상기 수학식3에 수학식4를 대입하고, "I5=(Vref-Vn2)/R1"을 이용하여 "Vn2"에 대해서 정리하면 하기 수학식5와 같다.

한편, 상기 제2 피드백 회로부(26)에서, "Vn2=Vn5"이고, "Vn5"는 "Vref"와 "Vcub"가 전압분할 회로부(25)의 저항(R2,R3)에 의한 분압이므로, 하기 수학식6이 성립한다.

상기 수학식5에 수학식6을 대입하여, "Vcub"에 대해서 정리하면 하기 수학식7과 같이 된다.

상기 수학식7에서 "(R1/2)*(1+R3/R2)"는 이득이므로, 도 4a에 도시된 바와같은 입력되는 두 전류(Icubp,Icubn)의 차가 도 4b에 도시한 바와같은 전압으로 변환되어 출력됨을 알 수 있다.

상술한 바와같은 본 발명에 따르면, 두 입력전류의 차를 구하기 위한 별도의 차동 전류 발생회로 없이, 두 입력전류의 차를 직접 전압으로 변환시키도록 하고, 이 출력전압이 전원전압에 의해 영향을 받지 않도록 하는 특별한 효과가 있는 것이다.

이상의 설명은 본 발명의 일실시예에 대한 설명에 불과하며, 본 발명은 그 구성의 범위내에서 다양한 변경 및 개조가 가능하다.

Claims

전류(Iss)를 각각 제공하는 제1 및 제2 전류원(21,22);

제1 기준전압(Vref)과 상기 제1 전류원(21)에 의한 내부 전압간의 차이로 전류(I1)를 제어하는 제1 피드백 회로부(24);

상기 제1 기준전압(Vref)과 출력전압(Vcub)을 접속하는 복수의 저항을 포함하여, 이 복수의 저항에 의해 제2 기준전압(Vn5)으로 제공하는 전압분할 회로부(25);

제2 기준전압(Vn5)과 상기 제2 전류원(22)에 의한 내부 전압간의 차이로 전류(I2)를 제어하는 제2 피드백 회로부(26);

입력 전류(Icubn)와 제1 피드백 회로부(24)에 의한 전류(I1)의 합한 전류에 의한 전압(VR4)과, 입력 전류(Icubp)와 제2 피드백 회로부(26)에 의한 전류(I2)의 합한 전류에 의한 전압(VR5)를 차동 증폭하여 출력전압(Vcub)을 제공하는 차동 증폭부(23); 를 포함함을 특징으로 하는 차동 전류/전압 변환회로.
제1항에 있어서, 상기 제1 피드백 회로부(24)는

상기 제1 전류원(21)에 접속한 반전단자와 제1 기준전압(Vref)을 입력받는 비반전단자를 포함하는 제1 연산 증폭기(OP1)와, 이 제1 연산증폭기(OP1)의 출력에 게이트단을 접속하고, 그 소스단을 상기 제1 전류원(21)에 접속하며, 그 드레인단을 상기 제3 연산증폭기(OP3)의 반전단자에 접속한 제1 트랜지스터(FET1)를 포함함을 특징으로 하는 차동 전류/전압 변환회로.
제2항에 있어서, 상기 제2 피드백 회로부(26)는

상기 제2 전류원(22)에 접속한 반전단자와 제2 기준전압(Vn5)을 입력받는 비반전단자를 포함하는 제2 연산 증폭기(OP2)와, 이 제2 연산증폭기(OP2)의 출력에 게이트단을 접속하고, 그 소스단을 상기 제2 전류원(22)에 접속하며, 그 드레인단을 상기 제3 연산증폭기(OP3)의 비반전단자에 접속한 제2 트랜지스터(FET2)를 포함함을 특징으로 하는 차동 전류/전압 변환회로.
제3항에 있어서, 상기 차동 증폭부(23)는

입력 전류(Icubp)를 접지된 제5 저항(R5)을 통해 입력받는 비반전단자와, 다른 입력 전류(Icubn)를 상기 제5 저항(R5)과 동일한 값으로 설정하여 접지시킨 제4 저항(R4)을 통해 입력받는 반전단자를 포함하는 제3 연산증폭기(OP1)를 포함하며, 상기 두 입력전류를 차동 증폭하여 출력전압(Vcub)을 제공하도록 구성함을 특징으로 하는 차동 전류/전압 변환회로.
제4항에 있어서, 제1 및 제2 연산증폭기(OP1,OP2)는

서로 동일한 특성을 갖도록 구성하고,

제1 및 제2 트랜지스터(FET1,FET2)도 서로 동일한 특성을 갖도록 구성함을 특징으로 하는 차동 전류/전압 변환회로.
전류(Iss)를 각각 제공하는 제1 및 제2 전류원(21,22);

입력 전류(Icubp)를 접지된 제5 저항(R5)을 통해 입력받는 비반전단자와, 다른 입력 전류(Icubn)를 상기 제5 저항(R5)과 동일한 값으로 설정하여 접지시킨 제4 저항(R4)을 통해 입력받는 반전단자를 포함하는 제3 연산증폭기(OP1)를 포함하며, 상기 두 입력전류를 차동 증폭하여 출력전압(Vcub)을 제공하는 차동 증폭부(23); 상기 제1 전류원(21)에 접속한 반전단자와 제1 기준전압(Vref)을 입력받는 비반전단자를 포함하는 제1 연산 증폭기(OP1)와, 이 제1 연산증폭기(OP1)의 출력에 게이트단을 접속하고, 그 소스단을 상기 제1 전류원(21)에 접속하며, 그 드레인단을 상기 제3 연산증폭기(OP3)의 반전단자에 접속한 제1 트랜지스터(FET1)를 포함하는 제1 피드백 회로부(24);

상기 제1 기준전압(Vref)과 상기 차동 증폭부(23)의 출력전압을 접속하는 복수의 저항을 포함하여, 이 복수의 저항에 의해 제2 기준전압(Vn5)으로 제공하는 전압분할 회로부(25);

상기 제2 전류원(22)에 접속한 반전단자와 제2 기준전압(Vn5)을 입력받는 비반전단자를 포함하는 제2 연산 증폭기(OP2)와, 이 제2 연산증폭기(OP2)의 출력에 게이트단을 접속하고, 그 소스단을 상기 제2 전류원(22)에 접속하며, 그 드레인단을 상기 제3 연산증폭기(OP3)의 비반전단자에 접속한 제2 트랜지스터(FET2)를 포함하는 제2 피드백 회로부(26);를 포함함을 특징으로 하는 차동 전류/전압 변환회로.
제6항에 있어서, 제1 및 제2 연산증폭기(OP1,OP2)는

서로 동일한 특성을 갖도록 구성하고,

제1 및 제2 트랜지스터(FET1,FET2)도 서로 동일한 특성을 갖도록 구성함을 특징으로 하는 차동 전류/전압 변환회로.