JPS63287111A

JPS63287111A - 論理回路

Info

Publication number: JPS63287111A
Application number: JP62122144A
Authority: JP
Inventors: Minoru Togashi; 冨樫　稔; Takeshi Takeya; 武谷　健
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-05-19
Filing date: 1987-05-19
Publication date: 1988-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一般のデイジツタル回路に使用する集積回路に
利用する。

〔従来の技術〕

第３図は従来の電界効果トランジスタ（以下電界効果ト
ランジスタをＦＥＴと称す。）を用いた電流切シ換え型
論理回路（以下電流切夛換え型論理回路を論理回路と称
す。）の内で最も代表的な回路であるインバータ回路を
示す。

本論理回路は第１部分回路２．第２部分回路３゜第３部
分回路４から構成される。第１部分回路２は入力信号に
応じて２つの相補信号を発生させる回路であシ、この発
生出力を第２部分回路３．第３部分回路４のソースフォ
ロア型ドライバ回路で増巾して次段以下の外部に供給す
る。

（イ）　第１部分回路２は、ＦＥＴスイッチング回路１
、負荷Ｐ１及びＰ２　、　ＦＥＴで構成した定電流源Ｑ
Ｃ１同相信号及び逆相信号をそれぞれ出力す、る出力端
子００及び０′０から構成される。

本回路を使用するときは負荷Ｐｉ及びＰ２の一端を電源
ＶＤＤ　１に接続し、ＦＥＴ−ＱＳＩ　、　ＰＥＴ−Ｑ
８２　（７）ドレーンはともに電源ＶＤＤ　１に接続し
定電流源ＱＣのゲートは電源ＶＣ’Ｓ２に接続し、定電
流源ＱＣＩ。

ＱＣ２はともにＶＣ８Ｉに接続し定電流源ＱＣ，ＱＣＩ
　。

ＱＣ２のソースはともに電源ＶＳＳＩに接続する。

本回路に対する信号の入力方法には２通シある。

第１の方法は単相駆動方式である。この場合入力信号端
子Ｉｌｌに信号を入力し、信号端子１１２はＩｌｌに入
力した信号の論理閾値に相幽する一定電位を供給する。

第２の方法は両相駆動方式である。この場合は入力信端
子１１２にはＩｌｌに入力した信号の逆相の信号を入力
する。いずれの場合も入力信号端子１１１及び１１２の
信号に応じて、スイッチング回路１に流れる電流経路が
切シ替わる。例えばＩｌｌにハイレベル（以下Ｈと称す
）が入力されると、　ＦＥＴ・ＱＳＩＩがオン状態とな
シ、ＦＥＴ　−ＱＳ　１２がオフ状態となるため、電流
は電流入力端子Ｔ１から電流出力端子Ｔ３に流れる。一
方Ｉｌｌにローレベル（以下りと称す）が入力されると
ＦＥＴ−ＱＳＩＩがオフ状態となり、ＱＳＩ２がオン状
態となるため電流は電流入力端子Ｔ２から電流出力端子
Ｔ３に流れることになる。

第１部分回路２はスイッチング回路１により形成される
電流経路により負荷Ｐ１又はＰ２に電流が流れる。例え
ば負荷Ｐ１に電流が流れるとそれに電圧降下（ＶＳＬ）
を生じ出力端子００の電位は（ＶＤＤＩ−ｖＳＬ）とな
る。　一方負荷Ｐ２には電流が流れないため出力端子Ｏ
′０は（ＶＤＤＩ）となる。従って出力端子００にはＬ
信号が発生し、出力端子０′０．にはＨ信号が発生する
ことになる。逆の場合も同様な動作をする。

以上の説明から出力端子００には入力信号のインバータ
出力が得られ、出力端子Ｏ′０にはインバータ出力の逆
相信号が得られ、インバータ動作が実現される。

（ロ）　第２部分回路３．第３部分回路４は何れもドラ
イバ回路で本論理回路の次の外部回路を駆動する。

第１部分回路２は、ＦＩＴ−Ｑ８１．出力端子０１．　
レヘにシフ　）　Ｌｌｌ　、　出力端子０２．レベルシ
フトＬ２１゜出力端子０３．　ＦＢＴの定電流源ＱＣＩ
が直列に接続されて一構成されている。

同様に第３部分回路４も同様な構成になっていて、ＦＥ
Ｔ−ＱＳ２．　出力端子０’ｌ　、　Ｏ’２　、　Ｏ’
３　、定電流源ＱＣ２をもっている。

今、ＦＩＴ−ＱＳＩ及びＱＳ２．レベルシフトＬｌｌ、
　Ｌ１２゜Ｌ２１．　Ｌ２２をＦＥＴ定電流源ＱＣ１，
ＱＣ２がそれぞれ同一の素子で構成されると、定常状態
では定電流源ＱＣＩ、　ＱＣ２のゲートに印加される電
圧が等しいので、等しい電流が流れ、ＦＥＴ−Ｑｆ９１
．　ＱＳ２のゲート−ソース電圧、レベルシフ　）　Ｌ
ｌｌ、　Ｌ１２．　Ｌ２１．　Ｌ２２の両端での電圧降
下がそれぞれ等しくなる。従って出力端子００．０１．
０２．０３の出力は電流入力端子ＴＩの出力と同相でか
つそれぞれの論理閾値が異なる信号が、又出力端子σ０
．α１　、　Ｏ’２　、０’３の出力は電流入力端子Ｔ
１と逆相でかつ論理−モ（それぞれ同相の出力端子０１
　、０２．０３に等しい信号とが得られる。こ＼に第２
部分回路３．第３部分回路４はドライバ回路となシ、外
部回路のドライバ信号が形成される。

第３図はインバータという特殊な論理を実現する従来の
論理回路を示したが、スイッチング回路１の構成を変え
ることでさまざまなドライバ用論理信号が発生できる。

第４図はこのためスイッチング回路１をブラックボック
スにして論理回路を表わしたものである。

またこ＼で示したレベルシフト、出力端子は次段の外部
回路の必要に応じ、閾値、出力端子数を変えれるのは当
業者のよくする所でおる。

〔発明が解決しようとする問題点〕

ドライバ回路の外部負荷駆動能力を増大させるには、放
電過程にある出力信号の過渡状態においてドライバ回路
の定電流源の供給電流が大きい必要がある。従来の論理
回路では定電流源ＱＣＩ、ＱＣ２のゲートが電源ｖｃｓ
ｉで常に一定に保たれ、供給電流も一定で、大きな電流
を得ることが出来なかった。過渡状態の電流を大きくす
るためには、出力信号が変化をしない定常状態でも、常
時大きな電流を流しておかねばならない。従って高速な
論理回路を実現するため、従来の集積回路においては、
ドライバ回路の電流を常時大きくしていた。

このため定常状態にある論理回路は本来不必要な電力を
消耗してしまうという欠点があった。逆に集積回路の消
費電力が制限される場合、ドライバ回路の１回路あたシ
の消費電力が制限されるため、その電流が制限を受け、
定電流源電流が大きくできず、高速な集積回路が実現で
きない場合が生じていた。

〔発明の目的〕

本発明の目的は、定常状態においてドライバ回路の定常
電流源の電流を増大させることなく過渡状態の間だけ定
常電流源の電流を大きくする論理回路を与えることであ
る。

第１図は本発明の論理回路の回路図である。同図の符号
は第３図の符号と同じである。

ＲＣＩ及びＲＣ２１Ｃよりそれぞれ表される第１及び第
２の抵抗性素子（以下抵抗と称す）　、　ＣＣＩ、ＣＣ
２によりそれぞれ表される第１及び第２の容量性素子（
以下容量と称す）を新に追加する。

負荷Ｐ１及びＴ２の一端と、ＦＥＴ　−ＱＳ　１のドレ
インは、電源■ＤＤ１に接続され、負荷Ｐ１のもう一端
は、端子Ｔ１とＦＥＴ　−ＱＳ　１のゲートと、出力端
子ＯＯの一端に接続され、負荷Ｐ２のもう一端は、端子
Ｔ２と容量ＣＣＩの一端に接続され、ＣＣＩのもう一方
の端子は抵抗ＲＣＩの一端及びＦＥＴ−ＱＣＩのゲート
に接続され、端子Ｔ３がＦＥＴ−ＱＣのドレインに接続
され、ＦＥＴ−ＱＳ　１のソースはレベルシフ）　Ｌｌ
ｌの一端及ヒドレイン及び出力端子０３に接続され、Ｐ
ＥＴ−ＱＣのソースと、ＦＥＴ−ＱＣＩ　Ｏ７−スが電
源Ｖ８ＳＩ　Ｋ接続され、抵抗ＲＣＩのもう一端が電源
ＶＣ８１に接続され、ＦＥＴ・ＱＣのゲートが電源ＶＣ
８２に接続されて第１部分回路２．第２部分回路３（な
らびに画部分回路）が容量結合されて本発明回路が構成
される。

〔作用〕

第２図は第１図の回路の電圧変化の説明図である０上記スイッチング回路ｌの２つの電流入力端子ＴＩ、Ｔ
２のうちのＴ１で発生する一つの信号が（以下この信号
を同相信号と称するＤ出力端子００より、第２部分回路
のＦＥＴ−ＱＳｌのゲートに印加される。

端子Ｔ２の発生する逆相信号が出力端子０′０　より容
量ＣＣＩを介、してＦＩ８Ｔ定電流源ＱＣＩのゲートに
印加される。第３図の例に見るようにＦＥＴ−ＱＳＩの
ゲートに同相信号が入ったので第２部分回路の出力端子
には同相出力が出力する。例えば出力端子００゜Ｏｆ、
　０２．０３がロウレベル（Ｌ）からハイレベル（Ｈ）
に変化する時間ｔＬＨの場合を考える。００１には容量
性の負荷ＣＬＩがあったとする。

出力端子００の電位ｖ１がＬよりＨ忙変化している間に
逆相出力は■からＬになシ容量結合の結果ＦＥＴ−ＱＣ
Ｉのゲート電位ｖ３は定常゛状態より低電位になる。一
方電位ｖ１がＨよｌ、に変化している時間ｔＨＬＯ間は
、ＦＥＴ−ＱＣＩのゲート電位ｖ３は定常状態の時より
高くなる。ＦＩＴ−ＱＣＩのゲート電位■３が高くなる
とそのドレーン−ソース電流は増加しゲート電位ｖ３が
低くなるとドレーン−ソース電流は減少するため、この
過渡状態ではＦＦ１Ｔ−ＱＣＩのドレーン−ソース電流
は定常状態より増加及び減少する。

このように本発明のドライバ回路に使用する定電流源用
ＦＥＴのゲートに容量性素子を接続させた制御方法に％
像がある。

〔実施例〕

第５図は本発明の第１の実施例を説明する図であって、
同図において前出のものと同一符号のものは同一なもの
を示す。第１の実施例は、負荷（Ｐｉ、Ｐ２）　、端子
Ｔ１．端子Ｔ２及び端子Ｔ３を有するＦＥＴのスイッチ
ング回路１、ＦＥＴ　（ＱＣＩ　、　ＱＣ２。

ＱＣ，Ｑ８１　、　ＱＳ２　）　、レベルシフト（Ｌｌ
ｌ、　Ｌ１２．　Ｌ２１　。

Ｌ２２）、電源（ＶＣ８Ｉ、　ＶＣ８２，ＶＤＤＩ、　
ＶＳＳＩ　）、出力端子（ｏｏ、　ｏｉ、　０２．０３
　）、出力端子（ｏ’ｏ、α１゜０’２　、　Ｏ’３　
）、ＲＣＩ及びＲＣ２によりそれぞれ表される第１及び
第２の抵抗性素子、ＣＣ１及びＣＣ２によ）それぞれ表
される第１及び第２の容量性素子から構成され、負荷Ｐ
１及びＰ２の一端とＦＩＴ　、　ＱＳＩのドレイン及び
ＱＳ２のドレインとが電源ＶＤＤＩ　Ｋ接続され、負荷
Ｐ１のもう一端がスイッチング回路１の端子ＴＩ、　Ｆ
ＥＴ−ＱＳＩのゲート、出力端子００及び容ｆＣＣ２の
一端に接続され、容量ＣＣ２のもう一端が抵抗ＲＣ２の
一端及び定電流源ＱＣ２のゲー）Ｋ接続され、負荷Ｐ２
のもう一端がスイッチング回路１の端子Ｔ２　、　ＰＥ
Ｔ−Ｑ８２　（７）ゲート、出力端子ｏ’。

及び容量ＣＣＩの一端に接続され、容量ＣＣＩのもう一
端が抵抗Ｒ（Ｊの一端及び定電流源ＱＣＩのゲート続さ
れ、レベルシフ　）　Ｌ２１のもう一端が定電流源Ｑｃ
ｘのドレイン及び出力端子ｏ３に接続され、ＦＩＴ・Ｑ
Ｓ２のソースがレベルシフトＬ１２の一端及び出力端子
０’ｌに接続され、レベルシフ）　Ｌ１２のもう一端が
レベルシフ　トＬ２２の一端及び出力端子σ２に接続さ
れ、レベルシフ　）　Ｌ２２のもう一端が定電流流ＱＣ
２のドレイン及び出力端子０′３に接続され、定電流源
ＱＣのソース、定電流源ＱＣＩのソース及びＱＣ２のソ
ースが電源Ｖ８８１に接続され、抵抗ＲＣＩの未接続端
子及び抵抗ＲＣ２の未接続端子が電源ＶＣａｌに接続さ
れ、定電流源ＱＣのゲートが電源■Ｃ８２に接続されて
構成される。

第６図は第５図の回路の電圧変動の説明図である。

本論理回路はこのような構造になっているから、本論理
回路の出力が変化するとき定電流源ＱＣＩ及びＱＣ２の
ゲート電位は、それぞれ容量ＣＣＩ及びＣＣ２を介して
変化する。例えば出力端子００，０１，０２及び０３が
ハイレベルからローレベルに変化する時間ｔＨＬの場合
を考える。出力端子０１及びｏ’ｉにはそれぞれ容量性
の負荷ＣＬＩ及びＣＬ２があるとする。

出力端子０’０　、　Ｏ’ｌ　、　Ｏ’２及びσ３は、
それぞれ出力端子００．０１，０２及び０３に対して論
理閾値が等しく逆相の信号であったから、全てローレベ
ルからハイレベルに変化することＫなる。第６図はこの
とき出力端子のｏｏ、ｏ’ｏ、定電流源ＱＣ１ゲート電
位及び定電流源ＱＣ２Ｏゲート電位の変化ｖ”　ＴＶ”
　ＶＩＩ　ｒｖ４を示したものである。同図から判るよ
うに、出力端子００及びＯ′０が変化している時間ｔＬ
Ｈの間は定電流源ＱＣＩのゲート電位は定常状態より低
電位になシ、一方、定電流源ＱＣ２のゲート電位は定常
状態より高電位となる。定電流源ＱＣＩ及びＱＣ２のド
レイン−ソース電流はゲート電位が高くなると増加しゲ
ート電位が低くなると減少するため、この過渡状態では
定電流源ＱＣＩ及びＱＣ２のドレイン−ソース電流はそ
れぞれ定常状態より増加及び減少する。

本回路のスイッチング時間Ｔｐｄは、ＦＥＴ−Ｑ８１及
びＱ８２のドレイン−ソース電流をそれぞれＩ８１及び
エＳ２、定電流源ＱＣＩ及びＱＣ２のドレイン−ソース
電流をそれぞれＩＣＩ及びＩＣ２としたとき、’ｒｐａ
　＝Ｍａｘ　（（ＣＬＩ／（ｌ　ＩＣｌ−ｌ５Ｉ　ｌ　
）２ｍ−ＩＣ２１））　’・・■で近似できる。たｙし
、ＩＣＩ　＞　ＩＳＩ　　、　　ＩＳ２　＞　ＩＣ２・・
・・・・■■式は、出力端子ＯＯがハイレベルからロー
レベルとなる間は、定電流源ＱＣＩのドレイン−ソース
電流がＦＥＴ−ＱＳＩのドレイン−ソース電流より大き
くなシ、定電流源ＱＣＩのドレイン−ソース電流の一部
がＣＬＩに蓄えられた電荷を放電することを表し、出力
端子Ｏ′０がローレベルからハイレベルとなる間は、Ｆ
ＥＴ−ＱＳ２のドレイン−ソース電流が定電流源ＱＣＩ
のドレイン−ソース電流より大きくなシ、ＦＢＴ　−Ｑ
Ｓ　１のドレイン−ソース電流の一部がＣＬ２に電荷を
充電することを表す。第６図に示されるように定電流源
ＱＣＩのゲート電位及びＱＣ２のゲート電位が変化する
ので、過渡状態ではＭＣＩが増加しＩＣ２が減少し、Ｉ
ＩＣＩ−ＩＳＩＩ及びＩ　Ｉ８２−　ＩＣ２１が増加す
ることになる。従って、本論理回路はスイッチング時間
を短縮でき、より高速な動作が可能となる。次に出力端
子００．０１．０２及び０３がハイレベルからローレベ
ルに変化する場合を考える。この場合も、第６図から判
るように過渡状態では定電流源ＱＣＩゲート電位が低く
なシかつ定電流源ＱＣ２のゲート電位が高くなって、Ｉ
ＣＩが減少しＩＣ２が増加し、ｌＩＣ２−ＩＳ２１及び
Ｉ　ＩＳＩ　−ＩＣＩ　＋が増加することにより、やは
シ本論理回路はより高速な動作が可能となる。

この結果から明らかなように、第１の実施例は従来の技
術に比べて定常状態のドライバ回路の定電流源電流を増
大させることなく、より高遠に動作するという改善があ
った。

（ロ）　第７図は本発明の第２の実施例を説明する図で
あって、同図において前出のものと同一符号のものは同
一なものを示す。第２の実施例は、第１の実施例と比較
して、構成要素は全く同一であシ、容量ＣＯＸ及びＣＣ
２の接続だけが異なる。第７図は第５図において容量Ｃ
ＣＩ及びＣＣ２を取外し、新たに容量ＣＣＩ及びＣＣ２
の一端がそれぞれ出力端子０′２及び０２に接続され、
容量ＣＣＩ及びＣＣ２のもう一端がそれぞれ定電流源Ｑ
ＣＩのゲート及び定電流源ＱＣ２のゲートに接続されて
構成される。出力端子００と０２の電位及びＣ０とＣ２
の電位は、一定の電位差だけがあるだけで、過渡状態及
び定常状態においてほとんど時間遅れがなく、高周波的
にはほとんど同一に変化する。従って、容量ＣＣＩ及び
ＣＣ２の作用は第２の実施例と第１の実施例では同一で
あシ、第２の実施例においても第１の実施例と同様の動
作が可能なことは明らかである。

同様に、第５図において容量ＣＣ２を取外し、新たに出
力端子００１．　Ｏｎ、　０２↓及び０３−）の内の何
れか１つまたは複数の端子と定電流源ＱＣ２のゲート間
に容量性素子を接続させ、容量ｃｃｉを取外し、新たに
出力端子０”Ｏ、Ｏ’ｌ　、　Ｏ’２及び０′３の内の
何れか１つまたは複数の端子と定電流源ＱＣＩのゲート
間に容量性素子を接続させても、第１の実施例と同様の
動作が可能なことは明らかである。

同様に、第５図においてレベルシフ）　Ｌ２１．Ｌ２２
゜出力端子０３及びＯ’３を取外し、新たに定電流源Ｑ
Ｃ１のドレインが出力端子０２に接続され、新たに定電
流源ＱＣ２のドレインが出力端子０′２に接続され、容
量ＣＣ２を取外し、新たに出力端子００＝０１＊及び０
２の内の何れか１つまたは複数の端子と定電流源ＱＣ２
のゲート間に容量性素子を接続させ、容量ＣＣＩを取外
し、新たに出力端子０’Ｏ、Ｏ’ｌ及びＯ’２の内の何
れか１つまたは複数の端子と定電流源ＱＣ１のゲート間
に容量性素子を接続させても、第１の実施例と同様の動
作が可能なことは明らかである。

同１１に、第５図においてレベルシフ）　Ｌｌｌ、Ｌ１
２゜Ｌ２１．　Ｌ２２．０２士、Ｏ１２り、０３４−及
びＯゴ８を取外し、新たに定電流源ＱＣＩのドレインが
出力端子０１に接続され、新たに定電流源ＱＣ２のドレ
イン出力端子がＯ′１に接続され、容量ＣＣ２を取外し
、新たに出力端子ＯＯ及び０１の内の何れた１つまたは
複数の端子と定電流源ＱＣ２のゲート間に容量性素子を
接続させ、容量ｃｃｉを取外し、新たに出力端子０′０
及び０１の内の何れか１つまたは複数の端子と定電流源
ＱＣＩのゲート間に容量性素子を接続させても、第１の
実施例と同様の動作が可能なことは明らかである。

（ハ）　第８図は本発明の第３の実施例を説明する図で
あって、第１及び第２の定電流源だけを示し、同図にお
いて前出のものと同一符号のものは同一なものを示す。

第３の実施例は、第１及び第２の実施例と比較して、第
１及び第２の定電流源だけが異なシ他は全く同一である
。第３の実施例において、第１の定電流源はＱＣＩ、Ｒ
８Ｉ及びＲ８２により表されり抵抗から構成され、定電
流源ＱＣＩのゲートが容量ＣＣＩの一端及び抵抗ＲＣＩ
の一端に接続され、定電流源ＱＣＩのドレイン及び抵抗
Ｒ８２の一端が出力端子０３に接続され、定電流源ＱＣ
Ｉのソースが抵抗Ｒ８１の一端に接続され、抵抗Ｒ８Ｉ
及びＲ８２の未接続端子が電源Ｖ８８１１ｃ接続されて
構成され、第２の定電流源はＱＣ２，Ｒ８３及びＲ８４
により表される抵抗から構成され、定電流源ＱＣ２のゲ
ートが容量ＣＣ２の一端及び抵抗ＲＣ２の一端に接続さ
れ、定電流源ＱＣ２のドレイン及び抵抗Ｒ８４の一端が
出力端子０’３に接続され、定電流源ＱＣ２のソースが
抵抗Ｒ８３の一端に接続され、抵抗Ｒ８３及びＲ８４の
未接続端子が電源ＶＳＳＩに接続されて構成される。抵
抗Ｒ８２及びＲ８４に流れる電流をＩＣｌ０及びＩＣ２
０とし、この電流値をレベルシフトＬｌ、Ｌ２、Ｌ３及
びＬ４が安定に動作する範囲でできるだけ小さくし、か
つ定常状態では定電流源ＱＣ１及びＱＣ２のゲート電位
をＦＥＴ閾値電圧付近にバイアスさせる。すると定常状
態では定電流源ＱＣＩ及びＱＣ２がオフ状態であるため
、第１及び第２の定電流源に流れる電流は、ＩＣｌ０及
びＩＣ２０だけとなシ、ドライバ回路の定常状態での消
費電力を削減できる。

一方過渡状態では、容量負荷の放電が必要な定電流源の
ＦＥＴは容量性素子によジオン状態になるため定電流源
に流れる電流を増大させることができ、本論理回路は高
速にスイッチングできる。従って、第３の実施例におい
ても第１の実施例と同様の動作が可能なことは明らかで
ある。

第３の実施例において、抵抗Ｒ８Ｉ及びＲ８２はそれぞ
れ定電流源ＱＣＩ及びＱＣ２の定電流特性を改善させる
作用であシ、本発明の作用には直接影響は及ばさない。

従って抵抗Ｒ８Ｉ及びＲ８２を取シ除き定電流源ＱＣＩ
のソース及び定電流源ＱＣ２のソースを電源ＶＳＳＩに
接続させても第１の実施例と同様の動作が可能である。

同様に、第１及び第２の実施例において定電流源ＱＣＩ
のソース及び定電流源ＱＣ２のソースを電源Ｖ８８１か
ら取外し、新たに抵抗Ｒ８１及びＲ８３を付加し、定電
流源ＱＣＩのソースが抵抗Ｒ８１の一端に接続され、定
電流源ＱＣ２のソースが抵抗Ｒ８３の一端に接続され、
抵抗Ｒ８Ｉ及びＲ８３の未接続端子が電源ｖｓｓｉに接
続されて構成されても第１の実施例と同様の動作が可能
なことは明らかである。

（ニ）　　第１．第２及び第３の実施例において、容量
ＣＣＩを取外し新たに第１のダイオードを付加し、第１
のダイオードのカソードが逆相出力端子に接続され、第
１のダイオードのアノードが定電流源ＱＣ１のゲートに
接続され、容量ＣＣ２を取外し新たに第２のダイオード
を付加し、第２のダイオードのカソードが同相出力端子
に接続され、第２のダイオードのアノードが定電流源Ｑ
Ｃ２のゲートに接続されて構成されても、第１及び第２
のダイオードは等測的には容量とみなせるので第１の実
施例と同様の動作が可能なことは明らかである。

以上の実施例では各部分回路を並列接続し同一電源より
供給したが、第１部分回路とドライバ回路の電源を別に
しても勿論差支えない、又レベルシフトは必要に応じ数
を変えられる。

〔発明の効果〕

以上説明したように、ドライバ回路に用いる定電流源の
電流は、過渡状態において負荷容量の充放電時間を短縮
させるように変化させることができ、より高速な論理回
路を実現することができるという利点がある。

【図面の簡単な説明】

第１図は本発明の論理回路の回路図、第２図は第１図の回路の電圧変動の説明図、第３図は従
来のインバータの回路図、第４図は従来の論理回路の回路図、第５図は第１の実施例、第６図は第Ｆ図の回路の電圧変動の説明図、第７図は第
２の実施例、第８図は第３の実施例である。１・・・スイッチング回路２・・・第１部分回路３・・・第２部分回路４・・・第３部分回路ＱＣ，ＱＣｌ、ＱＣ２・・・定電流源ＱＳＩ、ＱＳ２．ＱＳＩＩ、ＱＳ１２・・・電界効果トランジスタ（ＦＥＴ　）Ｐｌ、Ｐ２・
・・負荷Ｌｌｌ、Ｌ１２．Ｌ２１．Ｌ２２・・・レベルシフト０
０．０１，０２，０３・・・出力端子０’０　、　Ｏ’
ｌ　、　Ｏ’２　、　Ｏ’３・・・出力端子Ｔ１・・・
ＦＥＴスイッチング回路の第１の電流入力端子Ｔ２・・
・ＦＥＴスイッチング回路の第２の電流入力端子Ｔ３・
・・ＦＥＴスイッチング回路の第１の電流出力端子１１
１．１１２・・・インバータを構成するＦＥＴスイッチ
ング回路の入力信号端子ＶＣ８Ｉ、ＶＣ８２，ＶＤＤＩ、ＶＳＳＩ　・・・電源
ＣＣＩ　、　ＣＣ２・・・容量性素子（容量）ＲＣＩ、
ＲＣ２，Ｒ８Ｉ、Ｒ８２，Ｒ８３，Ｒ８４・・・抵抗性
素子（抵抗）Ｖｌ・・・出力端子００の電位 ■２・・−出力端子α０の電位

Claims

【特許請求の範囲】

（１）単数又は複数の信号入力に応じて電流経路が切り
替り、一つの信号とその逆相信号が２つの電流入力端子
にそれぞれ発生する回路からなる第１部分回路と、電界効果トランジスタ、零または１個以上のレベルシフ
ト、電界効果トランジスタを用いた定電流源、これらの
素子の結合点に設けられた出力端子の直列回路よりなる
ソースフォロア型ドライバ回路を構成する第２部分回路
とから構成される論理回路において、一つの上記入力端子に発生する同相信号が、上記電界効
果トランジスタのゲートに印加され、該電流入力端子の
もう一つの端子に発生する逆相信号が容量性素子を介し
て該定電流源のゲートに印加され、該出力端子より出力信号を得ることを特徴とする論理回
路。
（２）上記第１部分回路、上記第２部分回路と、上記第
２部分回路と同一構成の第３部分回路とから構成される
論理回路において、（イ１）上記第１部分回路の一つの電流入力端子に発生
する同相信号が上記第２部分回路の上記電界効果トラン
ジスタのゲートに印加され、（イ２）該第１部分回路の
もう一つの電流入力端子に発生する逆相信号か、又は第
３部分回路の出力端子に発生する出力信号が容量性素子を介して
、上記第２部分回路の定電流源ののゲートに印加され、（ロ１）上記第１部分回路のもう一つの電流入力端子に
発生する該逆相信号が、上記第３部分回路の該電界効果
トランジスタのゲートに印加され、（ロ２）上記第１部分回路の一つの電流入力端子に発生
する上記の同相信号か、又は上記第２部分回路の出力端
子に発生する出力信号が、容量性素子を介して上記第３
部分回路の上記定流源のゲートに印加されることを特徴
とする特許請求の範囲第１項記載の論理回路。