JP3086754B2 - 半導体論理集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、接合ゲート型電界効果
トランジスタを集積形成して構成される半導体論理集積
回路に関する。

【０００２】

【従来の技術】ＧａＡｓ論理集積回路は、高速性，低消
費電力性に優れたものとして注目されており、高速化と
高集積化に向けて技術開発が盛んに行われてる。ＧａＡ
ｓ論理集積回路の基本回路として種々のタイプのものが
提案されているが、特に高集積化を目的とする場合に
は、ＤＣＦＬ（Direct Coupled FET Logic）が広く一般
に用いられている。ＤＣＦＬ回路は、低消費電力性，単
一電源で動作すること、及び少ない素子数により高密度
化が可能、といった優れた利点を有する。

【０００３】図１５（ａ）は、ＤＣＦＬで構成した２入
力ＮＯＲ回路を示す。これは、２つのノーマリ・オフ型
ＭＥＳＦＥＴからなるスイッチング素子ＥＦＥＴ1 ，Ｅ
ＦＥＴ2 と、ノーマリ・オン型ＭＥＳＦＥＴからなる負
荷素子ＤＦＥＴによって構成されている。ＤＦＥＴはゲ
ート・ソースが共通接続されて、定電流負荷として働
く。ＥＦＥＴ1 ，ＥＦＥＴ2 のゲートが信号入力端子と
なり、いずれか一方の入力端子が“Ｈ”レベルになる
と、出力端子は“Ｌ”レベルになる。入力端子が共に
“Ｌ”レベルの場合は、“Ｈ”レベル出力が出る。この
ようなＤＣＦＬ回路は、素子数が少なく簡単であるが、
以下に示すような欠点がある。

【０００４】第１に、論理振幅が小さいため、ノイズマ
ージンが小さい。これは、ＧａＡｓＭＥＳＦＥＴのゲー
ト電極がショットキー接合であり、“Ｈ”レベル出力時
に次段のゲート・ソース間に電流が流れ、“Ｈ”レベル
出力がショットキー接合の順方向立ち上がり電圧（通
常、０．６〜０．８Ｖ）でクランプされるためである。
このため、ＤＣＦＬ回路はプロセス変動によるしきい値
（Ｖth）変動に弱く、高い歩留まりを安定して得ること
が難しい。

【０００５】第２に、負荷駆動能力が小さい。これは、
十分低い“Ｌ”レベルを得るためには定電流負荷である
ＤＦＥＴの電流容量をそれ程大きくすることができず、
そのために出力端子に大きな負荷がついた場合に、出力
を“Ｌ”レベルから“Ｈ”レベルに充電する際に時間が
かかるためである。この結果、スイッチング速度が遅く
なる。

【０００６】第３に、論理能力が低い。論理能力とは、
一つの論理ゲートでどれだけの論理機能を実現できるか
を示すもので、これが高いほど複雑な論理回路を少ない
ゲート数で実現でき、低電力化，高速化が可能になる。
ＤＣＦＬ回路においては前述のように論理振幅が小さい
ことから、スイッチング素子であるＥＦＥＴのしきい値
はＤＣＦＬゲートの“Ｌ”レベルと同程度に設定され
る。しかし、ＦＥＴではゲート電圧がしきい値電圧のと
きにもドレイン電流は完全にはカットオフにならず、僅
かであるが電流が流れる。所謂サブスレッショネルド電
流である。このため、ＤＣＦＬでＮＯＲゲートを構成す
る場合に入力数が増えると、本来オフしているべきＥＦ
ＥＴを通して定電流負荷の電流が流れ、この結果ＮＯＲ
入力数の増加に伴って“Ｈ”レベルが低下する。通常Ｄ
ＣＦＬ回路ではＮＯＲの最大入力数は４〜５程度に制限
され、これ以上のＮＯＲ論理を実現するには論理ゲート
を多段に接続する必要があった。

【０００７】このような欠点を解消するために、従来よ
り種々の回路が提案されている。図１５（ｂ）は、ＤＣ
ＦＬにプッシュプル・バッファを付加したもので、ＳＢ
ＦＬ（Supper Buffer FET Logic）と呼ばれる。この回
路は、出力端子の負荷容量をプッシュプル段を構成する
２つのＥＦＥＴにより急速に充電するため、高速動作が
可能である。しかし反面、“Ｈ”レベル出力時にプッシ
ュプル段上部のプルアップＦＥＴが大きな電流を流すた
め、消費電力が基本ＤＣＦＬの３倍程度に大きくなって
しまう。またノイズマージンに関しては、若干改善され
るものの、本質的には基本ＤＣＦＬと変わらない。論理
能力が小さいという欠点に対しても改善効果は小さい。

【０００８】図１５（ｃ）は、ＤＣＦＬ回路の出力段に
ソースフォロア・バッファを付加したものである。この
回路は、ソースフォロア段上部のＥＦＥＴを並列接続す
ることにより、所謂ワイアード・オア論理が可能となる
ために、論理能力はＤＣＦＬに比べて大きくなる。ま
た、負荷駆動能力も大きくなる。しかし、この回路にお
いては、“Ｈ”レベル出力時にソースフォロア段に貫通
電流が流れるため、消費電力が大きくなってしまう。ま
た、出力端子を“Ｌ”レベルに引き込む時は、ＤＦＥＴ
により構成される定電流負荷を通して電荷が放電される
ため、プッシュプルのようにプルダウンＦＥＴがアクテ
ィブに動作する場合と比べて駆動能力が低い。

【０００９】

【発明が解決しようとする課題】以上のように従来のＧ
ａＡｓ集積回路の基本回路として用いられているＤＣＦ
Ｌ回路は、ノイズマージンが小さく、負荷駆動能力や論
理能力も低く、ＧａＡｓＭＥＳＦＥＴの高速性能を十分
に引き出せていない。また、プロセス変動でしきい値が
ばらつくと歩留まりが大きく低下するという問題もあ
る。さらに、これらの欠点を解消すべく提案されている
回路も、消費電力の増大を招く等の問題があり、本質的
解決には至っていない。

【００１０】本発明は、以上の点に鑑みなされたもの
で、従来のＤＣＦＬ回路よりも大きなノイズマージンを
有し、低消費電力で高速動作可能な半導体論理集積回路
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係わる半導体論
理集積回路は、スイッチングＦＥＴとなる第１の接合ゲ
ート型電界効果トランジスタを有し、そのソース，ドレ
インがそれぞれ負荷を介して所定の電源に接続され、ゲ
ートが論理入力端子となる論理段と、所定の電源間に直
列接続されてプッシュプル動作する第２及び第３の接合
ゲート型電界効果トランジスタを有し、第２及び第３の
接合ゲート型電界効果トランジスタの接続ノードが論理
出力端子に接続され、第３の接合ゲート型電界効果トラ
ンジスタのゲートが第１の接合ゲート型電界効果トラン
ジスタのソースに接続されたバッファ段と、第１の接合
ゲート型電界効果トランジスタのドレインと第２の接合
ゲート型電界効果トランジスタのゲートの間に接続され
たレベルシフト素子、及びドレインが第２の接合ゲート
型電界効果トランジスタのゲートに接続され、ゲートが
論理出力端子に接続され、ソースに所定のバイアスが与
えられた第４の接合ゲート型電界効果トランジスタを有
するフィードバック段とを備えたことを特徴とする。

【００１２】また本発明に係わる半導体論理集積回路
は、スイッチングＦＥＴとなる第１の接合ゲート型電界
効果トランジスタを有し、そのソース，ドレインがそれ
ぞれ負荷を介して所定の電源に接続され、ゲートが論理
入力端子となる論理段と、所定の電源間にレベルシフト
素子を介して直列接続されてプッシュプル動作する第２
及び第３の接合ゲート型電界効果トランジスタを有し、
第２の接合ゲート型電界効果トランジスタのゲートが第
１の接合ゲート型電界効果トランジスタのドレインに接
続され、ソースがレベルシフト素子を介して論理出力端
子に接続され、第３の接合ゲート型電界効果トランジス
タのゲートが第１の接合ゲート型電界効果トランジスタ
のソースに接続され、ドレインが前記論理出力端子に接
続されたバッファ段と、ドレインが第２の接合ゲート型
電界効果トランジスタのゲートに接続され、ゲートが前
記論理出力端子に接続され、ソースに所定のバイアスが
与えられた第４の接合ゲート型電界効果トランジスタを
有するフィードバック段とを備えたことを特徴とする。

【００１３】

【作用】本発明によると、論理信号が入る論理段と、論
理出力を出すプッシュプル動作するバッファ段の間にフ
ィードバック段が設けられており、“Ｌ”レベル出力時
にはバッファ段のプルアップＦＥＴ（第２の接合ゲート
型電界効果トランジスタ）のゲート電圧がプルダウンＦ
ＥＴ（第３の接合ゲート型電界効果トランジスタ）のゲ
ート電圧より低くなる。この結果、バッファ段はほぼ完
全なコンプリメンタリ動作をし、これにより貫通電流が
小さく抑えられる。

【００１４】本発明の論理回路での“Ｈ”レベル出力
は、フィードバック段のフィードバックＦＥＴ（第４の
接合ゲート型電界効果トランジスタ）がスイッチングＦ
ＥＴのドレイン側に接続された定電流源の電流を流すに
十分なゲート電圧として決定される。このため、次段の
スイッチングＦＥＴのゲート・ソース間接合電圧で
“Ｈ”レベルが決まる従来のＤＣＦＬ回路と異なり、
“Ｈ”レベル出力を出力部で決定することができる。従
って、次段の順方向立上り電圧より低く“Ｈ”レベル出
力を設定すれば、次段にほとんど電流を流すことなく、
“Ｈ”レベルを確定させることができる。

【００１５】さらに、ＤＣＦＬの場合にはファンアウト
の増加により、低い電圧で同じ電流が流れるようになる
ため“Ｈ”レベルが低下してノイズマージンが小さくな
る。これに対して本発明では、次段に電流が流れないた
め、ファンアウトが増えても“Ｈ”レベルは一定に保た
れ、従ってノイズマージンの低下もない。

【００１６】また本発明では、出力が“Ｌ”レベルから
“Ｈ”レベルに変化する過渡状態を考えると、まずバッ
ファ段のプルアップＦＥＴのゲート電圧が上昇し、その
後に出力端子に付随する負荷容量が充電されて電位が上
昇する。出力端子の電位が上昇するまでは、プルアップ
ＦＥＴのゲート・ソース間電圧は大きいままであるか
ら、大きな電流が流れて負荷容量を急速に充電する。出
力端子の電位が上昇すると、プルアップＦＥＴのゲート
・ソース間電圧が小さくなると共に、フィードバック段
のフィードバックＦＥＴがオンして、プルアップＦＥＴ
のゲート電位を引き下げる。この結果高速スイッチング
が可能になり、また定常状態ではフィードバックＦＥＴ
がプルアップＦＥＴの電流を抑制するように作用するた
め、消費電力は効果的に低減される。

【００１７】さらに本発明では、信号入力段はソースフ
ォロア構成になっている。このため入力端子から接地に
電流が流れ込むためには、ＤＣＦＬの場合、すなわちシ
ョットキー接合１段の場合に比べて、高い電圧が必要に
なる。この結果、“Ｈ”レベルをＤＣＦＬより高く設定
することができ、これにより論理振幅が大きくなってノ
イズマージンが向上する。ＮＯＲゲートを構成した場合
に入力数が増加しても安定した動作が可能であるから、
高い論理能力が実現できる。

【００１８】また本発明では、バッファ段のレベルシフ
ト素子の存在により、“Ｌ”レベル出力時にはバッファ
段のプルアップＦＥＴのゲート・ソース間電圧がほぼ０
になる。この結果、プルアップＦＥＴとしてノーマリ・
オフ型のＦＥＴを用いれば、バッファ段がほぼ完全なコ
ンプリメンタリ動作をし、貫通電流を極めて小さく抑え
ることができる。

【００１９】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２０】図１は、本発明の第１の実施例に係わるイ
ンバータ回路である。このインバータ回路は、スイッチ
ング段Ａと、フィードバック段Ｂ及びプッシュプル・バ
ッファ段ＣがＧａＡｓ基板上に集積形成されて構成され
ている。

【００２１】スイッチング段Ａは、スイッチング素子で
あるＥタイプのＧａＡｓＭＥＳＦＥＴ−ＱSWと、そのド
レインとＶDD，ソースとＧＮＤの間にそれぞれ設けられ
た定電流源負荷であるＤタイプのＧａＡｓＭＥＳＦＥＴ
−ＱLU，ＱLDとにより構成されている。ＭＥＳＦＥＴ−
ＱSWとＭＥＳＦＥＴ−ＱLUの接続ノードをＭＨ、ＭＥＳ
ＦＥＴ−ＱSWとＭＥＳＦＥＴ−ＱLDの接続ノードをＭＬ
とする。ＭＥＳＦＥＴＱSWのゲートが信号入力端子ＩＮ
となる。

【００２２】フィードバック段Ｂは、ノードＭＨの電位
をレベルシフトするＧａＡｓショットキーダイオードＤ
1 、出力電位をフィードバックするためのＥタイプＧａ
ＡｓＭＥＳＦＥＴ−ＱFB、及びレベル調整用のＧａＡｓ
ショットキーダイオードＤ2により構成されている。ダ
イオードＤ1 によりレベルシフトされたノードをＭＨＤ
とする。

【００２３】プッシュプル・バッファ段Ｃは、ＶDDとＧ
ＮＤ間に直列接続されたプルアップ用のＥタイプＧａＡ
ｓＭＥＳＦＥＴ−ＱPUとプルダウン用のＥタイプＧａＡ
ｓＭＥＳＦＥＴ−ＱPDにより構成されている。プルアッ
プ用ＭＥＳＦＥＴ−ＱPUのゲートにフィードバック段Ｂ
のノードＭＨＤが接続され、プルダウン用ＭＥＳＦＥＴ
−ＱPDのゲートにスイッチング段ＡのノードＭＬが接続
されている。これらのＭＥＳＦＥＴ−ＱPU，ＱPDの接続
ノードが出力端子ＯＵＴとなり、これがフィードバック
用ＭＥＳＦＥＴ−ＱFBのゲートに帰還接続されている。

【００２４】まず、この実施例のインバータ回路のＤＣ
的な動作を説明する。入力信号が“Ｈ”レベルの場合、
スイッチングＭＥＳＦＥＴ−ＱSWがオンする。この時ス
イッチング段Ａを流れる電流ＩSWは、２つの負荷ＭＥＳ
ＦＥＴ−ＱLU，ＱLDの電流容量の小さい方で決まり、ノ
ードＭＨ，ＭＬの電位はそれぞれ、ＭＥＳＦＥＴ−ＱL
U，ＱLDが電流ＩSWを流すための電位として決まる。こ
れらの値は、回路定数を適当に設定することにより、比
較的自由に設定することができる。

【００２５】例えば、電源電圧をＶDD＝２［Ｖ］、ＧＮ
Ｄ＝０［Ｖ］とし、スイッチングＭＥＳＦＥＴ−ＱSWが
オン時のノードＭＬ，ＭＨの電位がそれぞれ、ＭＬ＝
０．４［Ｖ］、ＭＨ＝０．５［Ｖ］となるように設計す
ると、プッシュプル段ＣのプルダウンＭＥＳＦＥＴ−Ｑ
PDはオンする。またこの時ノードＭＨＤは、ダイオード
Ｄ1 によりレベルシフトされているため、プッシュプル
段Ｃの貫通電流が小さい状態で“Ｌ”レベル出力を出す
ことができる。

【００２６】次に入力信号が“Ｌ”レベルの場合、スイ
ッチングＭＥＳＦＥＴ−ＱSWはオフになり、電流はほと
んど流れない。この時ノードＭＬの電位は、ＭＥＳＦＥ
Ｔ−ＱLDがオフのためほぼ０Ｖになり、これによりプル
ダウンＭＥＳＦＥＴ−ＱPDはオフになる。一方、電流源
ＭＥＳＦＥＴＱLUの電流ＩL は、Ｄ1 →ＱFB→Ｄ2 とい
う経路を流れて、カレントミラー回路を構成する。この
時、出力電圧ＶOUT は、フィードバックＭＥＳＦＥＴ−
ＱFBが電流ＩL を流すために必要なゲート電圧として決
まり、ノードＭＨＤの電圧は、プルアップＭＥＳＦＥＴ
−ＱPUが出力端子につながる負荷（一般には次段のゲー
ト入力）に出力電圧ＶOUT に見合った電流を流すに必要
なゲート電圧（ＶMHD −ＶOUT ）として決まる。

【００２７】以上によりこの実施例のインバータ回路の
“Ｈ”レベル出力電圧は、出力端子に繋がる負荷に影響
されることなく、回路内部の回路定数により決定するこ
とができる。このことは、ファンアウト数によるレベル
変動が小さいことを意味し、その結果、大きなノイズマ
ージンと高い論理能力を得ることができる。

【００２８】次にこの実施例のインバータ回路のＡＣ的
な動作を説明する。まず、入力電圧ＶINが“Ｌ”レベル
から“Ｈ”レベルに変化する場合、ノードＭＬが０．４
Ｖ程度になって、プルダウンＭＥＳＦＥＴ−ＱPDがオン
する。一方、ノードＭＨは１．７Ｖ程度から０．５Ｖ程
度に引き下げられるので、ノードＭＨＤの電位は、フィ
ードバックＭＥＳＦＥＴ−ＱFBとダイオードＤ1 によっ
て０Ｖ近くまで引き下げられ、これによりプルアップＭ
ＥＳＦＥＴ−ＱPUはオフする。この結果、プルダウンＭ
ＥＳＦＥＴ−ＱPDの電流駆動力は全て、出力端子に寄生
する容量に蓄積されている電荷を放電するためにだけ働
き、出力電圧ＶOUT は速やかに０Ｖ程度まで引き下げら
れる。

【００２９】ちなみに、ＤＣＦＬゲートの場合は、負荷
電流もドライバＭＥＳＦＥＴを通して流れるために、ド
ライバＭＥＳＦＥＴは出力端子の容量放電のためだけに
は働かない。

【００３０】次に入力電圧ＶINが“Ｈ”レベルから
“Ｌ”レベルに変化する場合、ノードＭＬは直ちに０Ｖ
近くまで引き下げられ、プルダウンＭＥＳＦＥＴ−ＱPD
がオフする。一方、ノードＭＨ，ＭＨＤは、負荷ＭＥＳ
ＦＥＴ−ＱLUの電流によって充電され、これによりプル
アップＭＥＳＦＥＴ−ＱPUがオンして出力端子が“Ｈ”
レベルになる。このときフィードバックＭＥＳＦＥＴ−
ＱFBは、そのゲート電圧である出力電圧ＶOUT が十分高
い電位にチャージされるまでオフのままである。このた
め、出力端子に大きな寄生容量があり、プルアップＭＥ
ＳＦＥＴ−ＱPUにより出力端子が充電されるのに長い時
間がかかる場合には、ノードＭＨＤは高い電位まで上昇
し、プルアップＭＥＳＦＥＴ−ＱPUの電流駆動力を高め
る。そして出力電圧ＶOUT が十分高くなった状態でフィ
ードバックＭＥＳＦＥＴ−ＱFBがオンし、ＤＣ動作で説
明したようにカレントミラー回路を構成して、ノードＭ
Ｈ，ＭＨＤを定常状態の電位に引き下げる。

【００３１】このように、プルアップＭＥＳＦＥＴ−Ｑ
PUは、出力端子を充電する間のみ大きな電流を流せるた
め、大きな寄生容量が存在する場合でも高速のスイッチ
ングが可能である。また、出力端子を充電し終わり、ス
イッチングが完了した後の定常状態では、そのゲート電
圧がフィードバックＭＥＳＦＥＴ−ＱFBにより引き下げ
られて流れる電流が極めて小さくなる。すなわちスタテ
ィックな消費電流が大きく低減されることになる。

【００３２】以上のようにこの実施例では、スイッチン
グ段Ａは、フィードバック段Ｂとバッファ段Ｃの比較的
小さい容量を駆動するだけでよく、その負荷電流を小さ
く設定することができる。また出力端子に寄生する大き
な容量は、定常的な電流の流れないプッシュプル・バッ
ファ段Ｃで高速に駆動される。従って低消費電力で高速
のスイッチングが可能になる。

【００３３】以下にこの実施例の効果を具体的な実例に
基づいて明らかにする。基本とするデバイスは、ゲート
長０．５μm のＧａＡｓＭＥＳＦＥＴである。図１に示
す各素子のディメンジョン（ゲート幅）は、以下のよう
に設定した。 ＱLU；２μm 、ＱSW；４μm 、ＱLD；３μm 、ＱFB；２
μm 、Ｄ1 ；２μm 、Ｄ2 ；２μm 、ＱPU；10μm 、Ｑ
PD；10μm

【００３４】なお、ＭＥＳＦＥＴ−ＱLUとＱLDはしきい
値電圧−０．３ＶのＤタイプであり、Ｄ1 ，Ｄ2 は、Ｄ
タイプＭＥＳＦＥＴのソースとドレインを短絡してダイ
オードとして用いている。他のＭＥＳＦＥＴは、しきい
値電圧＋０．１ＶのＥタイプである。電源電圧は、ＶDD
＝２Ｖ，ＧＮＤ＝０Ｖとした。

【００３５】以上のような条件で本実施例のインバータ
回路を基本として構成した１０入力ＮＯＲゲート回路と
その入出力特性を、図２（ａ）（ｂ）に示す。図２
（ｂ）の中には参考のため、インバータの伝達特性と、
１０入力のうちスイッチングする信号以外の入力（ＶIN
EX）に“Ｌ”レベルとして０．１Ｖを入力した場合、及
び０．２Ｖを入力した場合を示している。図３（ａ）
（ｂ）は、比較のため、ＤＣＦＬにより５入力ＮＯＲゲ
ートを構成した場合の回路構成とその入出力特性を示し
ている。

【００３６】以上を比較すると、ＤＣＦＬを用いた場
合、通常の“Ｌ”レベルであるＶINEX＝０．１Ｖを入力
した場合には正常な伝達特性を示すが、少し高い“Ｌ”
レベルであるＶINEX＝０．２Ｖの場合（これは、ＧＮＤ
線の抵抗等による電位の浮上がりを想定したものであ
る）には、“Ｈ”レベル出力が大幅に低下している。こ
れに対してこの実施例では、入力数が１０と、ＤＣＦＬ
の場合の倍であるにもかかわらず、ＶINEX＝０．２Ｖの
場合でも正常な伝達特性を維持している。すなわち十分
な動作マージンを持っている。

【００３７】次に本実施例のインバータ回路での伝達特
性のファンアウト依存性と、ＤＣＦＬ回路のそれとを比
較して、図４（ａ）（ｂ）に示す。図４（ａ）は、本実
施例のインバータ回路に同じインバータ回路を１，５及
び１０個接続した場合、すなわちファンアウト数が１，
５及び１０の場合の伝達特性である。図４（ｂ）がＤＣ
ＦＬの場合である。

【００３８】ＤＣＦＬ回路では、ファンアウト数の増加
につれて“Ｈ”レベルが低下し、ファンアウト＝１０で
は１の場合に比較して“Ｈ”レベルが約０．１Ｖ低下し
ていることが分かる。これに対してこの実施例の場合
は、図４（ａ）に示すように、ファンアウト＝１０の場
合でも高々レベル低下は３０ｍＶと小さくなっている。

【００３９】本発明の論理回路構成においては、スイッ
チング素子を縦積みにした構造を基本とする所謂複合ゲ
ートが容易に実現できる。一般に、ＧａＡｓを用いた論
理ゲートでは、本発明のように入力部にソースフォロア
用いた場合、スイッチングＭＥＳＦＥＴを縦積みするこ
とは技術的に困難であった。これは、縦積みしたＭＥＳ
ＦＥＴの下段のゲートに“Ｈ”レベルが入力されたと
き、ゲートを通してそのＭＥＳＦＥＴに電流が流れるた
め、ドレインの電位（図１のノードＭＬの電位に相当す
る）が上昇してしまい、正常な論理動作が出来なくなる
からである。このため、ソースフォロア型の入力部を持
つ論理回路においては、入力部に電流制限手段を設ける
ことが必要であった。

【００４０】これに対して本発明の論理回路構成では、
前述のように“Ｈ”レベル出力が次段の順方向流れ込み
電圧ではなく、論理回路内部に構成されるカレントミラ
ー回路の電圧として出力される。このため、次段に電流
が流れ込まない出力“Ｈ”レベルを設定することがで
き、この結果スイッチングＦＥＴの縦積みが容易に可能
となる。

【００４１】図５は、本発明の論理回路構成を利用し
て、種々の複合ゲートを構成した例である。図５（ａ）
は、２つのスイッチングＭＥＳＦＥＴ−ＱSW1 ，ＱSW2
を縦積みした２入力ＮＡＮＤゲートであり、図５（ｂ）
は、２つのスイッチングＭＥＳＦＥＴ−ＱSW1 ，ＱSW2
を並列接続し、これにスイッチングＭＥＳＦＥＴ−ＱSW
3 を縦積みしたＯＲ／ＮＡＮＤゲートであり、図５
（ｃ）は、二つのスイッチングＭＥＳＦＥＴ−ＱSW1 ，
ＱSW2 を縦積みし、これらに並列にスイッチングＭＥＳ
ＦＥＴ−ＱSW3 を接続したＡＮＤ／ＮＯＲゲートであ
る。

【００４２】次に、本発明の論理回路のスイッチング特
性について述べる。一般に論理回路内の論理ゲートは複
数のゲートを駆動する。また論理ゲートの出力端子と次
段のゲートの入力端子を接続する配線が存在し、この配
線には必ず容量が存在する。このため集積回路用論理ゲ
ートのスイッチング特性は、その出力端子にファンアウ
ト及び負荷容量が存在する場合のものが重要となる。

【００４３】具体的に実施例のインバータ回路のスイッ
チング特性の評価は、ファンアウトが３で、出力端子と
接地線の間に３００ｆＦの負荷容量がある場合について
行った。これらの値は、一般に大規模集積回路の性能評
価基準として用いられているものである。このような条
件で、７段のリングオシレータの発振周波数により評価
した本実施例のインバータ回路のスイッチング特性は、
次の通りであった。 遅延時間 Ｔpd＝３５１ｐsec ／gate 消費電力 Ｐd ＝０．１２ｍＷ／gate 比較のため、同じ負荷条件の下で評価したＤＣＦＬゲー
トのそれは、 遅延時間 Ｔpd＝９２０ｐsec ／gate 消費電力 Ｐd ＝０．１８ｍＷ／gate であった。但し、ＤＣＦＬゲートの負荷ＭＥＳＦＥＴの
ゲート幅は１．５μm 、スイッチングＭＥＳＦＥＴのゲ
ート幅は３μm である。

【００４４】以上のように本発明の論理ゲートでは、従
来のＧａＡｓ集積回路で一般に用いられているＤＣＦＬ
ゲートに対して、同程度の消費電力で大幅な高速化が可
能である。集積回路の評価として一般に用いられる消費
電力・遅延時間積（Ｐd ・Ｔpd積）で比較すると、ＤＣ
ＦＬが１６５．６ｆＪであるのに対し、本発明の論理ゲ
ートでは４２．１ｆＪとなり、実に４倍の高性能化が達
成されている。

【００４５】ところで、図１に示した実施例の回路で
は、“Ｈ”レベル入力時、即ち“Ｌ”レベル出力時には
フィードバック段Ｂにはほとんど電流が流れない。この
ため、レベルシフト・ダイオードＤ1 によるレベルシフ
ト量は電流が流れる場合、即ち“Ｈ”レベル出力時に比
べて小さくなる。この結果、内部のノードＭＨＤの電位
が若干浮き上がり、プルアップＭＥＳＦＥＴ−ＱPUが僅
かにオンして、バッファ段Ｃに貫通電流が流れる。また
出力“Ｌ”レベル電位がＧＮＤレベルより僅かに高くな
る。このことは、消費電流の増加及び動作マージンの低
下をもたらす。

【００４６】図６は、このような事情を考慮して図１の
実施例の回路を改良した本発明の第２の実施例のインバ
ータ回路である。この実施例では、図１の回路構成を基
本として、そのフィードバック段Ｂにもう一つのＥタイ
プＭＥＳＦＥＴ−ＱPLをレベル調整用として付加してい
る。このレベル調整用ＭＥＳＦＥＴ−ＱPLは、ドレイン
がノードＭＨＤに接続され、ゲートがノードＭＬに接続
され、ソースがＧＮＤに接続されている。

【００４７】この実施例では、ＭＥＳＦＥＴ−ＱPLは、
入力が“Ｌ”レベルのときは完全にオフである。入力が
“Ｈ”レベルになると、ノードＭＬの電位が上昇するた
めにＭＥＳＦＥＴ−ＱPLはオンし、内部ノードＭＨＤの
電位をほぼＧＮＤ電位まで引き下げる。この結果、バッ
ファ段ＣのプルアップＭＥＳＦＥＴ−ＱPUは完全にオフ
になり、バッファ段Ｃで貫通電流がほとんど流れなくな
る。また出力“Ｌ”レベル電子はほぼＧＮＤレベルまで
下がる。

【００４８】なお、このようにＭＥＳＦＥＴ−ＱPLを追
加しても、多入力ＮＯＲゲートや複合ゲート構成が可能
である、ファンアウトによらず出力“Ｈ”レベルが安定
している、といった本発明の利点は損なわれない。

【００４９】図７は、図１の実施例の回路を改良した本
発明の第３の実施例のインバータ回路である。この実施
例では、２入力ＮＡＮＤゲートにおいて、縦積みになっ
たスイッチングＦＥＴ−ＱSW1 ，ＱSW2 のうち、下段Ｑ
SW2 の入力に電流制限用ＦＥＴ−ＱCLを接続したもので
ある。このような縦積み構造では、上段ＱSW1 の入力が
“Ｌ”で下段ＱSW2 の入力が“Ｈ”の場合、負荷ＱLUの
電流が負荷ＱLDに流れてＭＬの電位を上昇させるという
通常のＮＯＲ構造での作用が働かない。この結果、ＱSW
2 の入力端子から見た入力立上がり特性はショットキー
ゲート１段分の場合と大差ないものになり、“Ｈ”レベ
ルをショットキーゲートの順方向立上がり電圧よりも高
く設定した場合には電流が流れ込んでしまい、ＭＬの電
位を上昇させ、ＱPDがオンしてプッシュプル段に貫通電
流が流れてしまう。ＱCLはこのような状態を避けるため
に設けたもので、上段入力レベルが“Ｌ”の場合にはＱ
CLがオフしてＱSW2 のゲートに流れ込む電流を阻止す
る。上段入力が“Ｈ”の場合にはＱCLがオンするため、
下段入力電位がＱSW2 にほぼそのまま伝達される。

【００５０】図８は、本発明の第４の実施例に係わるイ
ンバータ回路である。このインバータ回路の構成は、基
本的には図１のそれと同様であるが、フィードバック段
ＢのショットキーダイオードＤ1 を省略し、プッシュプ
ル段ＣのＱPU，ＱPD間にショットキーダイオードＤ1 を
挿入している。即ち、ＱSWのドレインとＱPUのゲートが
直接接続され、ＱPUのソース（ノード名をＯＤとする）
と出力端子ＯＵＴ間にＤ1 が接続されている。

【００５１】この実施例のインバータ回路のＤＣ的な動
作は、先の第１の実施例とほぼ同じである。即ち、入力
信号が“Ｈ”レベルの場合はＱSWがオンし、ノードＭ
Ｈ，ＭＬの電位はそれぞれＱLU，ＱLDが電流ＩSWを流す
ための電位として決まる。ここで、電源電圧をＶDD＝２
［Ｖ］、ＧＮＤ＝０［Ｖ］とし、ＱSWがオン時のノード
ＭＬ，ＭＨの電位がそれぞれ、ＭＬ＝０．４［Ｖ］、Ｍ
Ｈ＝０．５［Ｖ］となるように設計すると、プッシュプ
ル段ＣのＱPDはオンする。この時ノードＯＤは、ダイオ
ードＤ1 によりレベルシフトされているため、ＱPUのゲ
ート電圧がほぼ０になり、プッシュプル段Ｃの貫通電流
を小さく抑えた状態で“Ｌ”レベルを出力する。

【００５２】一方、入力信号が“Ｌ”レベルの場合はＱ
SWはオフになり、この時ノードＭＬの電位はＱLDがオフ
のためほぼ０Ｖになり、これによりＱPDはオフになる。
電流源ＱLUの電流ＩL は、ＱFB→Ｄ2 という経路を流れ
て、カレントミラー回路を構成する。この時、出力電圧
ＶOUT は、ＱFBが電流ＩL を流すために必要なゲート電
圧として決まり、ノードＭＨの電圧は、ＱPUが出力端子
につながる負荷（一般には次段のゲート入力）に出力電
圧ＶOUT に見合った電流を流すに必要なゲート電圧（Ｖ
MHD −ＶOUT ）として決まる。

【００５３】以上によりこの実施例のインバータ回路の
“Ｈ”レベル出力電圧は、出力端子に繋がる負荷に影響
されることなく、回路内部の回路定数により決定するこ
とができる。このことは、ファンアウト数によるレベル
変動が小さいことを意味し、その結果、大きなノイズマ
ージンと高い論理能力を得ることができる。

【００５４】次にこの実施例のインバータ回路のＡＣ的
な動作を説明する。まず、入力電圧ＶINが“Ｌ”レベル
から“Ｈ”レベルに変化する場合、ノードＭＬが０．４
Ｖ程度になって、ＱPDがオンする。一方、ノードＭＨは
１．７Ｖ程度から０．５Ｖ程度に引き下げられるので、
ダイオードＤ1 によってＱPUはオフする。この結果、Ｑ
PDの電流駆動力は全て出力端子に寄生する容量に蓄積さ
れている電荷を放電するためにだけ働き、出力電圧ＶOU
T は速やかに０Ｖ程度まで引き下げられる。

【００５５】入力電圧ＶINが“Ｈ”レベルから“Ｌ”レ
ベルに変化する場合、ノードＭＬは直ちに０Ｖ近くまで
引き下げられ、ＱPDがオフする。一方、ノードＭＨは、
負荷ＱLUの電流によって充電され、これによりＱPUがオ
ンして出力端子が“Ｈ”レベルになる。このときＱFB
は、そのゲート電圧である出力電圧ＶOUT が十分高い電
位にチャージされるまでオフのままである。このため、
出力端子に大きな寄生容量があり、ＱPUにより出力端子
が充電されるのに長い時間がかかる場合には、ノードＭ
Ｈは高い電位まで上昇し、ＱPUの電流駆動力を高める。
そして出力電圧ＶOUT が十分高くなった状態でＱFBがオ
ンし、ＤＣ動作で説明したようにカレントミラー回路を
構成して、ノードＭＨを定常状態の電位に引き下げる。

【００５６】このように、ＱPUは、出力端子を充電する
間のみ大きな電流を流せるため、大きな寄生容量が存在
する場合でも高速のスイッチングが可能である。また、
出力端子を充電し終わり、スイッチングが完了した後の
定常状態では、そのゲート電圧ＭＨが引き下げられて流
れる電流が極めて小さくなる。すなわちスタティックな
消費電流が大きく低減されることになる。

【００５７】以上のようにこの実施例では、スイッチン
グ段Ａは、フィードバック段Ｂとバッファ段Ｃの比較的
小さい容量を駆動するだけでよく、その負荷電流を小さ
く設定することができ。また出力端子に寄生する大きな
容量は、定常的な電流の流れないプッシュプル・バッフ
ァ段Ｃで高速に駆動される。従って第１の実施例と同様
に、低消費電力で高速のスイッチングが可能になる。

【００５８】以下にこの実施例の効果を具体的な実例に
基づいて明らかにする。基本とするデバイスは、ゲート
長０．５μm のＧａＡｓＭＥＳＦＥＴである。図１に示
す各素子のディメンジョン（ゲート幅）は、以下のよう
に設定した。 ＱLU；２μm 、ＱSW；10μm 、ＱLD；３μm 、ＱFB；２
μm 、Ｄ2 ；４μm 、ＱPU；20μm 、Ｄ1 ；20μm 、Ｑ
PD；20μm

【００５９】なお、ＱLUとＱLDはしきい値電圧−０．３
ＶのＤタイプであり、Ｄ1 ，Ｄ2 はＤタイプＭＥＳＦＥ
Ｔのソースとドレインを短絡してダイオードとして用い
ている。他のＭＥＳＦＥＴは、しきい値電圧＋０．１Ｖ
のＥタイプである。電源電圧は、ＶDD＝２Ｖ，ＧＮＤ＝
０Ｖとした。

【００６０】以上のような条件で本実施例のインバータ
回路を基本として構成した１０入力ＮＯＲゲート回路と
その入出力特性を、図９（ａ）（ｂ）に示す。図９
（ｂ）の中には参考のため、インバータの伝達特性と、
１０入力のうちスイッチングする信号以外の入力（ＶIN
EX）に“Ｌ”レベルとして０．１Ｖを入力した場合、及
び０．２Ｖを入力した場合を示している。図１０（ａ）
（ｂ）は、比較のため、ＤＣＦＬにより５入力ＮＯＲゲ
ートを構成した場合の回路構成とその入出力特性を示し
ている。

【００６１】以上を比較すると、ＤＣＦＬを用いた場
合、通常の“Ｌ”レベルであるＶINEX＝０．１Ｖを入力
した場合には正常な伝達特性を示すが、少し高い“Ｌ”
レベルであるＶINEX＝０．２Ｖの場合（これは、ＧＮＤ
線の抵抗等による電位の浮上がりを想定したものであ
る）には、“Ｈ”レベル出力が大幅に低下している。こ
れに対してこの実施例では、入力数が１０と、ＤＣＦＬ
の場合の倍であるにもかかわらず、ＶINEX＝０．２Ｖの
場合でも正常な伝達特性を維持している。すなわち十分
な動作マージンを持っている。

【００６２】次に本実施例のインバータ回路での伝達特
性のファンアウト依存性と、ＤＣＦＬ回路のそれとを比
較して、図１１（ａ）（ｂ）に示す。図１０（ａ）は、
本実施例のインバータ回路に同じインバータ回路を１，
５及び１０個接続した場合、即ちファンアウト数が１，
５及び１０の場合の伝達特性である。図１０（ｂ）がＤ
ＣＦＬの場合である。

【００６３】ＤＣＦＬ回路では、ファンアウト数の増加
につれて“Ｈ”レベルが低下し、ファンアウト＝１０で
は１の場合に比較して“Ｈ”レベルが約０．１Ｖ低下し
ていることが分かる。これに対して本実施例の場合は、
図１１（ａ）に示すようにファンアウト＝１０の場合で
も高々レベル低下は３０ｍＶと小さくなっている。

【００６４】本発明の論理回路構成においては、先に説
明したようにスイッチング素子を縦積みにした構造を基
本とする所謂複合ゲートが容易に実現できる。図１２
は、本発明の論理回路構成を利用して、種々の複合ゲー
トを構成した例である。図１２（ａ）は、２つのスイッ
チングＭＥＳＦＥＴ−ＱSW1 ，ＱSW2 を縦積みした２入
力ＮＡＮＤゲートであり、図１２（ｂ）は、２つのスイ
ッチングＭＥＳＦＥＴ−ＱSW1 ，ＱSW2 を並列接続し、
これにスイッチングＭＥＳＦＥＴ−ＱSW3 を縦積みした
ＯＲ／ＮＡＮＤゲートであり、図１２（ｃ）は、２つの
スイッチングＭＥＳＦＥＴ−ＱSW1 ，ＱSW2 を縦積み
し、これらに並列にスイッチングＭＥＳＦＥＴ−ＱSW3
を接続したＡＮＤ／ＮＯＲゲートである。

【００６５】次に本発明の論理回路のスイッチング特性
について述べる。具体的に実施例のインバータ回路のス
イッチング特性の評価は、ファンアウトが３で、出力端
子と接地線の間に３００ｆＦの負荷容量がある場合につ
いて行った。これらの値は、一般に大規模集積回路の性
能評価基準として用いられているものである。この様な
条件で、７段のリングオシレータの発振周波数により評
価した本実施例のインバータ回路のスイッチング特性
は、次の通りであった。 遅延時間 Ｔpd＝２６２ｐsec ／gate 消費電力 Ｐd ＝０．２１ｍＷ／gate 比較のため、同じ負荷条件の下で評価したＤＣＦＬゲー
トのそれは、 遅延時間 Ｔpd＝９２０ｐsec ／gate 消費電力 Ｐd ＝０．１８ｍＷ／ｇａｔｅ であった。但し、ＤＣＦＬゲートの負荷ＭＥＳＦＥＴの
ゲート幅は１．５μｍ 、スイッチングＭＥＳＦＥＴの
ゲート幅は３μm である。

【００６６】以上のように本発明の論理ゲートでは、従
来のＧａＡｓ集積回路で一般に用いられているＤＣＦＬ
ゲートに対して、同程度の消費電力で大幅な高速化が可
能である。集積回路の評価として一般に用いられる消費
電力・遅延時間積（Ｐd ・Ｔpd積）で比較すると、ＤＣ
ＦＬが１６５．６ｆＪであるのに対し、本発明の論理ゲ
ートでは５５．０２ｆＪとなり、実に３倍の高性能化が
達成されている。

【００６７】ところで、図８に示した実施例の回路で
は、“Ｈ”レベル入力時、即ち“Ｌ”レベル出力時には
フィードバック段Ｂにはほとんど電流が流れない。この
ため、レベルシフト・ダイオードＤ1 によるレベルシフ
ト量は電流が流れる場合、すなわち“Ｈ”レベル出力時
に比べて小さくなる。この結果、内部のノードＭＨＤの
電位が若干浮き上がり、プルアップＭＥＳＦＥＴ−ＱPU
が僅かにオンして、バッファ段Ｃに貫通電流が流れる。
また出力“Ｌ”レベル電位がＧＮＤレベルより僅かに高
くなる。この事は、消費電流の増加及び動作マージンの
低下をもたらす。

【００６８】図１３は、このような事情を考慮して図８
の実施例の回路を改良した本発明の第５の実施例のイン
バータ回路である。この実施例では、図８の回路構成を
基本として、そのフィードバック段Ｂにもう一つのＥタ
イプＭＥＳＦＥＴ−ＱPLをレベル調整用として付加して
いる。このレベル調整用ＭＥＳＦＥＴ−ＱPLは、ドレイ
ンがノードＭＨに接続され、ゲートがノードＭＬに接続
され、ソースがＧＮＤに接続されている。

【００６９】この実施例では、ＱPLは入力が“Ｌ”レベ
ルのときは完全にオフであるが、入力が“Ｈ”レベルに
なるとノードＭＬの電位が上昇するためにＱPLはオン
し、内部ノードＭＨの電位をほぼＧＮＤ電位まで引き下
げる。この結果、バッファ段ＣのＱPUは完全にオフにな
り、バッファ段Ｃで貫通電流がほとんど流れなくなる。
また出力“Ｌ”レベル電子はほぼＧＮＤレベルまで下が
る。なお、このようにＱPLを追加しても、多入力ＮＯＲ
ゲートや複合ゲート構成が可能である、ファンアウトに
よらず出力“Ｈ”レベルが安定している、といった本発
明の利点は損なわれない。

【００７０】図１４は、図８の実施例の回路を改良した
本発明の第５の実施例のインバータ回路である。この実
施例では、先に説明した第３の実施例と同様に、２入力
ＮＡＮＤゲートにおいて、縦積みになったＱSW1 ，ＱSW
2 のうち、下段ＱSW2 の入力に電流制限用ＱCLを接続し
ている。このような縦積み構造では、第３の実施例と同
様に、上段の入力レベルが“Ｌ”の場合にはＱCLがオフ
してＱSW2 のゲートに流れ込む電流を阻止し、上段の入
力が“Ｈ”の場合にはＱCLがオンして下段の入力電位が
ＱSW2 にほぼそのまま伝達される。以上本発明の論理回
路を実施例に従って説明したが、本発明はその趣旨を逸
脱しない範囲で種々変形して実施することが可能であ
る。

【００７１】例えば実施例では、負荷としてＤタイプＭ
ＥＳＦＥＴによる定電流源を用いたが、これは抵抗体等
に置き換えることができる。またフィードバック手段と
して、ショットキー・ダイオードの他に、ｐｎ接合ダイ
オードやＤタイプＭＥＳＦＥＴを用いてゲート・ソース
を接続した定電流源を利用することもできる。電源電圧
も、実施例では２Ｖ／０Ｖという値を用いたが、これは
必要に応じて３Ｖ／０Ｖという値にしてもよいし、また
負電源を用いて０Ｖ／−２Ｖという関係を用いてもよ
い。フィードバック段のソース側電源として、スイッチ
ング段やバッファ段のそれと別の電源を用意して、例え
ばより負側の電位を与えることもできる。

【００７２】実施例における回路構成素子のディメンジ
ョンやしきい値も必要に応じて変更することができる。
例えば、フィードバック段のフィードバックＭＥＳＦＥ
Ｔ−ＱFBとして、よりゲート幅の広いＭＥＳＦＥＴを用
いる、あるいはＤタイプＭＥＳＦＥＴを用いる、といっ
たことも可能である。これにより、出力“Ｈ”レベルを
少し低く設定することができる。逆にこのフィードバッ
クＭＥＳＦＥＴ−ＱFBによりしきい値の高いもの、或い
はゲート幅の小さいものを用いて、より高い“Ｈ”レベ
ル出力を得るようにすることもできる。これらの回路条
件は、使用する素子の特性や使用される温度環境等によ
り、適宜設定することができる。

【００７３】さらに上述の実施例では、専らＧａＡｓＭ
ＥＳＦＥＴを用いたが、他の半導体材料を用いた場合、
ｐｎ接合ゲート型のＦＥＴを用いた場合にも本発明は有
効である。

【００７４】

【発明の効果】以上述べたように本発明によれば、ソー
スフォロア型のスイッチング段とプッシュプル型のバッ
ファ段、及びこれらの間にあって出力“Ｈ”レベルを決
定するフィードバックＦＥＴを持つフィードバック段を
組み合わせることによって、大きな動作マージンを有
し、低消費電力で高速スイッチングが可能な論理集積回
路を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるインバータ回路
を示す図。

【図２】第１の実施例を用いた１０入力ＮＯＲ回路の構
成とその入出力特性を示す図。

【図３】ＤＣＦＬ回路による５入力ＮＯＲ回路構成とそ
の入出力特性を示す図。

【図４】第１の実施例の回路とＤＣＦＬ回路のファンア
ウト依存性を示す図。

【図５】第１の実施例のインバータ回路を基本とする複
合ゲートの構成例を示す図。

【図６】第２の実施例に係わるインバータ回路を示す
図。

【図７】第３の実施例に係わるインバータ回路を示す
図。

【図８】第４の実施例に係わるインバータ回路を示す
図。

【図９】第４の実施例を用いた１０入力ＮＯＲ回路の構
成とその入出力特性を示す図。

【図１０】ＤＣＦＬ回路による５入力ＮＯＲ回路構成と
その入出力特性を示す図。

【図１１】第４の実施例の回路とＤＣＦＬ回路のファン
アウト依存性を示す図。

【図１２】第４の実施例のインバータ回路を基本とする
複合ゲートの構成例を示す図。

【図１３】第５の実施例に係わるインバータ回路を示す
図。

【図１４】第６の実施例に係わるインバータ回路を示す
図。

【図１５】従来のＧａＡｓＭＥＳＦＥＴによる論理回路
構成を示す図。

【符号の説明】

Ａ…スイッチング段、 Ｂ…フィードバック段、 Ｃ…プッシュプル・バッファ段、 ＱSW…スイッチングＭＥＳＦＥＴ（第１の接合型ＦＥ
Ｔ）、 ＱLU，ＱLD…負荷ＭＥＳＦＥＴ、 Ｄ1 …レベルシフト・ダイオード、 ＱFB…フィードバックＭＥＳＦＥＴ（第４の接合型ＦＥ
Ｔ）、 Ｄ2 レベル調整用ダイオード、 ＱPU…プルアップＭＥＳＦＥＴ（第２の接合型ＦＥ
Ｔ）、 ＱPD…プルダウンＭＥＳＦＥＴ（第３の接合型ＦＥ
Ｔ）、 ＱPL…レベル調整用ＭＥＳＦＥＴ（第５の接合型ＦＥ
Ｔ）。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】スイッチングＦＥＴとなる第１の接合ゲー
   ト型電界効果トランジスタを有し、そのソース，ドレイ
   ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
   トが論理入力端子となる論理段と、 所定の電源間に直列接続されてプッシュプル動作する第
   ２及び第３の接合ゲート型電界効果トランジスタを有
   し、第２及び第３の接合ゲート型電界効果トランジスタ
   の接続ノードが論理出力端子に接続され、第３の接合ゲ
   ート型電界効果トランジスタのゲートが第１の接合ゲー
   ト型電界効果トランジスタのソースに接続されたバッフ
   ァ段と、 第１の接合ゲート型電界効果トランジスタのドレインと
   第２の接合ゲート型電界効果トランジスタのゲートの間
   に接続されたレベルシフト素子、及びドレインが第２の
   接合ゲート型電界効果トランジスタのゲートに接続さ
   れ、ゲートが前記論理出力端子に接続され、ソースに所
   定のバイアスが与えられた第４の接合ゲート型電界効果
   トランジスタを有するフィードバック段と、 を備えたことを特徴とする半導体論理集積回路。
2. 【請求項２】スイッチングＦＥＴとなる第１の接合ゲー
   ト型電界効果トランジスタを有し、そのソース，ドレイ
   ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
   トが論理入力端子となる論理段と、 所定の電源間に直列接続されてプッシュプル動作する第
   ２及び第３の接合ゲート型電界効果トランジスタを有
   し、第２及び第３の接合ゲート型電界効果トランジスタ
   の接続ノードが論理出力端子に接続され、第３の接合ゲ
   ート型電界効果トランジスタのゲートが第１の接合ゲー
   ト型電界効果トランジスタのソースに接続されたバッフ
   ァ段と、 第１の接合ゲート型電界効果トランジスタのドレインと
   第２の接合ゲート型電界効果トランジスタのゲートの間
   に接続されたレベルシフト素子、ドレインが第２の接合
   ゲート型電界効果トランジスタのゲートに接続され、ゲ
   ートが前記論理出力端子に接続され、ソースに所定のバ
   イアス電圧が与えられた第４の接合ゲート型電界効果ト
   ランジスタ、及びドレインが第２の接合ゲート型電界効
   果トランジスタのゲートに接続され、ゲートが第１の接
   合ゲート型電界効果トランジスタのソースに接続され、
   ソースに所定のバイアス電圧が与えられた第５の接合ゲ
   ート型電界効果トランジスタを有するフィードバック段
   と、を備えたことを特徴とする半導体論理集積回路。
3. 【請求項３】スイッチングＦＥＴとなる第１の接合ゲー
   ト型電界効果トランジスタを有し、そのソース，ドレイ
   ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
   トが論理入力端子となる論理段と、 所定の電源間にレベルシフト素子を介して直列接続され
   てプッシュプル動作する第２及び第３の接合ゲート型電
   界効果トランジスタを有し、第２の接合ゲート型電界効
   果トランジスタのゲートが第１の接合ゲート型電界効果
   トランジスタのドレインに接続され、ソースがレベルシ
   フト素子を介して論理出力端子に接続され、第３の接合
   ゲート型電界効果トランジスタのゲートが第１の接合ゲ
   ート型電界効果トランジスタのソースに接続され、ドレ
   インが前記論理出力端子に接続されたバッファ段と、 ドレインが第２の接合ゲート型電界効果トランジスタの
   ゲートに接続され、ゲートが前記論理出力端子に接続さ
   れ、ソースに所定のバイアスが与えられた第４の接合ゲ
   ート型電界効果トランジスタを有するフィードバック段
   と、 を備えたことを特徴とする半導体論理集積回路。
4. 【請求項４】スイッチングＦＥＴとなる第１の接合ゲー
   ト型電界効果トランジスタを有し、そのソース，ドレイ
   ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
   トが論理入力端子となる論理段と、 所定の電源間にレベルシフト素子を介して直列接続され
   てプッシュプル動作する第２及び第３の接合ゲート型電
   界効果トランジスタを有し、第２の接合ゲート型電界効
   果トランジスタのゲートが第１の接合ゲート型電界効果
   トランジスタのドレインに接続され、ソースがレベルシ
   フト素子を介して論理出力端子に接続され、第３の接合
   ゲート型電界効果トランジスタのゲートが第１の接合ゲ
   ート型電界効果トランジスタのソースに接続され、ドレ
   インが前記論理出力端子に接続されたバッファ段と、 ドレインが第２の接合ゲート型電界効果トランジスタの
   ゲートに接続され、ゲートが前記論理出力端子に接続さ
   れ、ソースに所定のバイアスが与えられた第４の接合ゲ
   ート型電界効果トランジスタ、及びドレインが第２の接
   合ゲート型電界効果トランジスタのゲートに接続され、
   ゲートが第１の接合ゲート型電界効果トランジスタのソ
   ースに接続され、ソースに所定のバイアス電圧が与えら
   れた第５の接合ゲート型電界効果トランジスタを有する
   フィードバック段と、 を備えたことを特徴とする半導体論理集積回路。
5. 【請求項５】第４の接合ゲート型電界効果トランジスタ
   のソースとそのバイアス電圧源の間にレベルシフト素子
   が設けられていることを特徴とする請求項１乃至４のい
   ずれかに記載の半導体論理集積回路。