JP2003347852A - バイアス回路及び半導体装置 - Google Patents
バイアス回路及び半導体装置Info
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Abstract
(57)【要約】
【課題】 トランジスタのしきい値がばらついても、そ
れに応じて最適なバイアスを印加することが可能なバイ
アス回路及びそれを設けた半導体装置を提供することを
目的とする。 【解決手段】 第１のトランジスタ（ＦＥＴ２）にバイ
アス電圧を供給するバイアス回路（ＢＣ）であって、前
記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有するＭＥＳ
ＦＥＴあるいはＨＥＭＴからなる第２のトランジスタ
（ＦＥＴ１）と、抵抗回路（Ｒ１）と、第１及び第２の
レベルシフタ（Ｌ１、Ｌ２）と、を備え、前記第２のト
ランジスタの前記制御電極を前記第１及び第２の主電極
のいずれかに接続し、前記抵抗回路と前記第２のトラン
ジスタとの直列回路により電源電圧を分圧して得られる
電圧を前記第１及び第２のレベルシフタの直列回路によ
り分圧して前記バイアス電圧として出力するバイアス回
路を提供する。
れに応じて最適なバイアスを印加することが可能なバイ
アス回路及びそれを設けた半導体装置を提供することを
目的とする。 【解決手段】 第１のトランジスタ（ＦＥＴ２）にバイ
アス電圧を供給するバイアス回路（ＢＣ）であって、前
記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有するＭＥＳ
ＦＥＴあるいはＨＥＭＴからなる第２のトランジスタ
（ＦＥＴ１）と、抵抗回路（Ｒ１）と、第１及び第２の
レベルシフタ（Ｌ１、Ｌ２）と、を備え、前記第２のト
ランジスタの前記制御電極を前記第１及び第２の主電極
のいずれかに接続し、前記抵抗回路と前記第２のトラン
ジスタとの直列回路により電源電圧を分圧して得られる
電圧を前記第１及び第２のレベルシフタの直列回路によ
り分圧して前記バイアス電圧として出力するバイアス回
路を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス回路及び
半導体装置に関し、より詳細には、ＭＥＳＦＥＴ（MEta
l Semiconductor Field Effect Transistor：金属半導
体接触型電界効果トランジスタ）またはＨＥＭＴ（High
Electron Mobility Transistor：高電子移動度トラン
ジスタ）を用いた高周波電力増幅器などの各種の半導体
装置において、トランジスタのしきい値の「バラツキ」
に応じて最適なバイアスを印加するバイアス回路及びこ
れを設けた半導体装置に関する。
半導体装置に関し、より詳細には、ＭＥＳＦＥＴ（MEta
l Semiconductor Field Effect Transistor：金属半導
体接触型電界効果トランジスタ）またはＨＥＭＴ（High
Electron Mobility Transistor：高電子移動度トラン
ジスタ）を用いた高周波電力増幅器などの各種の半導体
装置において、トランジスタのしきい値の「バラツキ」
に応じて最適なバイアスを印加するバイアス回路及びこ
れを設けた半導体装置に関する。
【０００２】
【従来の技術】ＭＥＳＦＥＴやＨＥＭＴなどのトランジ
スタを搭載した高周波増幅器、ミキサ、変調器あるいは
発振器などの各種の半導体装置においては、トランジス
タにバイアスを印加するバイアス回路が重要な役割を有
する場合が多い。
スタを搭載した高周波増幅器、ミキサ、変調器あるいは
発振器などの各種の半導体装置においては、トランジス
タにバイアスを印加するバイアス回路が重要な役割を有
する場合が多い。
【０００３】以下、このような半導体装置の一例とし
て、ＭＥＳＦＥＴを搭載した高周波増幅器を例に挙げて
説明する。
て、ＭＥＳＦＥＴを搭載した高周波増幅器を例に挙げて
説明する。
【０００４】図７は、本発明者が本発明に至る過程で検
討した高周波増幅器の要部構成を表す模式図である。こ
の増幅器は、ガリウム砒素（ＧａＡｓ）からなるＭＥＳ
ＦＥＴ（ＦＥＴ）を用いた電力増幅器であり、例えば、
携帯電話などのフロントエンド増幅器として利用可能な
ものである。
討した高周波増幅器の要部構成を表す模式図である。こ
の増幅器は、ガリウム砒素（ＧａＡｓ）からなるＭＥＳ
ＦＥＴ（ＦＥＴ）を用いた電力増幅器であり、例えば、
携帯電話などのフロントエンド増幅器として利用可能な
ものである。
【０００５】図７の増幅器は、増幅回路ＰＡと、バイア
ス回路ＢＣとを有する。バイアス回路ＢＣに設けられた
抵抗Ｒ１０３は、バイアス回路と増幅回路とを交流的に
遮断する役割を有する。
ス回路ＢＣとを有する。バイアス回路ＢＣに設けられた
抵抗Ｒ１０３は、バイアス回路と増幅回路とを交流的に
遮断する役割を有する。
【０００６】このバイアス回路ＢＣは、抵抗Ｒ１０１及
びＲ１０２からなる抵抗分割型の回路で構成されてい
る。ｎ１に入力された電源電圧は、常に一定の電圧に分
圧されて増幅回路の入力端子ｎ２に供給される。
びＲ１０２からなる抵抗分割型の回路で構成されてい
る。ｎ１に入力された電源電圧は、常に一定の電圧に分
圧されて増幅回路の入力端子ｎ２に供給される。
【０００７】増幅回路ＰＡにおいては、ｎ３にＲＦ入力
が与えられ、ｎ４にＦＥＴのドレイン電源が接続され
る。そして、ｎ５にＲＦ出力が得られる。
が与えられ、ｎ４にＦＥＴのドレイン電源が接続され
る。そして、ｎ５にＲＦ出力が得られる。
【０００８】
【発明が解決しようとする課題】しかし、図７に例示し
た増幅器の場合、バイアス回路ＢＣから出力されるゲー
トバイアス電圧が一定のため、増幅回路ＰＡのＦＥＴの
しきい値がばらつくと、それにともないＦＥＴのドレイ
ン電流もばらつくという問題がある。
た増幅器の場合、バイアス回路ＢＣから出力されるゲー
トバイアス電圧が一定のため、増幅回路ＰＡのＦＥＴの
しきい値がばらつくと、それにともないＦＥＴのドレイ
ン電流もばらつくという問題がある。
【０００９】移動体通信機器等においては、電池（バッ
テリー）の消費電流のうちで、電力増幅器により消費さ
れる割合が大きい場合が多い。このため、電池の駆動時
間を伸ばすために、電力増幅器では、ＦＥＴのドレイン
電流に上限規格を設定する必要がある。しかし、ドレイ
ン電流を低く設定すると、利得の低下や歪の増加といっ
た特性劣化が生じるため、ドレイン電流には下限規格も
設定する必要がある。そして、図７に例示した増幅器の
場合、ドレイン電流は、しきい値によってばらつくので
あるから、ＦＥＴのしきい値の「ばらつき範囲」に対し
ても、上限規格と下限規格を設定する必要が生ずる。
テリー）の消費電流のうちで、電力増幅器により消費さ
れる割合が大きい場合が多い。このため、電池の駆動時
間を伸ばすために、電力増幅器では、ＦＥＴのドレイン
電流に上限規格を設定する必要がある。しかし、ドレイ
ン電流を低く設定すると、利得の低下や歪の増加といっ
た特性劣化が生じるため、ドレイン電流には下限規格も
設定する必要がある。そして、図７に例示した増幅器の
場合、ドレイン電流は、しきい値によってばらつくので
あるから、ＦＥＴのしきい値の「ばらつき範囲」に対し
ても、上限規格と下限規格を設定する必要が生ずる。
【００１０】しかし、ＧａＡｓ・ＭＥＳＦＥＴなどの各
種のトランジスタにおいては、ウェーハ毎に製造プロセ
ス条件などがばらつくため、しきい値にも「ばらつき」
が生ずる。また、ウェーハ面内においても、プロセス条
件は一定でない場合があるため、ウェーハ面内にもしき
い値の「ばらつき」が生ずる場合がある。
種のトランジスタにおいては、ウェーハ毎に製造プロセ
ス条件などがばらつくため、しきい値にも「ばらつき」
が生ずる。また、ウェーハ面内においても、プロセス条
件は一定でない場合があるため、ウェーハ面内にもしき
い値の「ばらつき」が生ずる場合がある。
【００１１】そして、このようなしきい値の「ばらつ
き」は、電力増幅器の歩留まりを低下させる原因となっ
ていた。
き」は、電力増幅器の歩留まりを低下させる原因となっ
ていた。
【００１２】同様の事情は、他の応用分野においても見
られる。すなわち、トランジスタを用いた各種の半導体
装置において、そのしきい値の「ばらつき」に起因する
動作特性の「ばらつき」を最小限に抑えることは極めて
重要である。
られる。すなわち、トランジスタを用いた各種の半導体
装置において、そのしきい値の「ばらつき」に起因する
動作特性の「ばらつき」を最小限に抑えることは極めて
重要である。
【００１３】本発明は、かかる課題の認識に基づいてな
されたものであり、その目的は、トランジスタのしきい
値がばらついても、それに応じて最適なバイアスを印加
することが可能なバイアス回路及びそれを設けた半導体
装置を提供することにある。
されたものであり、その目的は、トランジスタのしきい
値がばらついても、それに応じて最適なバイアスを印加
することが可能なバイアス回路及びそれを設けた半導体
装置を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１のバイアス回路は、第１のトランジス
タにバイアス電圧を供給するバイアス回路であって、前
記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有する第２の
トランジスタと、抵抗回路と、第１及び第２のレベルシ
フタと、を備え、前記第２のトランジスタは、金属半導
体接触型電界効果トランジスタまたは高電子移動度トラ
ンジスタのいずれかであり、前記第２のトランジスタの
前記制御電極を前記第１及び第２の主電極のいずれかに
接続し、前記抵抗回路と前記第２のトランジスタとの直
列回路により電源電圧を分圧して得られる電圧を前記第
１及び第２のレベルシフタの直列回路により分圧して前
記バイアス電圧として出力することを特徴とする。
に、本発明の第１のバイアス回路は、第１のトランジス
タにバイアス電圧を供給するバイアス回路であって、前
記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有する第２の
トランジスタと、抵抗回路と、第１及び第２のレベルシ
フタと、を備え、前記第２のトランジスタは、金属半導
体接触型電界効果トランジスタまたは高電子移動度トラ
ンジスタのいずれかであり、前記第２のトランジスタの
前記制御電極を前記第１及び第２の主電極のいずれかに
接続し、前記抵抗回路と前記第２のトランジスタとの直
列回路により電源電圧を分圧して得られる電圧を前記第
１及び第２のレベルシフタの直列回路により分圧して前
記バイアス電圧として出力することを特徴とする。
【００１５】上記構成によれば、第１のトランジスタと
第２のトランジスタを同一の半導体基板上に形成するこ
とによりこれらのしきい値などの特性の設計値からの
「ずれ」がほぼ同一となるので、第１のトランジスタの
しきい値の「ずれ」に起因する動作特性の変動を自動的
に補償することが可能となる。
第２のトランジスタを同一の半導体基板上に形成するこ
とによりこれらのしきい値などの特性の設計値からの
「ずれ」がほぼ同一となるので、第１のトランジスタの
しきい値の「ずれ」に起因する動作特性の変動を自動的
に補償することが可能となる。
【００１６】また、本発明の第２のバイアス回路は、第
１のトランジスタにバイアス電圧を供給するバイアス回
路であって、前記第１のトランジスタと同一の半導体基
板上に形成され、制御電極と第１及び第２の主電極とを
有する第２のトランジスタと、抵抗回路と、第１及び第
２のレベルシフタと、を備え、前記第２のトランジスタ
は、金属半導体接触型電界効果トランジスタまたは高電
子移動度トランジスタのいずれかであり、前記抵抗回路
の一端が電源に接続され、前記抵抗回路の他端が前記第
２のトランジスタの前記第１の主電極に接続され、前記
第２のトランジスタの前記制御電極が前記第１及び第２
の主電極のいずれかに接続され、前記第２のトランジス
タの前記第２の主電極が共通電位に接続され、前記第２
のトランジスタの前記第１の主電極が前記第１のレベル
シフタの一端に接続され、前記第１のレベルシフタの他
端が前記第２のレベルシフタの一端に接続され、前記第
２のレベルシフタの他端が前記共通電位に接続され、前
記第１のレベルシフタと前記第２のレベルシフタとの接
続点から前記バイアス電圧が出力されることを特徴とす
る。
１のトランジスタにバイアス電圧を供給するバイアス回
路であって、前記第１のトランジスタと同一の半導体基
板上に形成され、制御電極と第１及び第２の主電極とを
有する第２のトランジスタと、抵抗回路と、第１及び第
２のレベルシフタと、を備え、前記第２のトランジスタ
は、金属半導体接触型電界効果トランジスタまたは高電
子移動度トランジスタのいずれかであり、前記抵抗回路
の一端が電源に接続され、前記抵抗回路の他端が前記第
２のトランジスタの前記第１の主電極に接続され、前記
第２のトランジスタの前記制御電極が前記第１及び第２
の主電極のいずれかに接続され、前記第２のトランジス
タの前記第２の主電極が共通電位に接続され、前記第２
のトランジスタの前記第１の主電極が前記第１のレベル
シフタの一端に接続され、前記第１のレベルシフタの他
端が前記第２のレベルシフタの一端に接続され、前記第
２のレベルシフタの他端が前記共通電位に接続され、前
記第１のレベルシフタと前記第２のレベルシフタとの接
続点から前記バイアス電圧が出力されることを特徴とす
る。
【００１７】上記構成によっても、第１のトランジスタ
と第２のトランジスタを同一の半導体基板上に形成する
ことによりこれらのしきい値などの特性の設計値からの
「ずれ」がほぼ同一となるので、第１のトランジスタの
しきい値の「ずれ」に起因する動作特性の変動を自動的
に補償することが可能となる。
と第２のトランジスタを同一の半導体基板上に形成する
ことによりこれらのしきい値などの特性の設計値からの
「ずれ」がほぼ同一となるので、第１のトランジスタの
しきい値の「ずれ」に起因する動作特性の変動を自動的
に補償することが可能となる。
【００１８】これら第１及び第２のバイアス回路におい
て、前記第１のレベルシフタは、ダイオードからなるも
のとすることができる。ダイオードは、トランジスタと
共通のプロセスにより形成でき、電気特性が良好で素子
サイズも小さくできる点で有利である。
て、前記第１のレベルシフタは、ダイオードからなるも
のとすることができる。ダイオードは、トランジスタと
共通のプロセスにより形成でき、電気特性が良好で素子
サイズも小さくできる点で有利である。
【００１９】また、前記第２のレベルシフタは、抵抗か
らなるものとすれば、バイアス電圧のレベルシフトを確
実且つ精密に実現できる。
らなるものとすれば、バイアス電圧のレベルシフトを確
実且つ精密に実現できる。
【００２０】また、前記第２のレベルシフタは、制御電
極と第１及び第２の主電極とを有する第３のトランジス
タからなり、前記第３のトランジスタの制御電極は、そ
の第１及び第２の主電極のいずれかに接続されてなるも
のとすれば、トランジスタの形成プロセスを共通化して
確実且つ容易な製造が可能となる。
極と第１及び第２の主電極とを有する第３のトランジス
タからなり、前記第３のトランジスタの制御電極は、そ
の第１及び第２の主電極のいずれかに接続されてなるも
のとすれば、トランジスタの形成プロセスを共通化して
確実且つ容易な製造が可能となる。
【００２１】また、前記第１のトランジスタと前記第２
のトランジスタとは、同一の構造を有するものとすれ
ば、これらＭＥＳＦＥＴあるいはＨＥＭＴの特性の「ず
れ」も同一となるため、バイアス回路の設計が容易であ
る。
のトランジスタとは、同一の構造を有するものとすれ
ば、これらＭＥＳＦＥＴあるいはＨＥＭＴの特性の「ず
れ」も同一となるため、バイアス回路の設計が容易であ
る。
【００２２】一方、本発明の半導体装置は、上記のいず
れかのバイアス回路と、前記第１のトランジスタを含む
回路と、を備えたことを特徴とする。
れかのバイアス回路と、前記第１のトランジスタを含む
回路と、を備えたことを特徴とする。
【００２３】上記構成によれば、トランジスタの特性の
「ずれ」を確実に補償して、安定した特性を再現でき
る。
「ずれ」を確実に補償して、安定した特性を再現でき
る。
【００２４】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。
実施の形態について説明する。
【００２５】図１は、本発明の実施の形態にかかるバイ
アス回路及びこれを設けた半導体装置の要部を例示する
模式図である。すなわち、同図に表した半導体装置は、
図７に表したものと類似した高周波増幅器であり、増幅
回路ＰＡと、バイアス回路ＢＣとを有する。これらの回
路は、同一の半導体基板上にモノリシックに形成されて
いる。抵抗Ｒ２は、バイアス回路ＢＣと増幅回路ＰＡと
を交流的に遮断する役割を有する。増幅器ＰＡは、図７
に例示したものと同様であるので、各要素に同一の符号
を付して詳細な説明は省略する。
アス回路及びこれを設けた半導体装置の要部を例示する
模式図である。すなわち、同図に表した半導体装置は、
図７に表したものと類似した高周波増幅器であり、増幅
回路ＰＡと、バイアス回路ＢＣとを有する。これらの回
路は、同一の半導体基板上にモノリシックに形成されて
いる。抵抗Ｒ２は、バイアス回路ＢＣと増幅回路ＰＡと
を交流的に遮断する役割を有する。増幅器ＰＡは、図７
に例示したものと同様であるので、各要素に同一の符号
を付して詳細な説明は省略する。
【００２６】本実施形態のバイアス回路ＢＣは、抵抗Ｒ
１と、トランジスタ（ＦＥＴ１）と、第１及び第２のレ
ベルシフタＬ１、Ｌ２と、を有する。本発明におけるト
ランジスタ（ＦＥＴ１）は、金属半導体接触型電界効果
トランジスタ（ＭＥＳＦＥＴ）または高電子移動度トラ
ンジスタ（ＨＥＭＴ）のいずれかである。
１と、トランジスタ（ＦＥＴ１）と、第１及び第２のレ
ベルシフタＬ１、Ｌ２と、を有する。本発明におけるト
ランジスタ（ＦＥＴ１）は、金属半導体接触型電界効果
トランジスタ（ＭＥＳＦＥＴ）または高電子移動度トラ
ンジスタ（ＨＥＭＴ）のいずれかである。
【００２７】抵抗Ｒ１の一方の端子は、ｎ１において正
電源に接続され、他方の端子は、トランジスタＦＥＴ１
のドレイン電極に接続されている。
電源に接続され、他方の端子は、トランジスタＦＥＴ１
のドレイン電極に接続されている。
【００２８】一方、トランジスタＦＥＴ１は、そのソー
ス電極とゲート電極とが接続され、ソース電極は接地さ
れて、ドレイン電極は第１のレベルシフタＬ１の一端に
接続されている。つまり、トランジスタＦＥＴ１は、ゲ
ート・ソース間電圧Ｖｇｓがゼロとなる条件において、
飽和動作するように接続されている。
ス電極とゲート電極とが接続され、ソース電極は接地さ
れて、ドレイン電極は第１のレベルシフタＬ１の一端に
接続されている。つまり、トランジスタＦＥＴ１は、ゲ
ート・ソース間電圧Ｖｇｓがゼロとなる条件において、
飽和動作するように接続されている。
【００２９】一方、第１のレベルシフタＬ１の他端は、
第２のレベルシフタの一端に接続され、第２のレベルシ
フタの他端が接地されている。そして、第１のレベルシ
フタＬ１と第２のレベルシフタＬ２との接続ノードｍ２
から、抵抗Ｒ２を介してバイアス電圧が増幅回路ＰＡに
供給される。
第２のレベルシフタの一端に接続され、第２のレベルシ
フタの他端が接地されている。そして、第１のレベルシ
フタＬ１と第２のレベルシフタＬ２との接続ノードｍ２
から、抵抗Ｒ２を介してバイアス電圧が増幅回路ＰＡに
供給される。
【００３０】以上説明した構成において、バイアス回路
ＢＣのトランジスタ（ＦＥＴ１）と、増幅回路ＰＡのト
ランジスタ（ＦＥＴ２）とをモノリシックに形成するこ
とにより、トランジスタ（ＦＥＴ２）のしきい値の「ば
らつき」による影響を補償することができる。すなわ
ち、トランジスタ（ＦＥＴ２）のしきい値がばらついて
も、そのドレイン電流のばらつきを抑圧することができ
る。以下、このメカニズムについて説明する。
ＢＣのトランジスタ（ＦＥＴ１）と、増幅回路ＰＡのト
ランジスタ（ＦＥＴ２）とをモノリシックに形成するこ
とにより、トランジスタ（ＦＥＴ２）のしきい値の「ば
らつき」による影響を補償することができる。すなわ
ち、トランジスタ（ＦＥＴ２）のしきい値がばらついて
も、そのドレイン電流のばらつきを抑圧することができ
る。以下、このメカニズムについて説明する。
【００３１】まず、増幅回路ＰＡのトランジスタ（ＦＥ
Ｔ２）のしきい値が設計値よりも負側にずれた場合につ
いて説明する。この場合、同一のバイアスを印加する
と、ＦＥＴ２のドレインバイアス電流は増加してしま
う。
Ｔ２）のしきい値が設計値よりも負側にずれた場合につ
いて説明する。この場合、同一のバイアスを印加する
と、ＦＥＴ２のドレインバイアス電流は増加してしま
う。
【００３２】これに対して、本実施形態においては、モ
ノリシックにすなわち同一基板上においてＦＥＴ２と同
時に形成されたバイアス回路のトランジスタ（ＦＥＴ
１）のしきい値も負側にシフトする。すると、ＦＥＴ１
を流れるドレイン電流が増加するため、抵抗Ｒ１におい
て電圧降下が起こりノードｍ１の電位は降下する。
ノリシックにすなわち同一基板上においてＦＥＴ２と同
時に形成されたバイアス回路のトランジスタ（ＦＥＴ
１）のしきい値も負側にシフトする。すると、ＦＥＴ１
を流れるドレイン電流が増加するため、抵抗Ｒ１におい
て電圧降下が起こりノードｍ１の電位は降下する。
【００３３】すると、それに伴ってノードｍ１から第１
のレベルシフタＬ１、ノードｍ２、第２のレベルシフタ
Ｌ２を介した電流経路のｍ２においても電位は降下す
る。Ｒ２には電流が流れないから、ノードｍ２の電位降
下により抵抗Ｒ２を介してノードｎ２の電位も降下する
ため、ＦＥＴ２のゲートバイアス電圧は低下する。すな
わち、ＦＥＴ２のしきい値が負側にシフトしたことに対
応して、バイアス電圧を下げることができる。その結
果、しきい値の「ずれ」に起因するＦＥＴ２のドレイン
バイアス電流の増加を抑圧できる。
のレベルシフタＬ１、ノードｍ２、第２のレベルシフタ
Ｌ２を介した電流経路のｍ２においても電位は降下す
る。Ｒ２には電流が流れないから、ノードｍ２の電位降
下により抵抗Ｒ２を介してノードｎ２の電位も降下する
ため、ＦＥＴ２のゲートバイアス電圧は低下する。すな
わち、ＦＥＴ２のしきい値が負側にシフトしたことに対
応して、バイアス電圧を下げることができる。その結
果、しきい値の「ずれ」に起因するＦＥＴ２のドレイン
バイアス電流の増加を抑圧できる。
【００３４】一方、増幅回路ＰＡのトランジスタＦＥＴ
２のしきい値が設計値よりも正側にシフトした場合も、
同様に補償することができる。すなわち、この場合は、
モノリシックに形成したトランジスタＦＥＴ２のしきい
値もやはり正側にシフトする。ＦＥＴ１のしきい値が正
側にシフトした場合、ＦＥＴ１を流れるドレイン電流が
減少するため、抵抗Ｒ１において電位上昇が起こり、ノ
ードｍ１の電位は上昇する。
２のしきい値が設計値よりも正側にシフトした場合も、
同様に補償することができる。すなわち、この場合は、
モノリシックに形成したトランジスタＦＥＴ２のしきい
値もやはり正側にシフトする。ＦＥＴ１のしきい値が正
側にシフトした場合、ＦＥＴ１を流れるドレイン電流が
減少するため、抵抗Ｒ１において電位上昇が起こり、ノ
ードｍ１の電位は上昇する。
【００３５】それにともない、ノードｍ１からレベルシ
フタＬ１、ノードｍ２、レベルシフタＬ２を介した電流
経路のノードｍ２においても電位は上昇する。ノードｍ
２の電位上昇により、抵抗Ｒ２を介してノードｎ２の電
位も上昇するため、トランジスタＦＥＴ２のゲートバイ
アス電位は上昇し、ＦＥＴ２のドレインバイアス電流の
低下を抑圧できる。
フタＬ１、ノードｍ２、レベルシフタＬ２を介した電流
経路のノードｍ２においても電位は上昇する。ノードｍ
２の電位上昇により、抵抗Ｒ２を介してノードｎ２の電
位も上昇するため、トランジスタＦＥＴ２のゲートバイ
アス電位は上昇し、ＦＥＴ２のドレインバイアス電流の
低下を抑圧できる。
【００３６】上述したいずれの場合においても、バイア
ス回路ＢＣを構成する各要素の特性値を適宜選択するこ
とにより、ＦＥＴ２のしきい値の「ずれ」に対するドレ
インバイアス電流の増減がほぼゼロレベルとなるよう補
償することが可能である。
ス回路ＢＣを構成する各要素の特性値を適宜選択するこ
とにより、ＦＥＴ２のしきい値の「ずれ」に対するドレ
インバイアス電流の増減がほぼゼロレベルとなるよう補
償することが可能である。
【００３７】本発明において、しきい値の「ずれ」を補
償したいトランジスタ、例えば、図１で言えば増幅回路
ＰＡのトランジスタＦＥＴ２と、バイアス回路ＢＣのト
ランジスタＦＥＴ１と、は、同一の基板上にモノリシッ
クに形成されたものであることが望ましい。例えば、こ
れらのＭＥＳＦＥＴあるいはＨＥＭＴからなるトランジ
スタが同一のウェーハ上において、同一のプロセスによ
り同時に形成されたものである場合、それらのしきい値
の「ずれ」が同一の傾向を有する確率が、極めて高くな
る。その結果として、ＦＥＴ２における「ずれ」を、Ｆ
ＥＴ１において同様に生ずる「ずれ」によってい補償す
ることができる。
償したいトランジスタ、例えば、図１で言えば増幅回路
ＰＡのトランジスタＦＥＴ２と、バイアス回路ＢＣのト
ランジスタＦＥＴ１と、は、同一の基板上にモノリシッ
クに形成されたものであることが望ましい。例えば、こ
れらのＭＥＳＦＥＴあるいはＨＥＭＴからなるトランジ
スタが同一のウェーハ上において、同一のプロセスによ
り同時に形成されたものである場合、それらのしきい値
の「ずれ」が同一の傾向を有する確率が、極めて高くな
る。その結果として、ＦＥＴ２における「ずれ」を、Ｆ
ＥＴ１において同様に生ずる「ずれ」によってい補償す
ることができる。
【００３８】つまり、本発明によれば、ウェーハ間すな
わち異なるウェーハ同士で見られる特性の「ばらつき」
を解消できる。
わち異なるウェーハ同士で見られる特性の「ばらつき」
を解消できる。
【００３９】一方、同一のウェーハ上であっても、プロ
セス時のガス流量や温度などの分布により、半導体素子
の特性に分布が生ずる場合がある。しかし、このような
同一ウェーハ上での特性の分布は、比較的緩やかである
場合が多い。そして、しきい値の「ずれ」を補償したい
トランジスタ、例えば、図１で言えば増幅回路ＰＡのト
ランジスタＦＥＴ２と、バイアス回路ＢＣのトランジス
タＦＥＴ１と、を同一の半導体チップとして得られるよ
うに、近接して形成すれば、これらＭＥＳＦＥＴあるい
はＨＥＭＴからなるトランジスタのしきい値の「ずれ」
は実質的に同一と見なせる場合が殆どである。
セス時のガス流量や温度などの分布により、半導体素子
の特性に分布が生ずる場合がある。しかし、このような
同一ウェーハ上での特性の分布は、比較的緩やかである
場合が多い。そして、しきい値の「ずれ」を補償したい
トランジスタ、例えば、図１で言えば増幅回路ＰＡのト
ランジスタＦＥＴ２と、バイアス回路ＢＣのトランジス
タＦＥＴ１と、を同一の半導体チップとして得られるよ
うに、近接して形成すれば、これらＭＥＳＦＥＴあるい
はＨＥＭＴからなるトランジスタのしきい値の「ずれ」
は実質的に同一と見なせる場合が殆どである。
【００４０】つまり、本発明によれば、同一のウェーハ
上において見られる特性の分布にも殆ど影響されること
なく、しきい値の「ずれ」を補償できる。
上において見られる特性の分布にも殆ど影響されること
なく、しきい値の「ずれ」を補償できる。
【００４１】一方、本発明において、しきい値の「ず
れ」を補償したいトランジスタ、例えば、図１で言えば
増幅回路ＰＡのトランジスタＦＥＴ２と、バイアス回路
ＢＣのトランジスタＦＥＴ１と、は、同一の構造のもの
とすることができる。この場合には、両者のしきい値及
びその「ずれ」は、ほぼ同一となるので設計が容易であ
る。
れ」を補償したいトランジスタ、例えば、図１で言えば
増幅回路ＰＡのトランジスタＦＥＴ２と、バイアス回路
ＢＣのトランジスタＦＥＴ１と、は、同一の構造のもの
とすることができる。この場合には、両者のしきい値及
びその「ずれ」は、ほぼ同一となるので設計が容易であ
る。
【００４２】しかし、ＦＥＴ１とＦＥＴ２とは、全く同
一の構造である必要はなく、両者が異なる構造を有する
ものでもよい。要は、ＦＥＴ２の特性の「ずれ」に対し
て、ＦＥＴ１の特性の「ずれ」が、予め分かっていれば
よい。両者の関係が分かっていれば、これに合わせてバ
イアス回路ＢＣを設計して、ＦＥＴ１の「ずれ」を補償
できるからである。従って、例えば、バイアス回路ＢＣ
のトランジスタＦＥＴ２の構造を簡略化してもよい。
一の構造である必要はなく、両者が異なる構造を有する
ものでもよい。要は、ＦＥＴ２の特性の「ずれ」に対し
て、ＦＥＴ１の特性の「ずれ」が、予め分かっていれば
よい。両者の関係が分かっていれば、これに合わせてバ
イアス回路ＢＣを設計して、ＦＥＴ１の「ずれ」を補償
できるからである。従って、例えば、バイアス回路ＢＣ
のトランジスタＦＥＴ２の構造を簡略化してもよい。
【００４３】以下、本発明の半導体装置の具体例のいく
つかを紹介する。
つかを紹介する。
【００４４】図２は、本発明の半導体装置の第１の具体
例を表す模式図である。同図については、図１に関して
前述したものと同一の要素には同一の符号を付して詳細
な説明は省略する。
例を表す模式図である。同図については、図１に関して
前述したものと同一の要素には同一の符号を付して詳細
な説明は省略する。
【００４５】本具体例も、増幅器であり、増幅回路ＰＡ
とバイアス回路ＢＣとを有する。そして、バイアス回路
の第１のレベルシフタＬ１として、ダイオードＤ１及び
Ｄ２の直列接続回路が設けられ、第２のレベルシフタＬ
２として、抵抗Ｒ３が設けられている。
とバイアス回路ＢＣとを有する。そして、バイアス回路
の第１のレベルシフタＬ１として、ダイオードＤ１及び
Ｄ２の直列接続回路が設けられ、第２のレベルシフタＬ
２として、抵抗Ｒ３が設けられている。
【００４６】具体例を挙げると、ｎ１に印加される電源
電圧が２ボルト乃至３ボルト、ノードｍ１における電圧
が１ボルト乃至１．５ボルトの場合、ダイオードＤ１あ
るいはＤ２において、例えば０．６ボルト程度の電圧降
下を生じさせることができる。従って、これらダイオー
ドのサイズや数は、必要とされる回路定数に応じて適宜
決定すればよい。
電圧が２ボルト乃至３ボルト、ノードｍ１における電圧
が１ボルト乃至１．５ボルトの場合、ダイオードＤ１あ
るいはＤ２において、例えば０．６ボルト程度の電圧降
下を生じさせることができる。従って、これらダイオー
ドのサイズや数は、必要とされる回路定数に応じて適宜
決定すればよい。
【００４７】ＧａＡｓ系ＭＥＳＦＥＴの場合、これらダ
イオードＤ１、Ｄ２は、形成プロセスをＦＥＴと共有で
きる点で有利であり、さらに素子サイズもコンパクトで
高周波電流特性も良好であるという利点も有する。
イオードＤ１、Ｄ２は、形成プロセスをＦＥＴと共有で
きる点で有利であり、さらに素子サイズもコンパクトで
高周波電流特性も良好であるという利点も有する。
【００４８】図３は、本発明の半導体装置の第２の具体
例を表す模式図である。同図についても、図１乃至図２
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
例を表す模式図である。同図についても、図１乃至図２
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
【００４９】本具体例も、増幅器であり、増幅回路ＰＡ
とバイアス回路ＢＣとを有する。そして、バイアス回路
ＢＣの第２のレベルシフタＬ２として、トランジスタＦ
ＥＴ３が設けられている。このトランジスタＦＥＴ３の
ゲートをノードｍ２に接続することにより、図２におけ
る抵抗Ｒ３と同様の電流レベルシフトをさせることがで
きる。
とバイアス回路ＢＣとを有する。そして、バイアス回路
ＢＣの第２のレベルシフタＬ２として、トランジスタＦ
ＥＴ３が設けられている。このトランジスタＦＥＴ３の
ゲートをノードｍ２に接続することにより、図２におけ
る抵抗Ｒ３と同様の電流レベルシフトをさせることがで
きる。
【００５０】トランジスタＦＥＴ３は、他のトランジス
タ（ＦＥＴ１、ＦＥＴ２）と同一のプロセスにより形成
できるため、製造が容易であり、レベルシフト素子とし
て安定した電圧特性、電流特性が得られやすい。さら
に、抵抗素子と比較して素子サイズもコンパクトである
点も有利である。
タ（ＦＥＴ１、ＦＥＴ２）と同一のプロセスにより形成
できるため、製造が容易であり、レベルシフト素子とし
て安定した電圧特性、電流特性が得られやすい。さら
に、抵抗素子と比較して素子サイズもコンパクトである
点も有利である。
【００５１】図４は、本発明の半導体装置の第３の具体
例を表す模式図である。同図については、図１乃至図３
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
例を表す模式図である。同図については、図１乃至図３
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
【００５２】本具体例は、いわゆるシングル・バランス
ド・ミキサである。ミキサ回路ＭＸは、トランジスタＦ
ＥＴ４及びＦＥＴ５を直列接続したアームを有する。ト
ランジスタＦＥＴ４のゲートには、局部発振信号ＬＯが
入力され、一方、ＦＥＴ５にのゲートにはＲＦ信号が入
力される。ＲＦ信号が局部発振信号ＬＯにより変調され
て中間周波信号ＩＦが出力される。
ド・ミキサである。ミキサ回路ＭＸは、トランジスタＦ
ＥＴ４及びＦＥＴ５を直列接続したアームを有する。ト
ランジスタＦＥＴ４のゲートには、局部発振信号ＬＯが
入力され、一方、ＦＥＴ５にのゲートにはＲＦ信号が入
力される。ＲＦ信号が局部発振信号ＬＯにより変調され
て中間周波信号ＩＦが出力される。
【００５３】そして、本具体例においては、トランジス
タＦＥＴ５のバイアス回路ＢＣ１として、図３に例示し
たものと同様の回路が設けられている。このようなバイ
アス回路ＢＣ１を設けることにより、トランジスタＦＥ
Ｔ５のしきい値の「ずれ」によるドレイン電流の「ず
れ」を補償することができる。
タＦＥＴ５のバイアス回路ＢＣ１として、図３に例示し
たものと同様の回路が設けられている。このようなバイ
アス回路ＢＣ１を設けることにより、トランジスタＦＥ
Ｔ５のしきい値の「ずれ」によるドレイン電流の「ず
れ」を補償することができる。
【００５４】なお、本具体例においては、もうひとつの
バイアス回路ＢＣ２は、電源電圧Ｖｂｇを抵抗Ｒ４とＲ
５とにより分圧する構成のものであり、遮断抵抗Ｒ６を
介してＦＥＴ４にバイアスを供給する。
バイアス回路ＢＣ２は、電源電圧Ｖｂｇを抵抗Ｒ４とＲ
５とにより分圧する構成のものであり、遮断抵抗Ｒ６を
介してＦＥＴ４にバイアスを供給する。
【００５５】図５は、本発明の半導体装置の第４の具体
例を表す模式図である。同図については、図１乃至図４
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
例を表す模式図である。同図については、図１乃至図４
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
【００５６】本具体例も、いわゆるシングル・バランス
ド・ミキサである。ミキサ回路ＭＸは、図４に例示した
ものと同様の構成を有する。そして、バイアス回路ＢＣ
２が図３に例示したものと同様の構成とされている。こ
のようにすれば、局部発振信号ＬＯの入力トランジスタ
ＦＥＴ４のしきい値の「ずれ」によりドレイン電流の
「ずれ」も補償することができる。
ド・ミキサである。ミキサ回路ＭＸは、図４に例示した
ものと同様の構成を有する。そして、バイアス回路ＢＣ
２が図３に例示したものと同様の構成とされている。こ
のようにすれば、局部発振信号ＬＯの入力トランジスタ
ＦＥＴ４のしきい値の「ずれ」によりドレイン電流の
「ずれ」も補償することができる。
【００５７】図６は、本発明の半導体装置の第５の具体
例を表す模式図である。同図については、図１乃至図５
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
例を表す模式図である。同図については、図１乃至図５
に関して前述したものと同一の要素には同一の符号を付
して詳細な説明は省略する。
【００５８】本具体例は、いわゆるダブル・バランスド
・ミキサである。ミキサ回路ＭＸは、トランジスタＦＥ
Ｔ１０のソースに並列接続された一対のトランジスタＦ
ＥＴ１１、１２、これらにそれぞれ並列接続された２対
のトランジスタＦＥＴ１３、１４及びＦＥＴ１５、１６
を有する。
・ミキサである。ミキサ回路ＭＸは、トランジスタＦＥ
Ｔ１０のソースに並列接続された一対のトランジスタＦ
ＥＴ１１、１２、これらにそれぞれ並列接続された２対
のトランジスタＦＥＴ１３、１４及びＦＥＴ１５、１６
を有する。
【００５９】ＲＦ信号、局部発振信号ＬＯ、中間周波信
号ＩＦ及びこれらの反転信号は、互いにアイソレーショ
ンがとれるように、対称に接続されている。すなわち、
ＲＦ信号及び／ＲＦ信号は、トランジスタＦＥＴ１１、
１２のゲートに入力され、局部発振信号ＬＯはＦＥＴ１
４、１５のゲートに入力され、局部発振信号／ＬＯは、
ＦＥＴ１３、１６のゲートに入力され、中間周波信号Ｉ
Ｆ及び／ＩＦは、ＦＥＴ１４及び１６、１３及び１５か
らそれぞれ出力される。このような対称構造とすると、
局部発振信号ＬＯの雑音や、ＲＦ信号および局部発振信
号ＬＯの偶数次高調波を抑制できる。
号ＩＦ及びこれらの反転信号は、互いにアイソレーショ
ンがとれるように、対称に接続されている。すなわち、
ＲＦ信号及び／ＲＦ信号は、トランジスタＦＥＴ１１、
１２のゲートに入力され、局部発振信号ＬＯはＦＥＴ１
４、１５のゲートに入力され、局部発振信号／ＬＯは、
ＦＥＴ１３、１６のゲートに入力され、中間周波信号Ｉ
Ｆ及び／ＩＦは、ＦＥＴ１４及び１６、１３及び１５か
らそれぞれ出力される。このような対称構造とすると、
局部発振信号ＬＯの雑音や、ＲＦ信号および局部発振信
号ＬＯの偶数次高調波を抑制できる。
【００６０】そして、本具体例においては、トランジス
タＦＥＴ１０のバイアス回路ＢＣとして、図３に例示し
たものを採用することにより、しきい値の「ずれ」に起
因するドレイン電流の「ずれ」を補償している。
タＦＥＴ１０のバイアス回路ＢＣとして、図３に例示し
たものを採用することにより、しきい値の「ずれ」に起
因するドレイン電流の「ずれ」を補償している。
【００６１】なお、図６においては省略したが、ＲＦ信
号を入力するＦＥＴ１１、１２、及び局部発振信号ＬＯ
を入力するＦＥＴ１３〜１６に対するバイアス回路も、
同様に図１乃至図３に関して前述したものとすれば、こ
れらトランジスタのしきい値の「ずれ」による出力の変
動を補償することができる。
号を入力するＦＥＴ１１、１２、及び局部発振信号ＬＯ
を入力するＦＥＴ１３〜１６に対するバイアス回路も、
同様に図１乃至図３に関して前述したものとすれば、こ
れらトランジスタのしきい値の「ずれ」による出力の変
動を補償することができる。
【００６２】以上、具体例を参照しつつ本発明の実施の
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。例えば、本発明のバイ
アス回路が有する抵抗、トランジスタ、レベルシフタな
どの具体的な構造については、当業者が公知の範囲から
適宜選択したものも本発明の範囲に包含される。
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。例えば、本発明のバイ
アス回路が有する抵抗、トランジスタ、レベルシフタな
どの具体的な構造については、当業者が公知の範囲から
適宜選択したものも本発明の範囲に包含される。
【００６３】また、本発明の半導体装置は、具体例とし
て説明した増幅器やミキサには限定されず、発振器や変
調器など、トランジスタに対するバイアスを調節するこ
とにより、特性を調節可能なすべての半導体装置を包含
する。
て説明した増幅器やミキサには限定されず、発振器や変
調器など、トランジスタに対するバイアスを調節するこ
とにより、特性を調節可能なすべての半導体装置を包含
する。
【００６４】
【発明の効果】以上詳述したように、本発明によれば、
半導体装置のトランジスタのしきい値の「ずれ」による
ドレイン電流の変動を補償することが可能となり、増幅
器をはじめとする各種の半導体装置における動作特性を
所定の設計範囲内に揃えることができ、産業上のメリッ
トは多大である。
半導体装置のトランジスタのしきい値の「ずれ」による
ドレイン電流の変動を補償することが可能となり、増幅
器をはじめとする各種の半導体装置における動作特性を
所定の設計範囲内に揃えることができ、産業上のメリッ
トは多大である。
【図１】本発明の実施の形態にかかるバイアス回路及び
これを設けた半導体装置の要部を例示する模式図であ
る。
これを設けた半導体装置の要部を例示する模式図であ
る。
【図２】本発明の半導体装置の第１の具体例を表す模式
図である。
図である。
【図３】本発明の半導体装置の第２の具体例を表す模式
図である。
図である。
【図４】本発明の半導体装置の第３の具体例を表す模式
図である。
図である。
【図５】本発明の半導体装置の第４の具体例を表す模式
図である。
図である。
【図６】本発明の半導体装置の第５の具体例を表す模式
図である。
図である。
【図７】本発明者が本発明に至る過程で検討した高周波
増幅器の要部構成を表す模式図である。
増幅器の要部構成を表す模式図である。
ＢＣ、ＢＣ１、ＢＣ２ バイアス回路
Ｄ１，Ｄ２ ダイオード
ＦＥＴ、ＦＥＴ１〜１６ トランジスタ
ＩＦ 中間周波信号
Ｌ１、Ｌ２ レベルシフタ
ＬＯ 局部発振信号
ＭＸ ミキサ回路
ＰＡ 増幅回路
Ｒ１〜Ｒ１０３ 抵抗
Ｖｂｇ 電源電圧
ｍ１、ｍ２ ノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年５月３０日（２００３．５．３
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１のバイアス回路は、第１のトランジス
タにバイアス電圧を供給するバイアス回路であって、前
記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有する第２の
トランジスタと、抵抗回路と、第１及び第２のレベルシ
フタと、を備え、前記第２のトランジスタは、金属半導
体接触型電界効果トランジスタまたは高電子移動度トラ
ンジスタのいずれかであり、前記抵抗回路の一端が第１
の電源に接続され、前記抵抗回路の他端が前記第２のト
ランジスタの前記第１の主電極に接続され、前記第２の
トランジスタの前記制御電極が前記第２のトランジスタ
の前記第２の主電極に接続され、前記第２のトランジス
タの前記第２の主電極が前記第１の電源よりも低い第２
の電源に接続され、前記第２のトランジスタの前記第１
の主電極における電圧は前記第１及び第２のレベルシフ
タにより分圧され、前記分圧された電圧が前記バイアス
電圧として出力されることを特徴とする。
に、本発明の第１のバイアス回路は、第１のトランジス
タにバイアス電圧を供給するバイアス回路であって、前
記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有する第２の
トランジスタと、抵抗回路と、第１及び第２のレベルシ
フタと、を備え、前記第２のトランジスタは、金属半導
体接触型電界効果トランジスタまたは高電子移動度トラ
ンジスタのいずれかであり、前記抵抗回路の一端が第１
の電源に接続され、前記抵抗回路の他端が前記第２のト
ランジスタの前記第１の主電極に接続され、前記第２の
トランジスタの前記制御電極が前記第２のトランジスタ
の前記第２の主電極に接続され、前記第２のトランジス
タの前記第２の主電極が前記第１の電源よりも低い第２
の電源に接続され、前記第２のトランジスタの前記第１
の主電極における電圧は前記第１及び第２のレベルシフ
タにより分圧され、前記分圧された電圧が前記バイアス
電圧として出力されることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】また、本発明の第２のバイアス回路は、第
１のトランジスタにバイアス電圧を供給するバイアス回
路であって、前記第１のトランジスタと同一の半導体基
板上に形成され、制御電極と第１及び第２の主電極とを
有する第２のトランジスタと、抵抗回路と、第１及び第
２のレベルシフタと、を備え、前記第２のトランジスタ
は、金属半導体接触型電界効果トランジスタまたは高電
子移動度トランジスタのいずれかであり、前記抵抗回路
の一端が第１の電源に接続され、前記抵抗回路の他端が
前記第２のトランジスタの前記第１の主電極に接続さ
れ、前記第２のトランジスタの前記制御電極が前記第２
のトランジスタの前記第２の主電極に接続され、前記第
２のトランジスタの前記第２の主電極が前記第１の電源
よりも低い第２の電源に接続され、前記第２のトランジ
スタの前記第１の主電極が前記第１のレベルシフタの一
端に接続され、前記第１のレベルシフタの他端が前記第
２のレベルシフタの一端に接続され、前記第２のレベル
シフタの他端が前記第２の電源に接続され、前記第１の
レベルシフタと前記第２のレベルシフタとの接続点から
前記バイアス電圧が出力されることを特徴とする。
１のトランジスタにバイアス電圧を供給するバイアス回
路であって、前記第１のトランジスタと同一の半導体基
板上に形成され、制御電極と第１及び第２の主電極とを
有する第２のトランジスタと、抵抗回路と、第１及び第
２のレベルシフタと、を備え、前記第２のトランジスタ
は、金属半導体接触型電界効果トランジスタまたは高電
子移動度トランジスタのいずれかであり、前記抵抗回路
の一端が第１の電源に接続され、前記抵抗回路の他端が
前記第２のトランジスタの前記第１の主電極に接続さ
れ、前記第２のトランジスタの前記制御電極が前記第２
のトランジスタの前記第２の主電極に接続され、前記第
２のトランジスタの前記第２の主電極が前記第１の電源
よりも低い第２の電源に接続され、前記第２のトランジ
スタの前記第１の主電極が前記第１のレベルシフタの一
端に接続され、前記第１のレベルシフタの他端が前記第
２のレベルシフタの一端に接続され、前記第２のレベル
シフタの他端が前記第２の電源に接続され、前記第１の
レベルシフタと前記第２のレベルシフタとの接続点から
前記バイアス電圧が出力されることを特徴とする。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 長沢 弘憲
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
Ｆターム(参考） 5J090 AA01 CA15 CA81 FA07 FN05
HA09 HA19 HA25 KA00 KA12
KA18 KA32 MA21
5J500 AA01 AC15 AC81 AF07 AH09
AH19 AH25 AK00 AK12 AK18
AK32 AM21 NF05
Claims (7)
- 【請求項１】第１のトランジスタにバイアス電圧を供給
するバイアス回路であって、 前記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有する第２の
トランジスタと、 抵抗回路と、 第１及び第２のレベルシフタと、 を備え、 前記第２のトランジスタは、金属半導体接触型電界効果
トランジスタまたは高電子移動度トランジスタのいずれ
かであり、 前記第２のトランジスタの前記制御電極を前記第１及び
第２の主電極のいずれかに接続し、前記抵抗回路と前記
第２のトランジスタとの直列回路により電源電圧を分圧
して得られる電圧を前記第１及び第２のレベルシフタの
直列回路により分圧して前記バイアス電圧として出力す
ることを特徴とするバイアス回路。 - 【請求項２】第１のトランジスタにバイアス電圧を供給
するバイアス回路であって、 前記第１のトランジスタと同一の半導体基板上に形成さ
れ、制御電極と第１及び第２の主電極とを有する第２の
トランジスタと、 抵抗回路と、 第１及び第２のレベルシフタと、 を備え、 前記第２のトランジスタは、金属半導体接触型電界効果
トランジスタまたは高電子移動度トランジスタのいずれ
かであり、 前記抵抗回路の一端が電源に接続され、前記抵抗回路の
他端が前記第２のトランジスタの前記第１の主電極に接
続され、前記第２のトランジスタの前記制御電極が前記
第１及び第２の主電極のいずれかに接続され、前記第２
のトランジスタの前記第２の主電極が共通電位に接続さ
れ、前記第２のトランジスタの前記第１の主電極が前記
第１のレベルシフタの一端に接続され、前記第１のレベ
ルシフタの他端が前記第２のレベルシフタの一端に接続
され、前記第２のレベルシフタの他端が前記共通電位に
接続され、前記第１のレベルシフタと前記第２のレベル
シフタとの接続点から前記バイアス電圧が出力されるこ
とを特徴とするバイアス回路。 - 【請求項３】前記第１のレベルシフタは、ダイオードか
らなることを特徴とする請求項１または２に記載のバイ
アス回路。 - 【請求項４】前記第２のレベルシフタは、抵抗からなる
ことを特徴とする請求項１〜３のいずれか１つに記載の
バイアス回路。 - 【請求項５】前記第２のレベルシフタは、制御電極と第
１及び第２の主電極とを有する第３のトランジスタから
なり、前記第３のトランジスタの制御電極は、その第１
及び第２の主電極のいずれかに接続されてなることを特
徴とする請求項１〜３のいずれか１つに記載のバイアス
回路。 - 【請求項６】前記第１のトランジスタと前記第２のトラ
ンジスタとは、同一の構造を有することを特徴とする請
求項１〜５のいずれか１つに記載のバイアス回路。 - 【請求項７】請求項１〜６のいずれか１つに記載のバイ
アス回路と、 前記第１のトランジスタを含む回路と、 を備えたことを特徴とする半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002150505A JP2003347852A (ja) | 2002-05-24 | 2002-05-24 | バイアス回路及び半導体装置 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002150505A JP2003347852A (ja) | 2002-05-24 | 2002-05-24 | バイアス回路及び半導体装置 |
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| JP2003347852A true JP2003347852A (ja) | 2003-12-05 |
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ID=29768350
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|---|---|---|---|
| JP2002150505A Abandoned JP2003347852A (ja) | 2002-05-24 | 2002-05-24 | バイアス回路及び半導体装置 |
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- 2003-05-23 US US10/443,753 patent/US6842066B2/en not_active Expired - Fee Related
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