JP3121908B2 - 定電流回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴを有する半導体
集積回路（以下、ＩＣ）、特にＧａＡｓＦＥＴを用いて
ＩＣ内に構成される定電流回路に関する。
集積回路（以下、ＩＣ）、特にＧａＡｓＦＥＴを用いて
ＩＣ内に構成される定電流回路に関する。
【０００２】
【従来の技術】従来、ＩＣを製造する場合、その内部に
多数のコンデンサを形成することは困難であり、ＩＣ内
部の回路間の接続方法として、いわゆる直結接続が多用
されていた。しかし、直結接続された回路間において
は、一回路におけるＤＣバイアスのドリフトが他回路に
影響を及ぼしていたため、ＤＣバイアスのドリフトを改
善するための対策として、一般に差動回路が多く用いら
れてきた。この差動回路は、上述したＤＣバイアスのド
リフトを改善したり、平衡回路を構成したりする場合な
どに用いられる重要な回路であり、差動増幅器あるいは
差動ミキサ等の回路と定電流回路とにより構成される。
多数のコンデンサを形成することは困難であり、ＩＣ内
部の回路間の接続方法として、いわゆる直結接続が多用
されていた。しかし、直結接続された回路間において
は、一回路におけるＤＣバイアスのドリフトが他回路に
影響を及ぼしていたため、ＤＣバイアスのドリフトを改
善するための対策として、一般に差動回路が多く用いら
れてきた。この差動回路は、上述したＤＣバイアスのド
リフトを改善したり、平衡回路を構成したりする場合な
どに用いられる重要な回路であり、差動増幅器あるいは
差動ミキサ等の回路と定電流回路とにより構成される。
【０００３】図７は差動増幅回路１と抵抗値Ｒの定電流
抵抗２とから構成される差動回路３を示している。差動
増幅回路１は、ソースが共通接続されている２つのＦＥ
Ｔ４および５から構成されており、それらの共通接続さ
れているソースは、定電流抵抗２を介して接地されてい
る。ここで、抵抗値Ｒは、定電流抵抗２が定電流回路と
してみなせるだけ、十分に大きい。
抵抗２とから構成される差動回路３を示している。差動
増幅回路１は、ソースが共通接続されている２つのＦＥ
Ｔ４および５から構成されており、それらの共通接続さ
れているソースは、定電流抵抗２を介して接地されてい
る。ここで、抵抗値Ｒは、定電流抵抗２が定電流回路と
してみなせるだけ、十分に大きい。
【０００４】また、図８はＦＥＴ６を用いた定電流回路
７と差動増幅回路１とが接続されて構成された差動回路
８の回路図である。この図において、図７と対応する部
分には同一の符号を付けて、その説明を省略する。ここ
で、９は抵抗値がＲ1の抵抗であり、ＦＥＴ６を所定の
動作点で動作させる。また、この差動回路８において、
定電流回路７の信号周波数におけるインピーダンスは、
差動増幅回路１の各々のＦＥＴ４および５のソースの結
合点に信号が流れ込まないだけ、十分に大きい。
７と差動増幅回路１とが接続されて構成された差動回路
８の回路図である。この図において、図７と対応する部
分には同一の符号を付けて、その説明を省略する。ここ
で、９は抵抗値がＲ1の抵抗であり、ＦＥＴ６を所定の
動作点で動作させる。また、この差動回路８において、
定電流回路７の信号周波数におけるインピーダンスは、
差動増幅回路１の各々のＦＥＴ４および５のソースの結
合点に信号が流れ込まないだけ、十分に大きい。
【０００５】ここで、図９に、図８に示すＦＥＴ６のゲ
ート−ソース間電圧（ＶGS電圧）に対するドレイン電流
（Ｉd電流）の特性（以下、ＶGS−Ｉd特性）の一例を示
す。この図において、曲線ａはＦＥＴ６の平均ＶGS−Ｉ
d特性である。また、直線ｂは抵抗９の抵抗値Ｒ1が一定
である場合のＩd電流とＶGS電圧との関係（Ｉd電流＝Ｖ
GS電圧／Ｒ1）を示す負荷線であり、負荷線ｂの傾きは
抵抗値Ｒ1により決定される。さらに、曲線ａと負荷線
ｂとの交点Ｑは、平均ＶGS−Ｉd特性をもつＦＥＴ６を
定電流回路７に用いた場合のＦＥＴ６の動作点を示して
おり、抵抗値Ｒ1が定まれば、ＦＥＴ６が動作するため
のＶGS電圧の値（Ｖ0）とＩd電流の値（ＩD0）は決ま
る。したがって、ＦＥＴ６のＶGS−Ｉd特性が一定、か
つ、抵抗９の抵抗値Ｒ1が一定であれば、定電流回路７
に流れ込む電流は一定である。
ート−ソース間電圧（ＶGS電圧）に対するドレイン電流
（Ｉd電流）の特性（以下、ＶGS−Ｉd特性）の一例を示
す。この図において、曲線ａはＦＥＴ６の平均ＶGS−Ｉ
d特性である。また、直線ｂは抵抗９の抵抗値Ｒ1が一定
である場合のＩd電流とＶGS電圧との関係（Ｉd電流＝Ｖ
GS電圧／Ｒ1）を示す負荷線であり、負荷線ｂの傾きは
抵抗値Ｒ1により決定される。さらに、曲線ａと負荷線
ｂとの交点Ｑは、平均ＶGS−Ｉd特性をもつＦＥＴ６を
定電流回路７に用いた場合のＦＥＴ６の動作点を示して
おり、抵抗値Ｒ1が定まれば、ＦＥＴ６が動作するため
のＶGS電圧の値（Ｖ0）とＩd電流の値（ＩD0）は決ま
る。したがって、ＦＥＴ６のＶGS−Ｉd特性が一定、か
つ、抵抗９の抵抗値Ｒ1が一定であれば、定電流回路７
に流れ込む電流は一定である。
【０００６】
【発明が解決しようとする課題】ところで、図７に示す
従来の定電流抵抗２においては、定電流抵抗２での電圧
降下が大きく、大きな電源電圧が要求される。たとえ
ば、差動回路３において、定電流抵抗２の抵抗値Ｒが１
ｋΩ、定電流抵抗２を流れる電流が１０ｍＡである場
合、定電流抵抗２における電圧降下は１０Ｖである。そ
のため、５Ｖまたは９Ｖ等の電源電圧を供給する回路を
用い、低電力で差動回路３を動作させることは不可能で
あった。
従来の定電流抵抗２においては、定電流抵抗２での電圧
降下が大きく、大きな電源電圧が要求される。たとえ
ば、差動回路３において、定電流抵抗２の抵抗値Ｒが１
ｋΩ、定電流抵抗２を流れる電流が１０ｍＡである場
合、定電流抵抗２における電圧降下は１０Ｖである。そ
のため、５Ｖまたは９Ｖ等の電源電圧を供給する回路を
用い、低電力で差動回路３を動作させることは不可能で
あった。
【０００７】また、図８に示すＦＥＴ６を用いた定電流
回路７は、一般に、ＦＥＴ６の動作点でのドレイン−ソ
ース間電圧と抵抗９の電圧降下との和が図７に示す定電
流抵抗２における電圧降下よりも小さくなるように構成
されるが、ＦＥＴ６のＶGS−Ｉd特性が製品によって一
様ではなく、図９に示す曲線ａ1およびａ2のように、Ｖ
GS−Ｉd特性にバラツキがある。このＶGS−Ｉd特性曲線
ａ1またはａ2を有するＦＥＴを定電流回路７に用いた場
合、抵抗値Ｒ1が一定であっても、差動増幅回路１から
定電流回路７に流れ込むＩd電流は電流値Ｉd1またはＩ
d2となり、Ｉd電流の値にバラツキがあった。したがっ
て、差動増幅器１におけるバイアス電流の値にバラツキ
が生じ、そのため、差動増幅器１の利得、歪性能または
雑音性能等が設計値とは異なり、バラツキが生じやすい
という問題があった。
回路７は、一般に、ＦＥＴ６の動作点でのドレイン−ソ
ース間電圧と抵抗９の電圧降下との和が図７に示す定電
流抵抗２における電圧降下よりも小さくなるように構成
されるが、ＦＥＴ６のＶGS−Ｉd特性が製品によって一
様ではなく、図９に示す曲線ａ1およびａ2のように、Ｖ
GS−Ｉd特性にバラツキがある。このＶGS−Ｉd特性曲線
ａ1またはａ2を有するＦＥＴを定電流回路７に用いた場
合、抵抗値Ｒ1が一定であっても、差動増幅回路１から
定電流回路７に流れ込むＩd電流は電流値Ｉd1またはＩ
d2となり、Ｉd電流の値にバラツキがあった。したがっ
て、差動増幅器１におけるバイアス電流の値にバラツキ
が生じ、そのため、差動増幅器１の利得、歪性能または
雑音性能等が設計値とは異なり、バラツキが生じやすい
という問題があった。
【０００８】この発明は、上述した事情に鑑みてなされ
たもので、流れる電流の電流値におけるバラツキが少な
い定電流回路を提供することを目的とする。
たもので、流れる電流の電流値におけるバラツキが少な
い定電流回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の定電流回路は、
上述した問題点を解決するために、ソースが共通接続さ
れた一対のＦＥＴからなる差動増幅器の前記ソースにド
レインが接続され、ゲートが接地端に接続されたＧａＡ
ｓＦＥＴと、該ＧａＡｓＦＥＴのソースと接地端との間
に介挿されたＧａＡｓ抵抗とを具備し、該ＧａＡｓ抵抗
には、該ＧａＡｓ抵抗の抵抗値が該ＧａＡｓ抵抗に印加
される電界強度の増加にともなって非線形的に大きくな
る領域で、かつ、印加電圧対抵抗値の変化率が無限大と
なる臨界電界値未満の電界を印加して使用することを特
徴とする。
上述した問題点を解決するために、ソースが共通接続さ
れた一対のＦＥＴからなる差動増幅器の前記ソースにド
レインが接続され、ゲートが接地端に接続されたＧａＡ
ｓＦＥＴと、該ＧａＡｓＦＥＴのソースと接地端との間
に介挿されたＧａＡｓ抵抗とを具備し、該ＧａＡｓ抵抗
には、該ＧａＡｓ抵抗の抵抗値が該ＧａＡｓ抵抗に印加
される電界強度の増加にともなって非線形的に大きくな
る領域で、かつ、印加電圧対抵抗値の変化率が無限大と
なる臨界電界値未満の電界を印加して使用することを特
徴とする。
【００１０】
【作用】上記定電流回路によれば、ＦＥＴのゲート−ソ
ース間電圧がＧａＡｓ抵抗に印加される。そして、Ｇａ
Ａｓ抵抗の抵抗値は、印加される電界に応じて変化す
る。
ース間電圧がＧａＡｓ抵抗に印加される。そして、Ｇａ
Ａｓ抵抗の抵抗値は、印加される電界に応じて変化す
る。
【００１１】
【実施例】以下、図面を参照し、本発明の実施例を説明
する。図１（ａ）は本発明の実施例による定電流回路１
０と図７，８に示す差動増幅回路１とから構成される差
動回路１１の回路図、同図（ｂ）は同図（ａ）における
定電流回路１０の回路図である。これらの図において、
図７または図８と対応する部分には同一の符号を付け
て、その説明を省略する。図１（ａ），（ｂ）に示す定
電流回路１０において、１２はＧａＡｓＦＥＴであり、
ＧａＡｓＦＥＴ１２のソースと接地との間には、印加電
界によってその抵抗値が変化するＧａＡｓ抵抗１３が介
挿されている。すなわち、この発明においては、定電流
回路１０をＧａＡｓＦＥＴ１２とＧａＡｓ抵抗１３とに
よって構成している。以下、その理由を説明する。
する。図１（ａ）は本発明の実施例による定電流回路１
０と図７，８に示す差動増幅回路１とから構成される差
動回路１１の回路図、同図（ｂ）は同図（ａ）における
定電流回路１０の回路図である。これらの図において、
図７または図８と対応する部分には同一の符号を付け
て、その説明を省略する。図１（ａ），（ｂ）に示す定
電流回路１０において、１２はＧａＡｓＦＥＴであり、
ＧａＡｓＦＥＴ１２のソースと接地との間には、印加電
界によってその抵抗値が変化するＧａＡｓ抵抗１３が介
挿されている。すなわち、この発明においては、定電流
回路１０をＧａＡｓＦＥＴ１２とＧａＡｓ抵抗１３とに
よって構成している。以下、その理由を説明する。
【００１２】図８に示す従来の定電流回路７の抵抗９に
は、定電流回路７がディスクリート部品で構成される場
合は、炭素皮膜抵抗あるいは金属皮膜抵抗が用いられ、
ＩＣ内部に構成される場合は、ＮｉＣｒ等のフィルム抵
抗等の印加電界によってその抵抗値が変化しにくい材料
で構成される抵抗が用いられている。また、本発明で用
いる抵抗は、上述したように、印加電界によってその抵
抗値が変化するＧａＡｓ抵抗である。
は、定電流回路７がディスクリート部品で構成される場
合は、炭素皮膜抵抗あるいは金属皮膜抵抗が用いられ、
ＩＣ内部に構成される場合は、ＮｉＣｒ等のフィルム抵
抗等の印加電界によってその抵抗値が変化しにくい材料
で構成される抵抗が用いられている。また、本発明で用
いる抵抗は、上述したように、印加電界によってその抵
抗値が変化するＧａＡｓ抵抗である。
【００１３】ここで、一般的なＧａＡｓ材料の特性を説
明する。図２はＧａＡｓ材料に印加された電界強度とそ
のＧａＡｓ材料中の電子の移動速度との関係を示す図、
図３は図２に用いられたＧａＡｓ材料に印加された電界
強度とそのＧａＡｓ材料の抵抗値との関係を示す図であ
る。
明する。図２はＧａＡｓ材料に印加された電界強度とそ
のＧａＡｓ材料中の電子の移動速度との関係を示す図、
図３は図２に用いられたＧａＡｓ材料に印加された電界
強度とそのＧａＡｓ材料の抵抗値との関係を示す図であ
る。
【００１４】図２に示すように、電界強度Ｅ1以下の電
界強度Ｅの範囲において、ＧａＡｓ材料中の電子の移動
速度は電界強度Ｅに線形比例し、電界強度Ｅ1から臨界
電界強度Ｅ0までの電界強度Ｅの範囲において、ＧａＡ
ｓ材料中の電子の移動速度は電界強度Ｅに非線形比例す
る。一方、電界強度Ｅ0以上の電界強度Ｅの範囲は負性
抵抗領域であり、電界強度Ｅを大きくしてもＧａＡｓ材
料中の電子の移動速度は減少する。また、このＧａＡｓ
材料中の電子の移動速度は、そこを流れる電流に比例す
る。したがって、ＧａＡｓ材料の抵抗値は、図３に示す
ように、電界強度Ｅ1以下の電界強度Ｅの範囲において
は一定であり、電界強度Ｅ1から臨界電界強度Ｅ0までの
範囲においては電界強度Ｅの増加にともなって非線形的
に大きくなり、特に、臨界電界強度Ｅ0近傍における抵
抗値の変化は著しい。しかしながら、従来は、このＧａ
Ａｓ抵抗を図８に示す定電流回路７の抵抗９として使用
した場合でも、抵抗値の変化が無視できる範囲内の電界
（Ｅ1以下）が印加されて用いられていた。
界強度Ｅの範囲において、ＧａＡｓ材料中の電子の移動
速度は電界強度Ｅに線形比例し、電界強度Ｅ1から臨界
電界強度Ｅ0までの電界強度Ｅの範囲において、ＧａＡ
ｓ材料中の電子の移動速度は電界強度Ｅに非線形比例す
る。一方、電界強度Ｅ0以上の電界強度Ｅの範囲は負性
抵抗領域であり、電界強度Ｅを大きくしてもＧａＡｓ材
料中の電子の移動速度は減少する。また、このＧａＡｓ
材料中の電子の移動速度は、そこを流れる電流に比例す
る。したがって、ＧａＡｓ材料の抵抗値は、図３に示す
ように、電界強度Ｅ1以下の電界強度Ｅの範囲において
は一定であり、電界強度Ｅ1から臨界電界強度Ｅ0までの
範囲においては電界強度Ｅの増加にともなって非線形的
に大きくなり、特に、臨界電界強度Ｅ0近傍における抵
抗値の変化は著しい。しかしながら、従来は、このＧａ
Ａｓ抵抗を図８に示す定電流回路７の抵抗９として使用
した場合でも、抵抗値の変化が無視できる範囲内の電界
（Ｅ1以下）が印加されて用いられていた。
【００１５】そこで、本発明は、図３に示すような印加
電界の強度により抵抗値が変化する領域（Ｅ1〜Ｅ0の領
域）におけるＧａＡｓ材料の特性を利用するものであ
る。一例として、ＧａＡｓＦＥＴ１２のＶGS電圧によっ
て、ＧａＡｓ抵抗１３に電界強度１／１０〜１／３．３
（Ｖ／μｍ）程度の電界が印加される場合、ＧａＡｓＦ
ＥＴ１２のＶGS電圧が１Ｖであれば、長さＬが３．３〜
１０μｍのＧａＡｓ抵抗１３、また、ＧａＡｓＦＥＴ１
２のＶGS電圧が２Ｖであれば、長さＬが６．６〜２０μ
ｍであるＧａＡｓ抵抗１３を用いる。
電界の強度により抵抗値が変化する領域（Ｅ1〜Ｅ0の領
域）におけるＧａＡｓ材料の特性を利用するものであ
る。一例として、ＧａＡｓＦＥＴ１２のＶGS電圧によっ
て、ＧａＡｓ抵抗１３に電界強度１／１０〜１／３．３
（Ｖ／μｍ）程度の電界が印加される場合、ＧａＡｓＦ
ＥＴ１２のＶGS電圧が１Ｖであれば、長さＬが３．３〜
１０μｍのＧａＡｓ抵抗１３、また、ＧａＡｓＦＥＴ１
２のＶGS電圧が２Ｖであれば、長さＬが６．６〜２０μ
ｍであるＧａＡｓ抵抗１３を用いる。
【００１６】図４および図５は、各々ドレイン電流Ｉd
が平均ＶGS−Ｉd特性ｐより多く流れるＧａＡｓＦＥＴ
１２のＶGS−Ｉd特性ｐ′およびドレイン電流Ｉdが平均
ＶGS−Ｉd特性ｐより少なく流れるＧａＡｓＦＥＴ１２
のＶGS−Ｉd特性ｐ″を示している。これらの図におい
て、ｑ1はＧａＡｓ抵抗１３が線形的特性を持つ領域で
用いられた場合のＧａＡｓ抵抗１３のＶGS−Ｉd特性、
また、ｑ2はＧａＡｓ抵抗１３が印加される電界強度Ｅ
により抵抗値ＲSが変化する領域で用いられた場合のＧ
ａＡｓ抵抗１３のＶGS−Ｉd特性である。なお、ＶGS−
Ｉd特性ｑ1およびｑ2において、それぞれのＧａＡｓ抵
抗１３の長さＬは、ＶGS−Ｉd特性ｑ1とＶGS−Ｉd特性
ｑ2とＶGS−Ｉd特性ｐとが一点Ｑ1で交わるように選ば
れている。ここで、Ｑ1はＧａＡｓＦＥＴ１２の動作点
を示す。
が平均ＶGS−Ｉd特性ｐより多く流れるＧａＡｓＦＥＴ
１２のＶGS−Ｉd特性ｐ′およびドレイン電流Ｉdが平均
ＶGS−Ｉd特性ｐより少なく流れるＧａＡｓＦＥＴ１２
のＶGS−Ｉd特性ｐ″を示している。これらの図におい
て、ｑ1はＧａＡｓ抵抗１３が線形的特性を持つ領域で
用いられた場合のＧａＡｓ抵抗１３のＶGS−Ｉd特性、
また、ｑ2はＧａＡｓ抵抗１３が印加される電界強度Ｅ
により抵抗値ＲSが変化する領域で用いられた場合のＧ
ａＡｓ抵抗１３のＶGS−Ｉd特性である。なお、ＶGS−
Ｉd特性ｑ1およびｑ2において、それぞれのＧａＡｓ抵
抗１３の長さＬは、ＶGS−Ｉd特性ｑ1とＶGS−Ｉd特性
ｑ2とＶGS−Ｉd特性ｐとが一点Ｑ1で交わるように選ば
れている。ここで、Ｑ1はＧａＡｓＦＥＴ１２の動作点
を示す。
【００１７】図４に示すように、本実施例によるＶGS−
Ｉd特性ｑ2を持つＧａＡｓ抵抗１３を用いれば、ＶGS−
Ｉd特性ｐ′を持つＧａＡｓＦＥＴ１２の動作点におけ
るＩd電流のバラツキは、ＶGS−Ｉd特性ｑ1を持つＧａ
Ａｓ抵抗１３を用いた場合より小さく、その差はΔＩd
１である。また、図５に示すように、ＶGS−Ｉd特性ｑ2
を持つＧａＡｓ抵抗１３を用いれば、ＶGS−Ｉd特性
ｐ″を持つＧａＡｓＦＥＴ１２の動作点におけるＩd電
流のバラツキも、ＶGS−Ｉd特性ｑ1を持つＧａＡｓ抵抗
１３を用いた場合より小さく、その差はΔＩd２であ
る。したがって、本実施例の定電流回路１０は、ＧａＡ
ｓＦＥＴ１２のＶGS−Ｉd特性のバラツキに対応するＩd
電流のバラツキが補償されるように動作する。
Ｉd特性ｑ2を持つＧａＡｓ抵抗１３を用いれば、ＶGS−
Ｉd特性ｐ′を持つＧａＡｓＦＥＴ１２の動作点におけ
るＩd電流のバラツキは、ＶGS−Ｉd特性ｑ1を持つＧａ
Ａｓ抵抗１３を用いた場合より小さく、その差はΔＩd
１である。また、図５に示すように、ＶGS−Ｉd特性ｑ2
を持つＧａＡｓ抵抗１３を用いれば、ＶGS−Ｉd特性
ｐ″を持つＧａＡｓＦＥＴ１２の動作点におけるＩd電
流のバラツキも、ＶGS−Ｉd特性ｑ1を持つＧａＡｓ抵抗
１３を用いた場合より小さく、その差はΔＩd２であ
る。したがって、本実施例の定電流回路１０は、ＧａＡ
ｓＦＥＴ１２のＶGS−Ｉd特性のバラツキに対応するＩd
電流のバラツキが補償されるように動作する。
【００１８】さて、図６には、一つのＧａＡｓ基板１４
に形成されたＧａＡｓＦＥＴ１５およびＧａＡｓ抵抗１
６から構成される定電流回路１７の構造断面図を示す。
図において、１８，１９および２０はＧａＡｓ基板１４
中のＮ+イオン注入層、２１はＮ-イオン注入層である。
ＧａＡｓＦＥＴ１５は、２つのＮ+イオン注入層１８お
よび１９ならびにＮ-イオン注入層２１から構成されて
おり、それぞれの表面には、ドレイン電極２２、ソース
電極２３およびゲート電極２４が設けられている。ま
た、ＧａＡｓ抵抗１６は、Ｎ+イオン注入層２０と、そ
の表面の両端に距離Ｌを隔てて設けられた２つの電極２
５，２６とによって構成されている。さらに、ＧａＡｓ
ＦＥＴ１５のソース電極２３とＧａＡｓ抵抗１６の一方
の電極２５とは結線２７により接続されている。このよ
うに、一つのＧａＡｓ基板１４に定電流回路１７が形成
されることにより、この定電流回路１７を用いたＩＣの
構成が容易になる。なお、この例において、ＧａＡｓ抵
抗はＮ+イオン注入層２０によって構成されているが、
Ｎ-イオン注入層によって構成されてもよい。また、Ｇ
ａＡｓＦＥＴ１５とＧａＡｓ抵抗１６とは、それぞれ異
なるＧａＡｓ基板に形成されてもよい。
に形成されたＧａＡｓＦＥＴ１５およびＧａＡｓ抵抗１
６から構成される定電流回路１７の構造断面図を示す。
図において、１８，１９および２０はＧａＡｓ基板１４
中のＮ+イオン注入層、２１はＮ-イオン注入層である。
ＧａＡｓＦＥＴ１５は、２つのＮ+イオン注入層１８お
よび１９ならびにＮ-イオン注入層２１から構成されて
おり、それぞれの表面には、ドレイン電極２２、ソース
電極２３およびゲート電極２４が設けられている。ま
た、ＧａＡｓ抵抗１６は、Ｎ+イオン注入層２０と、そ
の表面の両端に距離Ｌを隔てて設けられた２つの電極２
５，２６とによって構成されている。さらに、ＧａＡｓ
ＦＥＴ１５のソース電極２３とＧａＡｓ抵抗１６の一方
の電極２５とは結線２７により接続されている。このよ
うに、一つのＧａＡｓ基板１４に定電流回路１７が形成
されることにより、この定電流回路１７を用いたＩＣの
構成が容易になる。なお、この例において、ＧａＡｓ抵
抗はＮ+イオン注入層２０によって構成されているが、
Ｎ-イオン注入層によって構成されてもよい。また、Ｇ
ａＡｓＦＥＴ１５とＧａＡｓ抵抗１６とは、それぞれ異
なるＧａＡｓ基板に形成されてもよい。
【００１９】
【発明の効果】以上説明したように、この発明によれ
ば、大きな電源電圧が必要でないため、低電力で差動回
路を動作させることが可能である。また、この発明によ
る定電流回路はドレイン電流値のバラツキを補償するよ
うに動作するため、差動増幅器におけるバイアス電流の
値のバラツキが軽減され、差動増幅器の利得、歪性能ま
たは雑音性能等の設計値に対する誤差が小さくなるた
め、製品歩留まりが改善される。さらに、ＧａＡｓＦＥ
Ｔを用いた高周波回路のＩＣにおいては、定電流回路に
おけるドレイン電流値のバラツキが軽減されるため、Ｉ
Ｃの性能が改善される。
ば、大きな電源電圧が必要でないため、低電力で差動回
路を動作させることが可能である。また、この発明によ
る定電流回路はドレイン電流値のバラツキを補償するよ
うに動作するため、差動増幅器におけるバイアス電流の
値のバラツキが軽減され、差動増幅器の利得、歪性能ま
たは雑音性能等の設計値に対する誤差が小さくなるた
め、製品歩留まりが改善される。さらに、ＧａＡｓＦＥ
Ｔを用いた高周波回路のＩＣにおいては、定電流回路に
おけるドレイン電流値のバラツキが軽減されるため、Ｉ
Ｃの性能が改善される。
【図１】この発明の実施例による定電流回路１０を用い
た差動回路の構成を示す回路図である。
た差動回路の構成を示す回路図である。
【図２】電界強度Ｅに対するＧａＡｓ材料中の電子の移
動速度特性の一例を示す図である。
動速度特性の一例を示す図である。
【図３】電界強度Ｅに対するＧａＡｓ抵抗の抵抗値特性
の一例を示す図である。
の一例を示す図である。
【図４】ＧａＡｓＦＥＴのＶGS−Ｉd特性および動作点
のバラツキを示す図である。
のバラツキを示す図である。
【図５】ＧａＡｓＦＥＴのＶGS−Ｉd特性および動作点
のバラツキを示す図である。
のバラツキを示す図である。
【図６】一つのＧａＡｓ基板１４に形成されたＧａＡｓ
ＦＥＴ１５およびＧａＡｓ抵抗１６の構造断面図であ
る。
ＦＥＴ１５およびＧａＡｓ抵抗１６の構造断面図であ
る。
【図７】定電流抵抗２を用いた差動回路３の構成を示す
回路図である。
回路図である。
【図８】従来の定電流回路７を用いた差動回路８の構成
を示す回路図である。
を示す回路図である。
【図９】従来の定電流回路７に用いられるＦＥＴ６のＶ
GS−Ｉd特性の一例および動作点のバラツキを示す図で
ある。
GS−Ｉd特性の一例および動作点のバラツキを示す図で
ある。
１０ 定電流回路 １２ ＧａＡｓＦＥＴ １３ ＧａＡｓ抵抗
Claims (1)
- 【請求項１】 ソースが共通接続された一対のＦＥＴか
らなる差動増幅器の前記ソースにドレインが接続され、
ゲートが接地端に接続されたＧａＡｓＦＥＴと、 該ＧａＡｓＦＥＴのソースと接地端との間に介挿された
ＧａＡｓ抵抗とを具備し、 該ＧａＡｓ抵抗には、該ＧａＡｓ抵抗の抵抗値が該ＧａＡｓ抵抗に印加される
電界強度の増加にともなって非線形的に大きくなる領域
で、かつ、 印加電圧対抵抗値の変化率が無限大となる臨界電界値未
満の電界を印加して使用することを特徴とする定電流回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085670A JP3121908B2 (ja) | 1992-04-07 | 1992-04-07 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04085670A JP3121908B2 (ja) | 1992-04-07 | 1992-04-07 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291848A JPH05291848A (ja) | 1993-11-05 |
| JP3121908B2 true JP3121908B2 (ja) | 2001-01-09 |
Family
ID=13865266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04085670A Expired - Fee Related JP3121908B2 (ja) | 1992-04-07 | 1992-04-07 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3121908B2 (ja) |
-
1992
- 1992-04-07 JP JP04085670A patent/JP3121908B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291848A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000516 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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