JPH01198813A - 電界効果トランジスタ増幅器 - Google Patents
電界効果トランジスタ増幅器Info
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- JPH01198813A JPH01198813A JP63023573A JP2357388A JPH01198813A JP H01198813 A JPH01198813 A JP H01198813A JP 63023573 A JP63023573 A JP 63023573A JP 2357388 A JP2357388 A JP 2357388A JP H01198813 A JPH01198813 A JP H01198813A
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- Japan
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- 230000008859 change Effects 0.000 abstract description 20
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 230000004044 response Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は多段接続が容易な高利得の電界効果トランジ
スタ増幅器に関する。
スタ増幅器に関する。
「従来の技術」
電界効果トランジスタ（以下ＦＥＴと記す）増幅器の高
利得化を実現するためには増幅器１段あたりの利得の増
加及び多段接続が重要である。増幅器１段あたりの高利
得化のために従来のＦＥＴ増幅器では第４図に示す構成
とされていた。すなわち、ソース接地ＦＥ７１１のゲー
トは入力端子１２に接続され、その入力端子１２には入
力の直流バイアスＶ１が与えられ、ソース接地ＦＥＴ
１１のソースは電源端子１３に接続され、ドレインは出
力端子１４に接続されると共に負荷用ＦＥ７１５のソー
スに接続される。負荷用ＦＥＴ １５のゲート及びソー
スは互に接続され、ドレインは電源端子１６に接続され
る。電源端子１３には電圧ＶＳＳが、電源端子１６には
電圧■。。が印加される。
利得化を実現するためには増幅器１段あたりの利得の増
加及び多段接続が重要である。増幅器１段あたりの高利
得化のために従来のＦＥＴ増幅器では第４図に示す構成
とされていた。すなわち、ソース接地ＦＥ７１１のゲー
トは入力端子１２に接続され、その入力端子１２には入
力の直流バイアスＶ１が与えられ、ソース接地ＦＥＴ
１１のソースは電源端子１３に接続され、ドレインは出
力端子１４に接続されると共に負荷用ＦＥ７１５のソー
スに接続される。負荷用ＦＥＴ １５のゲート及びソー
スは互に接続され、ドレインは電源端子１６に接続され
る。電源端子１３には電圧ＶＳＳが、電源端子１６には
電圧■。。が印加される。
この従来の増幅器では負荷用ＦＥ１１５のゲート幅を１
０〜５０μｍとした場合、１〜５にΩ程度の負荷抵抗が
得られ、通常の抵抗素子を負荷とする構成に比べ高い負
荷抵抗が容易に実現出来、増幅器１段あたり利得の増加
が可能である。
０〜５０μｍとした場合、１〜５にΩ程度の負荷抵抗が
得られ、通常の抵抗素子を負荷とする構成に比べ高い負
荷抵抗が容易に実現出来、増幅器１段あたり利得の増加
が可能である。
［発明が解決しようとする課題」
しかしながらこの従来の増幅器ではソース接地ＦＥ７１
１のドレイン電流！。、が負荷となるＦＥＴ １５のド
レイン電流ＩＬにより固定されるため、入力の直流バイ
アスＶ、の変化に対しＦＥＴＩＩ、１５が飽和領域のバ
イアス条件からはずれ、増幅器として動作が可能な入力
の直流バイアス■１の許容範囲が狭く、直流バイアスＶ
、の変化に対する利得、出力の直流電位ｖ０の変化が大
きいという欠点をもっていた。
１のドレイン電流！。、が負荷となるＦＥＴ １５のド
レイン電流ＩＬにより固定されるため、入力の直流バイ
アスＶ、の変化に対しＦＥＴＩＩ、１５が飽和領域のバ
イアス条件からはずれ、増幅器として動作が可能な入力
の直流バイアス■１の許容範囲が狭く、直流バイアスＶ
、の変化に対する利得、出力の直流電位ｖ０の変化が大
きいという欠点をもっていた。
第５図は上記の点に関する実験結果で、電源電圧ｖ６．
を５Ｖ、ＶｓｓをＯＶ、Ｆｆ！Ｔ １１．１５のゲート
幅を１００μｍとし、入力の直流バイアスｖ１に対する
電圧利得（入力端１２と出力端１４の小信号電圧振幅の
比のデシベル表示したもの）及び出力の直流電位Ｖｃ＋
の変化を示したものである。
を５Ｖ、ＶｓｓをＯＶ、Ｆｆ！Ｔ １１．１５のゲート
幅を１００μｍとし、入力の直流バイアスｖ１に対する
電圧利得（入力端１２と出力端１４の小信号電圧振幅の
比のデシベル表示したもの）及び出力の直流電位Ｖｃ＋
の変化を示したものである。
曲線１７は利得変化、曲１１８はｖｏの変化を示す、こ
の結果から、入力の直流バイアスＶ、がＯｖで電圧利得
：１７ｄＢ、Ｖｏ ：２．５Ｖにたいして±０．３Ｖ
の変化で利得は５ｄＢ以上劣化し、■。はＩＶ以上変化
することがわかる。
の結果から、入力の直流バイアスＶ、がＯｖで電圧利得
：１７ｄＢ、Ｖｏ ：２．５Ｖにたいして±０．３Ｖ
の変化で利得は５ｄＢ以上劣化し、■。はＩＶ以上変化
することがわかる。
このためこの種の増幅器を第６図に示すようにたとえば
レベルシフト段２１を用いて直流的に結合して多段化し
た場合、初段の出力点２２の直流電位の変化が次段の入
力点２３の直流電位の変化となるため、安定に利得が得
られる入力端子１２の直流バイアスの範囲が狭く多段接
続による高利得化の障害となっていた。
レベルシフト段２１を用いて直流的に結合して多段化し
た場合、初段の出力点２２の直流電位の変化が次段の入
力点２３の直流電位の変化となるため、安定に利得が得
られる入力端子１２の直流バイアスの範囲が狭く多段接
続による高利得化の障害となっていた。
この発明の目的は上記の従来のＦＩＴを負荷とした増幅
器の欠点を解決し、高利得でかつ入力の直流バイアスの
変化に対する利得及び出力直流電位の変化が極めて小さ
い多段化が容易なＦＥＴ増幅器を提供することにある。
器の欠点を解決し、高利得でかつ入力の直流バイアスの
変化に対する利得及び出力直流電位の変化が極めて小さ
い多段化が容易なＦＥＴ増幅器を提供することにある。
「課題を解決するための手段」
この発明によればソース接地ＦＥＴのゲートに入力端子
が接続され、ソースに第１電源端子が接続され、ドレイ
ンにゲート接地ＰＥＴのソースと、定電流源用ＦＥＴの
ソースとが接続され、ゲート接地ＰＥＴのゲートに第２
電源端子が接続され、ドレインに出力端子が接続される
と共に負荷用ＦＥＴのソースが接続され、定電流源用Ｆ
ＥＴのゲート及びソースは互に接続され、ドレインはバ
イアス用ＰＥＴのソースに接続され、バイアス用ＦＩＴ
のゲート及びソースは互に接続されて負荷用ＰＥＴのゲ
ートに接続され、バイアス用ＰＥＴのドレイン及び負荷
用ＰＥＴのドレインは共に第３電源端子に接続され、負
荷用ＦＥＴのゲート及びソース間に容量素子が接続され
る。
が接続され、ソースに第１電源端子が接続され、ドレイ
ンにゲート接地ＰＥＴのソースと、定電流源用ＦＥＴの
ソースとが接続され、ゲート接地ＰＥＴのゲートに第２
電源端子が接続され、ドレインに出力端子が接続される
と共に負荷用ＦＥＴのソースが接続され、定電流源用Ｆ
ＥＴのゲート及びソースは互に接続され、ドレインはバ
イアス用ＰＥＴのソースに接続され、バイアス用ＦＩＴ
のゲート及びソースは互に接続されて負荷用ＰＥＴのゲ
ートに接続され、バイアス用ＰＥＴのドレイン及び負荷
用ＰＥＴのドレインは共に第３電源端子に接続され、負
荷用ＦＥＴのゲート及びソース間に容量素子が接続され
る。
「作用」
バイアス用ＦＥＴ及び定電流源用ＰＨ７により負荷用Ｐ
ＥＴのゲートバイアスが与えられ、負荷用ＦＥＴのゲー
ト及びソースは高周波的に接続され、バイアス用ＦＥＴ
と負荷有ＦＥＴとの並列接続したものが、高周波におけ
るソース接地ＦＥＴに対する負荷として作用する。この
増幅器では負荷となるＰＥＴのドレイン電流を入力の直
流バイアスに応じて変化させることができ、更に従来に
比べて高抵抗の負荷が得られる。
ＥＴのゲートバイアスが与えられ、負荷用ＦＥＴのゲー
ト及びソースは高周波的に接続され、バイアス用ＦＥＴ
と負荷有ＦＥＴとの並列接続したものが、高周波におけ
るソース接地ＦＥＴに対する負荷として作用する。この
増幅器では負荷となるＰＥＴのドレイン電流を入力の直
流バイアスに応じて変化させることができ、更に従来に
比べて高抵抗の負荷が得られる。
「実施例」
第１図はこの発明の実施例を示す、ソース接地Ｆ［！Ｔ
１１のゲートに入力端子！２が接続され、ソースに電
源端子１３が接続され、ドレインにゲート接地ＰＩ！Ｔ
２１のソースと、定電流源用ＦＥＴ２２のソースとが
接続され、ゲート接地ＦＥＴ ２１のゲートは電源端子
２３に接続され、ドレインに負荷用ＦＥＴ １５のソー
スが接続されると共に出力端子１４が接続され、負荷用
ＦＥＴ１５のドレインは電源端子１６に接続される。定
電流源用ＦＥＴ２２のゲート及びソースは互に接続され
、ドレインはバイアス用Ｆ［１７２４のソースに接続さ
れ、バイアス用ＦＥ７２４のソース及びゲートは互に接
続されて負荷用ＦＥＴｌ５のゲートに接続され、ドレイ
ンは電源端子１６に接続される。負荷用Ｆ［１Ｔ１５の
ソース及びゲートは容量素子２５を通じて互いに接続さ
れる。
１１のゲートに入力端子！２が接続され、ソースに電
源端子１３が接続され、ドレインにゲート接地ＰＩ！Ｔ
２１のソースと、定電流源用ＦＥＴ２２のソースとが
接続され、ゲート接地ＦＥＴ ２１のゲートは電源端子
２３に接続され、ドレインに負荷用ＦＥＴ １５のソー
スが接続されると共に出力端子１４が接続され、負荷用
ＦＥＴ１５のドレインは電源端子１６に接続される。定
電流源用ＦＥＴ２２のゲート及びソースは互に接続され
、ドレインはバイアス用Ｆ［１７２４のソースに接続さ
れ、バイアス用ＦＥ７２４のソース及びゲートは互に接
続されて負荷用ＦＥＴｌ５のゲートに接続され、ドレイ
ンは電源端子１６に接続される。負荷用Ｆ［１Ｔ１５の
ソース及びゲートは容量素子２５を通じて互いに接続さ
れる。
この増幅器では負荷用ＦＥＴ １５のゲート２６はバイ
アス用ＦＥＴ２４のソース２７に直接接続されて直流バ
イアスされており、一方負荷用ＦＥＴ １５のゲート２
６とソース２８は容量素子２５により接続されているた
めゲート２６とソース２８とは直流的な結合がない。こ
のため負荷用ＦＥＴ１５を流れるドレイン電流Ｉ、はソ
ース２８−の直流電位により変化することが可能である
。従ってソース接地ＦＥＴ １１のドレイン電流１’Ｏ
８が入力の直流バイアスＶｌを変えて変化した場合でも
、このドレイン電流■。、の変化に対応して負荷用ＦＥ
Ｔ１５のソース２８の直流電位が変化して負荷用ＦＥ７
１５に流れるドレイン電流！、が変わる。このため、入
力の直流バイアス■１の変化に対しても負荷用ＦＥＴ１
５、ソース接地Ｆ！！Ｔ １１が常に飽和領域にバイア
スされるため、増幅器として動作が可能な入力の直流バ
イアスｖｌの許容範囲が極めて広いという特徴をもつ。
アス用ＦＥＴ２４のソース２７に直接接続されて直流バ
イアスされており、一方負荷用ＦＥＴ １５のゲート２
６とソース２８は容量素子２５により接続されているた
めゲート２６とソース２８とは直流的な結合がない。こ
のため負荷用ＦＥＴ１５を流れるドレイン電流Ｉ、はソ
ース２８−の直流電位により変化することが可能である
。従ってソース接地ＦＥＴ １１のドレイン電流１’Ｏ
８が入力の直流バイアスＶｌを変えて変化した場合でも
、このドレイン電流■。、の変化に対応して負荷用ＦＥ
Ｔ１５のソース２８の直流電位が変化して負荷用ＦＥ７
１５に流れるドレイン電流！、が変わる。このため、入
力の直流バイアス■１の変化に対しても負荷用ＦＥＴ１
５、ソース接地Ｆ！！Ｔ １１が常に飽和領域にバイア
スされるため、増幅器として動作が可能な入力の直流バ
イアスｖｌの許容範囲が極めて広いという特徴をもつ。
又、負荷用ＦＥＴ １５のソース２８の直流電位の変化
は直接出力の直流電位ｖ０の変化となるが、この出力の
直流電位ｖ０の変化は、負荷用ＦＥ７１５のゲート幅を
ＷＬ、ソース接地ＦＥＴ １１のゲート幅をＷ３とした
時、Ｖｏ ＝ （ＷＬ ／ Ｗ！ ） Ｘ Ｖ ＋とな
るため、入力の直流バイアスＶｌの変化に対する出力の
直流電位ｖ０の変化を小さくすることが出来、容品にレ
ベルシフト段を用いて直流的結合により多段化すること
が可能である。
は直接出力の直流電位ｖ０の変化となるが、この出力の
直流電位ｖ０の変化は、負荷用ＦＥ７１５のゲート幅を
ＷＬ、ソース接地ＦＥＴ １１のゲート幅をＷ３とした
時、Ｖｏ ＝ （ＷＬ ／ Ｗ！ ） Ｘ Ｖ ＋とな
るため、入力の直流バイアスＶｌの変化に対する出力の
直流電位ｖ０の変化を小さくすることが出来、容品にレ
ベルシフト段を用いて直流的結合により多段化すること
が可能である。
更にこの発明の増幅器では高周波的にみた場合、ソース
接地ＦＥ７１１に対して、定電流源用ＦＥ７２２は、そ
のソース２９がゲート接地ＦＩＴ ２１のソース３１に
接続されているため負荷とならず、負荷用ＦＥ７１５と
バイアス用ＦＥＴ２４との並列接続が負荷となる。定電
流源用ＰＥＴ ２２はバイアス用ＦＥＴ２４と共に負荷
用ＦＥ７１５のゲートに直流バイアスを与える作用をし
ている。
接地ＦＥ７１１に対して、定電流源用ＦＥ７２２は、そ
のソース２９がゲート接地ＦＩＴ ２１のソース３１に
接続されているため負荷とならず、負荷用ＦＥ７１５と
バイアス用ＦＥＴ２４との並列接続が負荷となる。定電
流源用ＰＥＴ ２２はバイアス用ＦＥＴ２４と共に負荷
用ＦＥ７１５のゲートに直流バイアスを与える作用をし
ている。
又、ゲート接地ＦＥ７２１がこれらの負荷とソース接地
ＦＥ７１１との間に挿入されているためソース接地ＦＥ
Ｔ １１に対して実効的に負荷が高くみえる。このため
ソース接地ＦＥＴ １１のドレインコンダクタンスをｇ
４、ゲート接地ＦＥＴ ２１のトランスコンダクタンス
ｇａ、とじ、負荷用ＰＥＴ１５のゲート幅とバイアス用
Ｆ［！Ｔ２４のゲート幅との和をソース接地ＦＥＴ １
１のゲート幅に等しくした場合、負荷はほぼｇａ Ｘ
＜ｇａ ／ｇａｓ） ＋ｇａの逆数でｇ４／ｇｌＩＧく
１であるため負荷は２×ｇ、の逆数より大きなものとな
る。これに対して第４図の従来のＦ［！？増幅器では負
荷は２×ｇ４の逆数となるため、従来のものに比べこの
発明の増幅器では高い負荷が得られ、高利得化が実現さ
れる。
ＦＥ７１１との間に挿入されているためソース接地ＦＥ
Ｔ １１に対して実効的に負荷が高くみえる。このため
ソース接地ＦＥＴ １１のドレインコンダクタンスをｇ
４、ゲート接地ＦＥＴ ２１のトランスコンダクタンス
ｇａ、とじ、負荷用ＰＥＴ１５のゲート幅とバイアス用
Ｆ［！Ｔ２４のゲート幅との和をソース接地ＦＥＴ １
１のゲート幅に等しくした場合、負荷はほぼｇａ Ｘ
＜ｇａ ／ｇａｓ） ＋ｇａの逆数でｇ４／ｇｌＩＧく
１であるため負荷は２×ｇ、の逆数より大きなものとな
る。これに対して第４図の従来のＦ［！？増幅器では負
荷は２×ｇ４の逆数となるため、従来のものに比べこの
発明の増幅器では高い負荷が得られ、高利得化が実現さ
れる。
第２図は上記の点に関する実験結果の一例で、電源電圧
Ｖ、を５ＶＳＶ、、をＯｖ、バイアス電圧■、を１．５
ｖとしＦＥＴ １１のゲート幅を１００μｍ。
Ｖ、を５ＶＳＶ、、をＯｖ、バイアス電圧■、を１．５
ｖとしＦＥＴ １１のゲート幅を１００μｍ。
ＦＥＴ１５及び２１のゲート幅を９０．１７ ｍ５ＦＥ
Ｔ ２２゜２４のゲート幅を１０μｍとし、入力の直流
バイアス■、に対する電圧利得（入力端１０と出力端１
１の小信号電圧振幅の比のデシベル表示したもの）及び
■。の変化を示したものである０曲線３２は利得変化を
、曲線３３は■。の変化を示す、この図から入力の直流
バイアス■１がＯｖで電圧利得が２１ｄＢとなり従来の
第４図に示したＦＥＴ増幅器に比べ４ｄＢ程度高利得化
されている。更に入力の直流バイアスＶｌが−０，５■
から＋〇、２ｖの広い範囲で２０ｄＢ以上の利得が得ら
れ、ｖｏの変化もＩＶ以内に押えられており、入力の直
流バイアスｖ１に対する許容範囲が広いことがわかる。
Ｔ ２２゜２４のゲート幅を１０μｍとし、入力の直流
バイアス■、に対する電圧利得（入力端１０と出力端１
１の小信号電圧振幅の比のデシベル表示したもの）及び
■。の変化を示したものである０曲線３２は利得変化を
、曲線３３は■。の変化を示す、この図から入力の直流
バイアス■１がＯｖで電圧利得が２１ｄＢとなり従来の
第４図に示したＦＥＴ増幅器に比べ４ｄＢ程度高利得化
されている。更に入力の直流バイアスＶｌが−０，５■
から＋〇、２ｖの広い範囲で２０ｄＢ以上の利得が得ら
れ、ｖｏの変化もＩＶ以内に押えられており、入力の直
流バイアスｖ１に対する許容範囲が広いことがわかる。
又、以上の実験結果はＦＥＴのゲート幅を限定している
が、このゲート幅に限定されることなく各ＦＥＴのゲー
ト幅は５〜１０００μｍ程度の範囲をとることが可能で
ある。 ＰＨＴ ｌ ５のゲート、ソース間に接続する
容量素子２５としてはダイオードを用いてもよい、つま
り第３図に示したダイオード３４を用い、第３図Ａに示
すようにダイオード３４の陽極端子３５をゲート２６に
、陰極端子３６をソース２８に接続することも可能であ
り、又陽極端子３５をソース２８に、陰極端子３６をゲ
ート２６に接続することも可能である。更に第３図Ｂ、
Ｃに示すように陰極端子を共通接続したダイオード
あるいは陽極端子を共通接続したダイオードをゲート２
６とソース２８との間に接続することも可能である。こ
れらの構成ではダイオード３４の空乏層容量を利用する
ものである。
が、このゲート幅に限定されることなく各ＦＥＴのゲー
ト幅は５〜１０００μｍ程度の範囲をとることが可能で
ある。 ＰＨＴ ｌ ５のゲート、ソース間に接続する
容量素子２５としてはダイオードを用いてもよい、つま
り第３図に示したダイオード３４を用い、第３図Ａに示
すようにダイオード３４の陽極端子３５をゲート２６に
、陰極端子３６をソース２８に接続することも可能であ
り、又陽極端子３５をソース２８に、陰極端子３６をゲ
ート２６に接続することも可能である。更に第３図Ｂ、
Ｃに示すように陰極端子を共通接続したダイオード
あるいは陽極端子を共通接続したダイオードをゲート２
６とソース２８との間に接続することも可能である。こ
れらの構成ではダイオード３４の空乏層容量を利用する
ものである。
「発明の効果」
以上説明したようにこの発明によるＦＥＴ増幅器は、従
来のこの種の増幅器に比べ高利得でかつ入力の直流バイ
アスの変化に対する利得及び出力直流電位の変化が小さ
いため多段接続も容易であるから掻めて高利得の多段接
続増幅器を容易に実現出来る利点がある。
来のこの種の増幅器に比べ高利得でかつ入力の直流バイ
アスの変化に対する利得及び出力直流電位の変化が小さ
いため多段接続も容易であるから掻めて高利得の多段接
続増幅器を容易に実現出来る利点がある。
第１図はこの発明によるＦＥＴ増幅の一例を示す回路図
、第２図は第１図に示した増幅器についての入力の直流
バイアス変化に対する電圧利得変化特性及び出力の直流
電位変化特性を示す図、第３図は容量素子としてのダイ
オードの各種別を示す図、第４図は従来のＦＥＴ増幅器
を示す回路図、第５図は第４図に示した増幅器について
の入力の直流バイアス変化に対する電圧利得変化特性及
び出力の直流電位変化特性を示す図、第６図は第４図に
示した増幅器を多段接続した状態を示す回路図である。 特許出願人 日本電信電話株式会社
、第２図は第１図に示した増幅器についての入力の直流
バイアス変化に対する電圧利得変化特性及び出力の直流
電位変化特性を示す図、第３図は容量素子としてのダイ
オードの各種別を示す図、第４図は従来のＦＥＴ増幅器
を示す回路図、第５図は第４図に示した増幅器について
の入力の直流バイアス変化に対する電圧利得変化特性及
び出力の直流電位変化特性を示す図、第６図は第４図に
示した増幅器を多段接続した状態を示す回路図である。 特許出願人 日本電信電話株式会社
Claims (1)
- （１）ゲートが入力端子に接続され、ソースが第１電源
端子に接続されたソース接地電界効果トランジスタと、 そのソース接地電界効果トランジスタのドレインにソー
スが接続され、ゲートが第２電源端子に接続され、ドレ
インが出力端子に接続されたゲート接地電界効果トラン
ジスタと、 ソース及びゲートが互に接続されて上記ソース接地電界
効果トランジスタのドレインに接続された定電流源用電
界効果トランジスタと、 ソース及びゲートが互に接続されて上記定電流源用電界
効果トランジスタのドレインに接続され、ドレインが第
３電源端子に接続されたバイアス用電界効果トランジス
タと、 そのバイアス用電界効果トランジスタのソースにゲート
が接続され、ソースが上記ゲート接地電界効果トランジ
スタのドレインに接続され、ドレインが上記第３電源端
子に接続された負荷用電界効果トランジスタと、 その負荷用電界効果トランジスタのゲート及びソース間
に接続された容量素子とを具備する電界効果トランジス
タ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023573A JPH01198813A (ja) | 1988-02-03 | 1988-02-03 | 電界効果トランジスタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023573A JPH01198813A (ja) | 1988-02-03 | 1988-02-03 | 電界効果トランジスタ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01198813A true JPH01198813A (ja) | 1989-08-10 |
Family
ID=12114287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023573A Pending JPH01198813A (ja) | 1988-02-03 | 1988-02-03 | 電界効果トランジスタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01198813A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777896B2 (en) | 2002-07-09 | 2004-08-17 | Nikon Corporation | Methods and apparatus for initializing a planar motor |
| KR100855921B1 (ko) * | 1999-02-04 | 2008-09-02 | 가부시키가이샤 니콘 | 평면모터장치 및 그 구동방법, 스테이지장치 및 그구동방법, 노광장치 및 노광방법, 그리고 디바이스 및 그제조방법 |
-
1988
- 1988-02-03 JP JP63023573A patent/JPH01198813A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855921B1 (ko) * | 1999-02-04 | 2008-09-02 | 가부시키가이샤 니콘 | 평면모터장치 및 그 구동방법, 스테이지장치 및 그구동방법, 노광장치 및 노광방법, 그리고 디바이스 및 그제조방법 |
| US6777896B2 (en) | 2002-07-09 | 2004-08-17 | Nikon Corporation | Methods and apparatus for initializing a planar motor |
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