KR860001018B1 - 전압 제어형 가변 이득 회로 - Google Patents

Abstract

내용 없음.

Description

전압 제어형 가변 이득 회로

제 1 도는 종래 기술의 이득 제어 회로를 도시한 회로도.

제 2 도는 제 1 도 회로의 정지전류 특성을 도시한 도표.

제 3 도는 본 발명의 제 1 실시예를 도시한 회로도.

제 4 도는 제 3 도 회로의 정지전류 특성을 도시한 도표.

제 5 도는 본 발명의 제 2 실시예를 도시한 회로도.

제 6 도는 본 발명의 제 3 실시예를 도시한 회로도.

제 7 도는 본 발명의 제 4 실시예를 도시한 회로도.

제 8 도는 본 발명의 제 5 실시예를 도시한 회로도.

제 9 도는 본 발명의 제 6 실시예를 도시한 회로도.

제10도는 본 발명의 제 7 실시예를 도시한 회로도.

본 발명은 이득제어 회로에 관한 것이며, 특히 상기 회로에 인가된 제어전압의 지수함수로서 이득이 변화하는 전압제어형 이득 제어 회로에 관한 것이다.

회로 이득을 전기적으로 제어하기 위한 종래 이득 제어 회로는 반도체 다이오드, 바이폴러(bipolar)트랜지스터 또는 전계효과 트랜지스터와 같은 비선형 소자에 대한 바이어스 전압 또는 전류의 대응변화를 제공하도록 소 신호 임피던스 변화를 사용하였다. 그러나 이들 회로의 제어 특성 및 입/출력 특성은 오디오 장치에서 필요로 하는 특성과는 거리가 있고 그리고 이러한 회로는 일반적으로 오디오 신호 잡음 감소회로에 사용하기에는 적당치 않다.

보다 높은 수행 특성을 갖는 전압 제어형 이득 제어 회로는 예를 들어 데이비드 이, 블랙크 멜씨에 의하여 미합중국 특허 제3,714,426호에서 제안되었다. 상기 회로는 바이폴러 트랜지스터의 베이스-에미터 접합의 공지된 지수적인 전압 전류 특성의 장점을 갖는다. 이러한 회로는 로그(log)변환 트랜지스터 및 안티로고(antilog) 변환 트랜지스터를 포함한다. 그러나, 이들 트랜지스터를 통하여 흐르는 총 정지 전류는 이후에서 상세히 설명되는 바와 같이 인가된 이득제어 신호가 변화하므로서 크게 변화한다.

상기 회로에서 정지전류가 상당히 변화하기 때문에, 높은 정지전류 제어신호의 증가된 피드-스루(feed-through), 증가된 잡음(주로, 샷트잡음, shot noise) 및 증가된 전류 소비와 같은 악 영향을 미친다. 역으로, 낮은 정지 전류는 크로스오버(crossover) 왜곡의 발생과 같은 문제점을 수반한다. 이것은 압력 전류의 0교차 근처에서 트랜지스터의 상호 콘턱턴스의 감소 때문에 발생한다. 낮은 정지전류가 수반하는 또 다른 악영향을 비선형 왜곡의 발생이다. 이것은 콜렉터-에미터 전류가 낮을 때, PNP 및 NPN상보성 도전 트랜지스터에 의하여 형성된 궤환 통로나 출력 통로의 동작이 B급 동작에 접근하기 때문에 발생된다. 낮은 정지 전류가 수반하는 또 다른 문제점은 트랜지스터의 차단주파수의 저하에 기인한 대역폭 제한과 온도 및 공급원 전압 변동에 의한 바이어스 회로의 비안정성이다.

그러므로 종래 기술의 전압 제어형 이득 제어 회로에 있어서의 실제 정지 전류는 상술된 상반된 높은 그리고 낮은 정지전류 상태의 절충 즉 평균하여 선정한다. 그러나 상술된 바와 같이 이득의 변화에 따른 정지전류의 변동은 매우 크기 때문에 유용한 선택 범위는 필히 좁게 유지되어야만 한다. 또한, 상술된 악영향은 정지전류가 넓게 변동하기 때문에 전체적으로 피할 수는 없다.

따라서 본 발명의 목적은 종래 회로의 상술된 단점을 제거할 수 있는 개량된 이득 제어 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 전체정지 전류가, 이득 제어 전압에 의하여 정해지는 이득의 어떤 변화에 무관하게 일정 값에서 유지될 수 있는 전압 회로형의 이득 제어 회로를 제공하는 것이다.

또한, 본 발명의 또 다른 목적은 트랜지스터 차단 주파수가 감소되므로 주파수 응답영역이 증가되고, 피드-스루(즉, 제어 신호의 누설) 및 잡음(특히, 샷트 잡음)을 감소시켜서 이득제어 특성 및 입/출력 특성에 대해 선형성을 만족시키는 양호한 전압제어형 이득 제어 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 연산 증폭기를 생략하므로서 회로 크기를 작게하여 경제적인 반도체 집적회로로서의 집적화에 적합한 전압 제어형 이득 제어 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 낮은 트랜지스터 차단 주파수 및 광대역폭 주파수 특성을 갖는 전압 제어형이득 제어 회로를 제공하는 것이다.

본 발명의 또다른 목적은 제어 범위에 걸쳐 만족한 선형성과 넓은 이득 제어 범위를 갖는 이득 제어 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 만족한 선형 입/출력 특성을 가지며 그리고 왜곡이 별로 없는 이득 제어 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 제어 신호의 피드-스루를 제거할 수 있는 이득 제어 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 잡음 특히 샷트잡음이 상당히 감소된 이득 제어 회로를 제공하는 것이다.

본 발명의 개요에 따르면 1제어전압형 이득 제어 회로는 입력 신호를 수신하기 위한 입력단과 ; 입력단에 접속된 입력과 제 1 및 제 2 차동 출력단을 갖는 제 1 차 동증폭기와 ; 입력단에 접속된 입력과 제 1 및 제 2 차동출력단을 갖는 제 2 차동 증폭기와, 상기 제 1 차동 증폭기의 제 1 차동 출력단에 동시에 접속된 에미터와, 각각의 베이스 및 콜렉터를 갖는 한 도전형 제 1 트랜지스터쌍과; 상기 제 2 차동 증폭기의 제 1 차동 출력단에 동시에 접속된 에미터와 제 1 쌍의 한 트랜지스터의 콜렉터가 제 2 쌍의 한 트랜지스터의 콜렉터에 접속되며, 제 1 쌍의 나머지 콜렉터가 제 2 쌍의 나머지 콜렉터에 접속된 콜렉터와 각 쌍에 있어서의 한 트랜지스터의 베이스는 잔여쌍의 다른 트랜지스터의 베이스에 결합되는 베이스를 갖는 제 2 도전형(제 1 쌍과는 반대 도전형)의 제 2 트랜지스터 쌍과; 한 트랜지스터의 콜렉터를 입력단에 연결하는 궤환회로와; 제 1 및 제 2 차동 증폭기의 제 2 차동 출력 단자를 제각기, 접속시키며, 또 공통점에 접속하는 회로와; 제 1 및 제 2 트랜지스터쌍의 다른 트랜지스터의 콜렉터 접속된 출력회로를 구비한다. 적절하게는, 증폭기는 연관 트랜지스터쌍과 동일한 도전형의 두 트랜지스터를 각각 포함한다. 이러한 장치에서, 에미터는 동시에 정전류원에 함께 접속되며 그리고 이들 트랜지스터의 콜렉터는 제각기 제 1 및 제 2 차동 출력단자를 제공한다. 베이스는 입력단과 기준점에 접속된다. 입력단은 선형화된 저항에 의하여 따를 수 있는 연산증폭기를 포함할 수 있다.

본 발명의 상기된 그리고 또다른 목적, 특징 및 장점은 첨부된 도면과 연관하여 본 발명의 실시예로 상세히 설명하고자 한다.

제 1 도를 참조하면, 종래 이득 제어 회로가 본 발명의 장점, 특징을 강조하는 목적으로 상세히 표시되어 있다.

전압 제어형인 종래 회로는 대수적 입/출력 특성을 가지며 그리고 잡음감쇠 회로 내에서, 예를 들어 오디오 레코드의 동작 또는 자기 테이프의 기록 및 재생에서 사용하기 위하여 가변이득 소자로서 사용된다. 이러한 잡음감쇠의 설명은 예를 들어 다비드 이. 블랙머가 출원한 상기 미합중국 특허 제3,789,143호에 있다.

제 1 도에서는 도시된 바와 같이, 종래 이득 제어 회로는 비반전 입력 접지된 연산증폭기(2)의 반전입력에 접속된 입력신호원(1, 여기에서는 전류원으로 도시됨)을 포함한다. NPN궤환 트랜지스터(3) 및 PNP궤환 트랜지스터(4)는 연산 증폭기(2)의 반전 입력단자에 접속된 콜렉터를 각각 가지며, 부극성 바이어스 전압원(5) 및 정극성 바이어스 전압원(6)을 통하여 연산증폭기(2)의 출력단자에 제각기 접속된 에미터를 갖는다. 트랜지스터(3) 및 (4)는 연산증폭기(2, 여기에서는 오차 증폭기로 작용함)에 궤환 전류를 공급한다.

또한, 종래 이득 제어 회로는 NPN출력 트랜지스터(7)와 PNP출력 트랜지스터(8)를 포함한다. 트랜지스터(7) 및 (8)의 에미터는 트랜지스터(3) 및 (4)의 에미터에 접속된다. 트랜지스터(7) 및 (8)의 콜렉터는 출력 부하 저항(9)의 한쪽 종단에 동시에 연결되고, 부하저항의 다른쪽 종단은 접지된다. 제 1 및 제 2 제어신호 입력(10a) 및 (10b)은 트랜지스터의(3) 및 (8)의 베이스와 트랜지스터(4) 및 (7)의 베이스에 제각기 접속된다. 이러한 회로에 있어서, 밸런스 제어전압 vc는 두 제어 신호입력(10a) 및 (10b) 사이에 인가되므로 제어전압는

트랜지스터(3) 및 (18)의 베이스에 인가되며 그리고 상보성 제어전압

는 트랜지스터(4) 및 (7)의 베이스에 인가된다.

제 1 도의 종래 이득 제어 회로에서, 신호원(1)은 입력신호 전류 i_in을 제공하고, 출력전류 i_out는 부하저항(9)에 흐른다. 또한 전류 i₁,i₂, i₃및 i₄는 각각의 트랜지스터(3),(4),(7) 및 (9)의 콜렉터를 통하여 흐른다. 어떤 특정 입력 신호전류 i_in에 대하여 연산증폭기(2)는 출력단자에서 전압 V₁을 제공한다. 바이어스 전압원(5) 및 (6)은 각각의 바이어스 VB를 제공한다.

만약 각각의 트랜지스터(3),(4),(7) 및 (8)를 통하여 흐르는 베이스 에미터 포화전류(각각의 트랜지스터에서 모두 같다) Is로서 표시되고, 베이스에미터 정선의 단위전자 전하, 볼츠만 상수 및 절대켈빈 온도가 q,k 및 T로 제각기 표시된다면, 콜렉터전류 i₁, i₂, i₃및 i₄는 다음과 같이 표시된다.

정상온도(T=300°K)에서 식 KT/q는 약 26mV가 된다.

그러므로 입력전류 i_in은

이 된다.

동일하게 출력전류 i_out는

이 된다.

그러므로 입출력 전류 사이의 관계는 다음과 같다.

또한 제 1 도에 종래 회로의 전류 이득은 제어 전압 VC의 지수함수로서 변화한다.

그러나, 설명되는 바와 같이 제 1 도의 회로에서, 입력신호가 없을 때, (즉, i_in=0), 트랜지스터(3),(4),(7) 및 (8)을 통하여 흐르는, 아이들링(idling) 전류라고 불리우는 정지 전류는 이득제어 전압 VC가 변화함으로써 명백하게 진폭이 변화한다. 제 1 및 제 2 도에서, 궤환 트랜지스터(3) 및 (4)를 통하여 흐르는 정지 전류는 ID_in으로 표시되며 출력 트랜지스터(7)및 (8)을 통하여 흐르는 정지전류는 ID_out로 표시된다. 이득 제어 전압 VC에 의한 정지전류 ID_in및 ID_out의 변화는 후술하는 바와 같이 종래 이득 제어 회로의 특성에 악영향을 미친다.

입력신호 i_in이 0이고 출력전류 i_out가 0일 때, 궤환 통로를 통한 정지전류 ID_in과 출력통로를 통한 정지전류 ID_out는 제각기 다음과 같다.

ID_in=i₁=-i₂;

ID_out=i₃=-i₄

또한

상기 식들은 I_o및 A를 사용하므로서 간략화된다.

여기서 I_o=Is exp(qVB/KT)

A=exp·(qVC/KT)

여기서, A는 제(7)식에서 알 수 있는 바와 같이 전류이득으로서 인지되어야 한다. 그러므로 식(8)과 (9)는 다음과 같이 쓸 수 있다.

ID_in=I_o·A^-1/2(10)

ID_out=I_o·A^+1/2(11)

따라서 궤환 통로와 출력통로를 제각기 통한 정지전류 ID_in과 ID_out는 제 2 도에서 실선으로 도시된 바와 같이 이득의 함수로서 변화한다. 그러므로 제 2 도에서 점선으로 표시된 정지전류 ID_in+ID_out의 합은 2I_o의 값에서 약 50I_o의 값까지 변화한다. 환언하며 합 ID_in+ID_out의 최대값대 최소값의 비는 약 17dB이다. 또한, 제 1 도에 도시된 형태의 이득 제어 회로는 정지 전류가 큰 때에는 제어 신호의 높은 피드-스루와 증가된 잡음(주로, 쇼트잡음)을 허용하지 못하는 단점을 가져서 증가된 소비 전력을 갖는다는 단점이 있다. 반대로 정지전류가 작은 경우에, 제 1 도의 이득 제어 회로는 입력전류 i_in의 0교차 근처에서 트랜지스터(3),(4),(7) 및 (8)의 상호 콘닥턴스의 감소에 기인한 크로스오버 왜곡과 같은 문제점에 당면한다. 따라서, 정지전류가 작을 때, 버선형 왜곡은 PNP 및 NPN상보성 트랜지스터(3),(4),(7) 및 (8)에 의하여 구성된 궤환로 및 출력로가 B급 동작에 근접되기 때문에 발생될 수 있다. 더우기 정지전류가 낮을 때, 트랜지스터(3),(4),(7) 및 (8)의 차단주파 수는 감쇠하여, 바이어스 회로(5),(6)는 온도 및 공급전압의 변동 때문에 안정성을 잃게 되고 이러한 결과로 제 1 도의 대역은 감소된다.

또한 제 1 도 회로에 대하여 선택된 실제 정지전류는 상술된 근단적 조건의 절충 값이다. 그러나 이득에 대한 정지전류의 변화가 매우 크기 때문에(제 2 도 참조) 정지전류에 대한 적당한 값의 선택범위는 좁아진다.

또한, 상술된 문제는 정지전류가 이득의 변화 때문에 변화된 경우에는 피할 수가 없다.

본 발명은 상술된 문제점을 피하도록 모색된 것이며, 인가된 이득 제어 전압 VC에 의한 회로 이득에서의 어떤 변화에도 무관하게 정지전류가 일정 레벨에서 유지되는 제어 전압형 이득 제어 회로를 제공한다.

본 발명의 제 1 실시예는 제 3 도에서 도시되었다. 제 3 도에서 도시된 바와 같이, 여기서는 전류원으로 도시된 입력신호원(11)는 오차 신호증폭기형이며 또한 접속된 비반전 입력단자를 가지는 연산증폭기(12)의 반전 입력 단자에 연결된다. 연산증폭기(12)의 출력단자는 바이어스 전압원(13) 및 (14)를 통하여, 제 1 및 제 2 차 동증폭기(21) 및 (22)의 각, 입력단자에 접속된다. 정전류원(15) 및 (16)은 차동증폭기(21) 및 (22)에 제각기 접속되며 그리고 바이어스 전압원(17) 및 (18)은 제어단자에 제각기 접속된다.

부하저항(19)은 출력 신호 전류 i_out를 유입한다.

제 1 차동 증폭기(21)는 PNP트랜지스터(23) 및 (24)로 구성되었으며, 상기 트랜지스터의 에미터는 전류원(15)에 공통 접속되었고, 그리고 베이스는 제각기 바이어스원(13) 및 (17)에 접속된다. 동일하게 제 2 차동증폭기는 한쌍의 NPN트랜지스터(25) 및 (26)로 구성되었으며, 상기 트랜지스터의 에미터는 전류원(16)에 공통 접속되었고, 베이스는 바이어스원(14) 및 (18)에 제각기 접속되어 있다. 트랜지스터(23) 및 (25)의 콜렉터는 접지되어 있다.

바이어스원(13),(14),(17) 및 (18)은 바이어스 전압 +VB를 NPN트랜지스터(23) 및 (24)의 베이스에 인가하고 바이어스 전압 -VB를 NPN트랜지스터(25) 및 (26)의 베이스에 인가한다.

또한 본 발명의 회로 내에는, PNP궤환 트랜지스터(33)와 PNP출력 트랜지스터(34)로 구성된 제 1 트랜지스터 쌍과, NPN궤환 트랜지스터(35)와, NPN출력 트랜지스터(36)로 구성된 제 2 트랜지스터 쌍이 있다. 트랜지스터(33) 및 (34)의 에미터는 서로 접속되어 제 1 차동 증폭기(21)의 트랜지스터(24)의 콜렉터에 접속된다. 유사하게 제 2 쌍(32)의 트랜지스터(35) 및 (36)의 에미터는 서로 접속되어 제 2 차 동증폭기(22)의 트랜지스터(26)의 콜렉터에 접속된다.

궤환 트랜지스터(33) 및 (35)의 콜렉터는 상호 접속되며 그리고 궤환도체(37)를 통하여 연산증폭기(12)의 반전입력에 접속된다. 출력 트랜지스터(34) 및 (36)의 콜렉터는 함께 접속되어 출력부하 저항(19)에 접속된다. 한쌍의 제어신호 입력단(38) 및 (39)이 제공되며, 입력단(38)은 제 1 쌍(31)의 출력트랜지스터의 베이스와 제 2 쌍(32)의 궤환 트랜지스터(33)의 베이스에 접속되며, 입력단(39)은 제 1 쌍(31)의 궤환 트랜지스터(33)의 베이스 및 제 2 쌍(32)의 출력 트랜지스터(36)의 베이스에 접속된다.

제 3 도에서 도시된 바와 같이 전압 제어형 이득 제어 회로에서 출력 트랜지스터(34) 및 (36)는 콜렉터-에미터 전류 i₁및 i₂를 가지며 궤환 트랜지스터(35) 및 (35)는 제각기 콜렉터-에미터 전류 i₃및 i₄를 갖는다. 트랜지스터(24) 및 (26)는 제각기 콜렉터-에미터 전류 i₅및 i₆을 가지며 트랜지스터(23) 및 (25)는 제각기 콜렉터-에미터 전류 i₇및 i₈을 갖는다. 제 1 및 제 2 트랜지스터쌍(31) 및 (32)의 에미터에서의 전압은 제각기 V₁및 V₂로 표시되며, 제 1 차 동증폭기의 트랜지스터(23) 및 (24)의 에미터에서의 전압과 제 2 차동증폭기(22)의 트랜지스터(25) 및 (26)의 에미터에서의 전압은 제각기 V₃및 V₄로 표시된다. 트랜지스터(23) 및 (25)의 콜렉터에서의 전압(즉, 접지전압)은 V₅로 표시된다. 바이어스 전압원(13),(14),(17) 및 (18)은 제각기 바이어스 전압 VB를 공급한다.

따라서 입력신호원(11)에서의 입력전류 i_in은 다음과 같다.

i_in=i₄-i₃(12)

그리고 저항 (19)를 통한 출력전류 i_out는 다음과 같다.

i_out=i, -i₂(13)

또한, 제 1 차동 증폭기(21)의 트랜지스터(24)를 통하여 제 1 트랜지스터쌍(31)에 흐르는 전류 i₅는 다음과 같다.

i₅=i₁+i₃(4)

유사하게, 제 2 트랜지스터쌍(32)으로부터 제 2 차 동증폭기(22)의 트랜지스터(26)를 통하여 흐르는 전류 i₆는 다음과 같다.

i₆=i₂+i₄(15)

트랜지스터(24),(26),(33),(35) 및 (36)을 통한 포화전류는 Is과 모두 동일하고 트랜지스터(23 및 25)를 통한 포화전류는 KIs로 셋트된다(여기서 K는 일정). 여기서 모든 트랜지스터(23),(24),(25),(26),(33),(34),(35) 및 (36), 접지-베이스 전류 증폭계수 α는 모두 일정하다고 가정한다.

제 1 및 제 2 트랜지스터쌍(31) 및 (32)의 출력 트랜지스터(34)및 궤환트랜지스터(35)는 접지된다고 가정할 수 있으므로 이득 제어 전압 VC는 궤환 트랜지스터(33) 및 출력트랜지스터(36)의 베이스에 인가된다.

또한 상술된 전류 i₁내지 i₄는 다음과 같이 표시될 수 있다.

여기서 VS=KT/q

식(16) 내지 (19)에식 (14) 및 (15)를 삽입하면

식 (20) 및 (22)를 식 (16) 내지 (19)에 삽입하면,

여기서 계수 A=exp(VC/VT)이다.

결과적으로, 입력전류 i_in대 출력전류 i_out의 비와 동등한 순 전류이득 G는 식 (24) 내지 (27)을 식 (12) 및 (13)에 삽입하므로서 얻어질 수 있다.

여기에서 알 수 있는 바와 같이, 손전류 이득은 제어전압 VC의 지수함수이다. 여기에 입력신호가 0인 경우 즉, i_in=0인 경우 트랜지스터(33)에서 트랜지스터(35)로 흐르는 정지 아이들링 전류 ID_in는 ID_in=i₃=i₄로 된다. 또한 정전류 ID_in은 식(26) 또는 식(27)로서 표시될 수 있다. 만약 어떤 입력신호 i_in이 없는 동안, i₅+2Is=i₆+2Is라면 정전류 ID_in은 다음과 같다.

또한, 어떤 입력신호가 없는 시간에서 출력전류 i_out는 역시 0이고, 트랜지스터(34)에서 트랜지스터(36)로 흐르는 정지전류 ID_out는 DI_out=i₁=i₂로 표시될 수 있으므로 식 (24) 및 (25)는 다음과 같이 다시 쓸 수 있다.

그러므로 식 (29) 및 (30)의 합은 일정하다. 즉 정지전류 ID_in+ID_out의 합은 전류이득 A의 어떤 변화에 무관하게 일정값 IT를 갖는다.

제 4 도에 도시된 바와 같이 정지전류 ID_in및 ID_out가 실선으로 표시되고 그리고 합이 점선으로 표시되며 총 전지전류 IT는 이득 A에서의 변화에 대하여 평탄한 특성을 갖는다. 통상, 포화전류 Is가 작은 값을 가지므로, 총 정지전류 IT는 콜렉터 전류 i₅또는 i₆와 같다. 또한, 총정지전류 IT는 정전류원(15) 및 (16)에서 제 1 및 제 2 차 동증폭기(12) 및 (22)에 공급된 전류 I_o의 함수와, 그리고 여러가지 소자르트랜지스터의 포화전류비 K의 함수로 대체적으로 다음과 같이 표시될 수 있다.

정전류원(15) 및 (16)에서의 전류 I_o와 값은 입력전류 i_in과 출력전류 i_out의 최대값에 따라서 선택된다. 따라서 총 정지전류 IT는 포화전류비 K의 선택에 의하여 결정된다.

본 발명의 전압 제어형 이득 제어회로에서, 정지전류가 직렬회로로 대치되었다. 트랜지스터(53)의 에미터는 전류원(51)에 접속되며 그리고 차동 증폭기(21)의 트랜지스터(23)의 베이스에 접속된다. 유사하게 트랜지스터(54)의 에미터는 전류원(52) 및 차동 증폭기(22)의 트랜지스터의 베이스에 접속된다. 트랜지스터(53) 및 (52)의 콜렉터는 접지되었고 에미터는 연산증폭기(12)의 출력단자에게 각기 접속된다.

바이어스 전압원(17) 및 (18)은 전류원(55),(56), PNP트랜지스터(57) 및 NPN트랜지스터(58)로 구성된 직렬회로에 의하여 대치된다. 여기서 트랜지스터(57) 및 (58)는 콜렉터와 베이스가 각각 접지되어 접속되어 있다.

트랜지스터(57)와 에미터는 전류원(55)과 제 1 차 동증폭기(21)의 트랜지스터(24)의 베이스에 접속된다. 유사하게 트랜지스터(58)의 에미터는 전류원(56)과 제 2 차 동증폭기의 트랜지스터(22)의 베이스에 접속되어 있다.

트랜지스터(53) 및 (54)는 각각의 에미터와 베이스 사이의 거의 일정한 전압차를 제공함을 주지하라. 유사하게 다이오드형 접속 트랜지스터(57) 및 (58)는 그들의 에미터와 접지사이에 거의 일정한 전압차를 제각기 제공한다.

제 5 도의 실시예에서 정지전류 IT를 결정하는 방법은 다음과 같이 설명된다.

제 3 도의 상기 실시예에서와 같이 정지전류를 설정하기 위한 상수 K는 제 1 및 제 2 차동 종폭기(21) 및 (22)의 트랜지스터(34) 및 (36)에 대한 트랜지스터(24) 및 (26)의 포화전류비가 되도록 규정되었다. 그러므로 제 3 도의 바이어스 전압원(13),(14),(17) 및 (19)의 전압은 동일한 것으로 가정된다. 식(31)에서 실제적으로 구해지는 K의 값은 통상 1에서 수십정도까지의 범위에 걸쳐 있고 트랜지스터(24),(26),(34) 및 (36)의 바이어스에 영향을 줄 수 있는 여러 조건들에 의하여 실제 결정된다.

그러나, 트랜지스터(34) 및 (36) 대트랜지스터(24) 및 (26)의 포화전류비의 선택에 의하여 1에서 5까지의 영역 내에 K₀의 값은 설정될 수 있다. 실제 집적회로에서, K는 에미터효율 영역비에 의하여 결정된다. 그러나 K가 10을 초과하는 경우에, 단순한 포화전류비 만으로는 트랜지스터 면적이 초과하므로 집적회로용으로 필요한 칩면적이 증가된다. 이러한 문제점은 공급원(17)과 (18)사이에 그리고 바이어스 전압원(13) 및 (14)사이에 오프셋 전압을 제공함으로 해결된다. 제 5 도의 실시예에서, 이것은 트랜지스터(53),(54),(57) 및 (58)의 사용으로 달성된다.

특히, 트랜지스터(23) 및 (25)의 베이스 사이에 접속된 트랜지스터(53) 및 (54)의 에미터 전류 밀도는 트랜지스터(24) 및 (26)의 베이스에 접속된 트랜지스터(55) 및 (58)의 에미터 전류 밀도 보다 낮아지도록 설정된다. 이러한 이유로서, 트랜지스터(53) 및 (54)의 포화전류는 트랜지스터(57) 및 (58)의 포화전류와 비교하여 비교적 높게 설정될 수 있다. 또한, 정전류원(55) 및 (56)의 전류는 정전류원(51) 및 (52)의 전류보다 높게 설정될 수 있다.

식(31)에서의 상수 K는 제 1 및 제 2 차동 증폭기(21) 및 (22)내의 트랜지스터(23) 및 (25)에 대한 차동증폭기(21) 및 (22)의 트랜지스터(24) 및 (26)의 전류분배비를 나타낸다. 만약 트랜지스터(23) 및 (25)에 대한 트랜지스터(24) 및 (26)의 포화전류비가 상수 k₁으로 표기되며 그리고 트랜지스터(57) 및 (58)에 대한 트랜지스터(53) 및 (54)의 포화전류비가 상수 k₂로 표기되고, 정전류원(55) 및 (56)에 대한 정전류원(51) 및 (52)의 전류비가 상수 k₃로서 표기된다면, k₀인 전류분포비는 다음과 같이 된다.

k₀=k₁·k₂·k₃(32)

전류 분포비 k₀가 3계수의 곱이므로 5 또는 그 이하의 값에서 k₁, k₂및 k₃의 각 계수를 설정해도 100 정도의 값 k₀를 얻을 수 있다.

제 2 실시예의 나머지 구조는 제 3 도에서 도시된 제 1 실시예의 구조와 거의 동등하다.

상술된 구조에 따라서, 제 2 실시예는 제 1 실시예를 결과적으로 구성할 뿐만 아니라, 정바이어스 전압원이 트건지스터(53),(54),(57) 및 (58)의 PN정선 양단의 전압 강하를 사용하므로서 큰 어려움 없이 실현될 수 있는 반도체 집적회로로서의 기능에 매우 접합한 회로구조를 제공할 수 있다.

제 6 도는 본 발명의 이득 제어 회로의 제 3 실시예를 도시한다. 제 3 실시예에서, 전술된 실시예가 공통인 소자는 동일번호로 표시되며 상세한 설명은 생략한다.

제 3 실시예에서, 연산증폭기(12)의 비반전 입력 단자는 궤환 도체(37)와, 신호원(11)에 접속되며, 반전입력은 접지되어 있다. 또한 상술된 실시예들과는 다르게 제 1 트랜지스터쌍(31)의 에미터는 트랜지스터(23)의 콜렉터에 접속되며, 그리고 제 2 트랜지스터쌍(32)의 에미터는 트랜지스터(25)의 콜렉터에 접속된다. 제 1 및 제 2 차 동증폭기의 트랜지스터(24) 및 (26)의 콜렉터는 접지된다. 상기 실시예에서, 제 5 도에처럼, 바이어스 전압원(13),(14),(17) 및 (18)대신에 트랜지스터의 베이스 에미터 전압을 사용하는 것이 가능하다.

제 7 도는 본 발명의 제 4 실시예를 도시한다. 제 7 도에서, 제 5 도의 실시예에 공통인 소자는 동일번호로 표기하였고 상세한 설명은 생략하겠다. 상기 실시예에서, 저항(59)은 연산증폭기(12)의 출력단자와 트랜지스터(53) 및 (54)의 베이스 사이에 접속된다. 또한 상기 실시예에서 제 1 및 제 2차동 증폭기(21) 및 (22)의 트랜지스터(23) 및 (24)의 콜렉터는 접지되기 보다는 저항(59)에 접속된다. 그러므로, 여기서 트랜지스터(23) 및 (25)의 콜렉터 전류는 제 1 및 제 2 차동 증폭기(21) 및 (22)에 대한 입력측 바이어스 전압원으로서 사용되는 트랜지스터(53) 및 (55)로 궤한된다. 트랜지스터(53) 및 (54)의 베이스와 트랜지스터(23) 및 (25)의 콜렉터 접속 및 저항(59)은 연산증폭기(12)의 출력단자에서의 전달특성이 선형성이 되도록 한다. 그러므로 연산 증폭기(12)의 출력전압은 입력원(11)에서 인가된 입력전류와 선형적으로 변할 것이다. 물론, 제 3 실시예(제 6 도)와 같은 상술된 실시예도 유사하게 적용할 수 있다.

제 8 도는 본 발명의 이득 제어 회로의 제 5 실시예를 도시한다. 제 8 도는 특히 반도체 집적 회로로서 집적화에 매우 적당한 본 발명의 특정회로 구조를 도시한다. 제 8 도에 있어서, 제17도의 실시예에서의 소자와 공통인 소자는 동일번호로 표시하고 그와 상세한 설명은 생략하겠다.

제 5 실시예에서, 다중 에미터 트랜지스터는 제 1 및 제 2 차동 증폭기(21) 및 (22)의 트랜지스터(23) 및 (25)로서 사용되어 졌으므로 전류분포비는 트랜지스터(24) 및 (26)보다 높게 트랜지스터(23) 및 (25)의 포화전류를 제공하여 설정된다. 예를 들자면, 도시된 바와 같이 트랜지스터(23) 및 (25)에 대한 4에미터 트랜지스터들로서, 트랜지스터(23) 및 (25)를 통한 포화전류는 단일 에미터 트랜지스터(24) 및 (26)을 통한 전류의 거의 4배가 된다. 그러므로 식(32)의 상수 k₁은 4에서 셋트된다. 또한 제 5 실시예에서는, 4에미터 트랜지스터는 트랜지스터(23) 및 (25)에 대한 베이스 바이어스 전압원으로서 사용되는 트랜지스터(53) 및 (54)로서 사용된다. 그러므로 식(32)의 상수 k도 역시 4에서 셋트된다. 또한, 이 실시예에서, 식(32)의 상수 k₃가 트랜지스터(53) 및 (54)를 통하는 에미터 전류가 트랜지스터(57) 및 (58)을 통하는 전류의 1/2이 되도록 설정하므로서 2에 셋트된다. 이것은 설명될 예를 들어 제 8 도에서 도시된 구조에서, 정전류원으로서 다중 에미터 트랜지스터를 사용하므로서 이루어진다.

제 8 도에서는, 트랜지스터(61) 및 (62)가 트랜지스터(53) 및 (54)용의 전류원을 제각기 제공한다. 트랜지스터(61) 및 (62)의 에미터는 정극성 전압 Vcc와 부극성 전압 V_EE에 제각기 접속되며 그리고 콜렉터는 트랜지스터(53) 및 (54)의 에미터에 접속된다. 유사하게, 2에미터 트랜지스터(63) 및 (64)는 전압원 Vcc, V_EE와 트랜지스터(57) 및 (58)의 에미터 사이에 제각기 접속된다. 4에미터 트랜지스터(65) 및 (66)은 전압원 Vcc, V_EE와 트랜지스터(23) 및 (25)의 에미터 사이에 제각기 접속된다. 콜렉터가 직렬저항(69)에 의하여 접속된 다이오드로 배치된 트랜지스터(67) 및 (68)로 형성된 직렬회로는 바이어스 전압을 트랜지스터(61),(63) 및 (65) 그리고 트랜지스터(62),(64) 및 (66)에 제공한다. 상술된 바에서 이미알 수 있는 바와 같이, 트랜지스터(57) 및 (58)을 통하는 에미터 전류는 트랜지스터(53) 및 (54)의 에미터 전류에 두배이다. 왜냐하면, 트랜지스터(63) 및 (64)는 트랜지스터(61) 및 (62)의 에미터 면적의 두배 정도가 되기 때문이다.

따라서, 제 5 실시예에서, 식(32)의 상수 k₀는 (32)로 된다. 여기서 제 1 및 제 2 차동 증폭기(21) 및 (22)의 에미터에 대한 전류 싱크 및 전류원으로서 구동하는 4에미터 트랜지스터(65) 및 (66)는 차동 증폭기(21) 및 (22)에 대량의 콜렉터 전류를 공급하도록 제공되었다.

본 실시예에서, 전류 대 전압 콘버터는 출력 트랜지스터(34) 및 (36)의 콜렉터에 접속된다. 이러한 전류 대전압 콘버터는 접지된 비반전 입력 단자 및 트랜지스터(34) 및 (36)의 콜렉터에 접속된 반전입력단자 및 회로출력단(71)에 접속된 출력단자를 갖는 연산 증폭기(70)를 포함한다. 궤환저항(72)은 연산증폭기(70)의 출력 단자와 반전 입력 단자 사이에 접속된다.

상기 실시예에서, 4에미터 트랜지스터(23),(25),(53),(54),(65) 및 (66)와 2에미터 트랜지스터(63) 및 (64)가 사용되는 반면에, 상수 k₀의 소정값을 정하도록 적당한 여러 가지 다른 구조로 배열된 다중 에미터 트랜지스터를 사용하는 것도 가능하다.

제 9 도와 제10도는 제 1 내지 제 5 실시예에서 사용된 바와 같은 연산증폭기 T₂가 생략된 본 발명의 또 다른 실시예를 도시한다.

제 9 도에서 도시된 바와 같은 제 6 실시예에서, 상술된 실시예와 공통인 소자는 100을 첨가시킨 동일 번호로 표시하고 상세한 설명은 생략하겠다. 제 6 실시예에서, 입력신호원(111)은 제 1 및 제 2 바이어스 전압원(113) 및 (114)를 통하여 제 1 및 제 2 차동 증폭기(121) 및 (122)의 트랜지스터(123) 및 (125)의 베이스에 접속된 입력포인트(110)에 접속되어 있다. 제 3 실시예(제 6 도)와 유사하게, 차동 증폭기(121) 및 (122)의 트랜지스터(123) 및 (125)의 콜렉터는 제 1 트랜지스터쌍(131)의 트랜지스터(133) 및 (134)의 에미터에 접속되며 그리고 제 2 차동 증폭기(122)의 트랜지스터(125)의 콜렉터는 제 2 쌍(132)의 트랜지스터(135) 및 (136)의 에미터에 접속된다. 제 1 및 제 2 차동 증폭기(121) 및 (122)의 다른 트랜지스터(124) 및 (126)의 콜렉터는 모두 접지된다. 궤환 도체(137)는 궤환트랜지스터(133) 및 (135)의 콜렉터를 입력포인트(110)에 접속시키며, 부하저항(119)은 출력트랜지스터(134) 및 (136)의 콜렉터와 접지점 사이에 접속된다.

연산증폭기(12)가 생략된 제 9 도의 실시예는 장치의 단가가 극소화되는 장치에 대하여 매우 적당한 것이다.

본 발명의 제 7 실시예는 제10도에서 도시되었다. 상술된 실시예와 공통소자는 100을 첨가한 동일 번호로서 표시되었으며 그리고 상세한 설명은 생략되었다. 제 7 실시예는 제 9 도의 실시예의 실질적 형태이며 제 5 실시예에서[제 8 도]와 같이 다중 에미터 바이어스 소자와 전류원과 상호 작동한다. 제10도의 실시예는 반도체 직접 회로로서 집적화 하기에 매우 적당하다.

이러한 실시예에서, 차동 증폭기(121) 및 (122)의 트랜지스터(124) 및 (126)는 2에미터 트랜지스터로서 구성되며 그리고 다이오드 접속 바이어스 트랜지스터(157) 및 (158)는 2에미터 트랜지스터로서 구성된다.

트랜지스터(124) 및 (126)을 통한 전류 대트랜지스터(123) 및 (125)를 통한 전류의 비 k₁은 바이어스 전압을 제공하도록 다중에미터 트랜지스터(124) 및 (126)와 다중 에미터 트랜지스터(157) 및 (158)의 사용에 의하여 설정된다. 식(32)의 상수 k₀는 다중 에미터 트랜지스터와 같은 여러가지 트랜지스터의 구성에 의하여 쉽게 결정될 수가 있다.

그러므로, 단자(171)에서의 출력 전압은 공급원(111)으로부터의 입력 전류에 따라서 변화할 것이고 회로의 이득은 트랜지스터(133) 및 (136)의 베이스와 트랜지스터(134) 및 (135)의 베이스 사이에 인가된 제어 전압 V_C로서 지수적으로 변화한다.

상기 첨부된 도면으로 본 발명의 적절한 실시예를 나타내었지만 본 발명이 이들 실시예에 국한되는 것이 아니며 본 발명의 정신과 범위에서 벗어남이 없이 본 기술에서 숙련된 자에 의하여 여러가지 변형 및 변경이 가능함을 주지하라.

Claims (1)

1. 입력 신호원으로부터의 신호가 공급되는 오차신호 증폭회로(12)를 설치하고, 이득제어 전압에 의하여 그 이득이 제어되는 가변 이득 회로에 있어서, 상기 오차신호 증폭회로(12)로부터의 출력 신호에 의해 구동되는 제 1 차동 증폭수단(22)과, 상기 오차신호 증폭회로(12)로부터의 출력에 의해 구동되는 상기 제 1차동 증폭수단에 대하여 상보 도통형의 소자로 구성되는 제 2 차동 증폭수단(21)과, 상기 제 1 차동 증폭수단의 한쪽의 출력 단자에 공통 에미터 전극이 접속된 제 1 에미터 공통 트랜지스터쌍(32)과, 상기 제 2 차동 증폭수단의 한쪽의 출력 단자에 공통 에미터 전극이 접속된 제 2 에미터 공통 트랜지스터쌍(31)과, 상기 제 1 및 제 2 에미터 공통 트랜지스터쌍의 각 한쪽의 콜렉터 전류를 상기 오차신호 증폭회로의 입력단자로 궤환하는 수단과, 상기 제 1 및 제 2 에미터 공통 트랜지스터 쌍 각각의 베이스 전극(38,39)간에 이득 제어 전압을 인가하는 수단을 구비하여, 상기 제 1 및 제 2 의 에미터 공통 트랜지스터쌍 각각의 다른쪽 콜렉터 전류를 출력신호로서 추출하는 것을 특징으로 하는 전압 제어형 가변 이득회로.

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