JP3392611B2 - 多段増幅回路 - Google Patents
多段増幅回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のFET(Field
Effect Transistor)で構成される多段増幅回路のバイア
ス回路に関する。
Effect Transistor)で構成される多段増幅回路のバイア
ス回路に関する。
【０００２】
【従来の技術】増幅回路において、入力信号電圧と同じ
波形の電圧を増幅して取り出すためには、バイアス回路
が必要となる。以下、説明を簡略化するため２段増幅回
路を例に、それに使用されるバイアス回路を説明する。
波形の電圧を増幅して取り出すためには、バイアス回路
が必要となる。以下、説明を簡略化するため２段増幅回
路を例に、それに使用されるバイアス回路を説明する。
【０００３】最初に、増幅回路の説明をする。図６は携
帯電話に用いられるRFモジュール用２段増幅回路であ
る。図６のように、この増幅回路は、入力端子5 にDC(D
irectCurrent)カット用コンデンサ1aを介し、1 段目のF
ET 1bのゲートが直列接続され、このドレインには、DC
カット用コンデンサ2aを介し2 段目のFET2b のゲートが
直列接続され、このドレインにDCカット用コンデンサ3a
を介し出力端子6 が直列接続されている。FET 1a( 又は
2a) のゲートは、直列接続されたゲートバイアス回路10
( 又は20) 及び安定化抵抗1c( 又は2c) を介し、共通の
ゲート電源端子7に接続され、その端子6 に電圧 Vggが
印加される。また、各FET1a(又は2a) のドレインは、共
通のドレイン電源端子8 に接続され、その端子7 に電圧
Vddが印加される。
帯電話に用いられるRFモジュール用２段増幅回路であ
る。図６のように、この増幅回路は、入力端子5 にDC(D
irectCurrent)カット用コンデンサ1aを介し、1 段目のF
ET 1bのゲートが直列接続され、このドレインには、DC
カット用コンデンサ2aを介し2 段目のFET2b のゲートが
直列接続され、このドレインにDCカット用コンデンサ3a
を介し出力端子6 が直列接続されている。FET 1a( 又は
2a) のゲートは、直列接続されたゲートバイアス回路10
( 又は20) 及び安定化抵抗1c( 又は2c) を介し、共通の
ゲート電源端子7に接続され、その端子6 に電圧 Vggが
印加される。また、各FET1a(又は2a) のドレインは、共
通のドレイン電源端子8 に接続され、その端子7 に電圧
Vddが印加される。
【０００４】そして、バイアス回路10( 又は20) は、ゲ
ート電源端子7 に第一の分割抵抗10a ( 又は20a)を直列
接続させ、この分割抵抗10a(又は20a)に、並列接続した
バイパスコンデンサ10b(又は20b)と第二の分割抵抗10c
(又は20c)を、直列接続させた構造になっている。
ート電源端子7 に第一の分割抵抗10a ( 又は20a)を直列
接続させ、この分割抵抗10a(又は20a)に、並列接続した
バイパスコンデンサ10b(又は20b)と第二の分割抵抗10c
(又は20c)を、直列接続させた構造になっている。
【０００５】次に、上記した回路の特徴を説明する。携
帯電話の軽量化を進める方法としては、消費電力を低減
させバッテリーを小型化する方法が最も効果的と考えら
れる。このため通常は、RFモジュールを低電圧動作させ
るため、それを構成するFET の閾値電圧 Vthの低下によ
り対応を図っている。
帯電話の軽量化を進める方法としては、消費電力を低減
させバッテリーを小型化する方法が最も効果的と考えら
れる。このため通常は、RFモジュールを低電圧動作させ
るため、それを構成するFET の閾値電圧 Vthの低下によ
り対応を図っている。
【０００６】しかし、 Vthの低下はゲートバイアス0V時
のもれ電力を増加させる欠点をもち、特に入力信号が小
さい1 段目のFET1b においては雑音の原因となる。つま
り、2 段目のFET2b の Vthと同様に、1 段目のFET1b の
Vthの低下を進めることができない。
のもれ電力を増加させる欠点をもち、特に入力信号が小
さい1 段目のFET1b においては雑音の原因となる。つま
り、2 段目のFET2b の Vthと同様に、1 段目のFET1b の
Vthの低下を進めることができない。
【０００７】このため、バイアス回路10、20は許容範囲
の Vthを設定した各FET1b 、2bにおいて、所定の Vgg及
び Vddを印加時に、所望のドレイン電流 Iidleが流れる
用に設計されていた。
の Vthを設定した各FET1b 、2bにおいて、所定の Vgg及
び Vddを印加時に、所望のドレイン電流 Iidleが流れる
用に設計されていた。
【０００８】
【発明が解決しようとする課題】具体的に、例を挙げて
従来の増幅回路における問題点を以下に述べる。図７
は、ドレイン電圧6.0V時のFET の静的特性を示す図であ
る。このような特性のFET を上述した増幅回路に使用
し、 Vgg=4.5V 印加時に、1 段目・2 段目のFET の I
idleが、各々100mA 、400mA になるようバイアス回路を
設計する。この時の増幅回路のFET の特性を示したのが
図８である。
従来の増幅回路における問題点を以下に述べる。図７
は、ドレイン電圧6.0V時のFET の静的特性を示す図であ
る。このような特性のFET を上述した増幅回路に使用
し、 Vgg=4.5V 印加時に、1 段目・2 段目のFET の I
idleが、各々100mA 、400mA になるようバイアス回路を
設計する。この時の増幅回路のFET の特性を示したのが
図８である。
【０００９】図８より、約2.5V＜ Vgg＜約3.0Vにおい
て、1 段目のFET はOFF 状態にあり、2 段目のFET はON
状態にある。FET の周辺回路は両方のFET がON状態のイ
ンピーダンスに合わせて整合をとっているため、この状
況では1 段目のFET の出力インピーダンスが所定値から
ずれ、2 段目のFET が発振する問題が生じる。
て、1 段目のFET はOFF 状態にあり、2 段目のFET はON
状態にある。FET の周辺回路は両方のFET がON状態のイ
ンピーダンスに合わせて整合をとっているため、この状
況では1 段目のFET の出力インピーダンスが所定値から
ずれ、2 段目のFET が発振する問題が生じる。
【００１０】そこで、バイアス回路10、20の第一の分割
抵抗10a 、20a 及び第二の分割抵抗10c 、20c を調整
し、FET1b,2bを同時にON状態にした上で、 Vgg=4.5V 印
加時に2 段目のFET2a の Iidleを400mA にする。図9(a)
は、この時の電気的特性図であるが、1 段目のFET は V
gg=4.5V で Id ＝256mA と流れすぎることがわかる。ま
た同様にバイアス回路10、20を調整し、FET を同時にON
状態にさせ、且つ Vgg=4.5V 印加時に1 段目のFET1a の
Iidle＝100mA にする。図9(b)は、この時の電気的特性
図であるが、2 段目のFET は Vgg=4.5V で Id ＝140mA
と少ないことがわかる。 Iidle値は、歪み防止、消費電
力の低下等を満足する最適条件を算出しているため、 I
d が Iidle値を満足しないこの状態は増幅回路の動作特
性の低下につながる。
抵抗10a 、20a 及び第二の分割抵抗10c 、20c を調整
し、FET1b,2bを同時にON状態にした上で、 Vgg=4.5V 印
加時に2 段目のFET2a の Iidleを400mA にする。図9(a)
は、この時の電気的特性図であるが、1 段目のFET は V
gg=4.5V で Id ＝256mA と流れすぎることがわかる。ま
た同様にバイアス回路10、20を調整し、FET を同時にON
状態にさせ、且つ Vgg=4.5V 印加時に1 段目のFET1a の
Iidle＝100mA にする。図9(b)は、この時の電気的特性
図であるが、2 段目のFET は Vgg=4.5V で Id ＝140mA
と少ないことがわかる。 Iidle値は、歪み防止、消費電
力の低下等を満足する最適条件を算出しているため、 I
d が Iidle値を満足しないこの状態は増幅回路の動作特
性の低下につながる。
【００１１】つまり、従来の構成では、多段増幅回路に
所望の電気的特性のFET を使用した場合、これらを同時
にON状態にできないため、整合条件のインピーダンスか
らズレが生じ、ON状態のFET が発振する問題を有してい
た。
所望の電気的特性のFET を使用した場合、これらを同時
にON状態にできないため、整合条件のインピーダンスか
らズレが生じ、ON状態のFET が発振する問題を有してい
た。
【００１２】そこで、本発明は上記問題を解決し、多段
増幅回路に所望の電気的特性のFETを使用した上で、こ
れらを同時にON状態にすることよりFET の発振を防止す
ることを目的とする。
増幅回路に所望の電気的特性のFETを使用した上で、こ
れらを同時にON状態にすることよりFET の発振を防止す
ることを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の多段増幅回路では、入力端子と、ゲートが
前記入力端子に接続され、且つソース及びドレインがそ
れぞれ第一電位及び第二電位に接続される第一トランジ
スタと、ゲートが前記第一トランジスタのドレインに接
続され且つソース及びドレインがそれぞれ第一電位及び
第二電位に接続される第二トランジスタと、この第二ト
レンジスタのドレインに接続される出力端子と、一端が
第三電位に接続され、他端が第一トランジスタのゲート
に接続され、且つ両端の間に設けられた接続点に一端が
接続され、他端に第四電位が接続される第一のツェナー
ダイオードを有する第一バイアス回路と、一端が第三電
位に接続され、他端が第二トランジスタのゲートに接続
される第二バイアス回路とを有することを特徴とする。
に、本発明の多段増幅回路では、入力端子と、ゲートが
前記入力端子に接続され、且つソース及びドレインがそ
れぞれ第一電位及び第二電位に接続される第一トランジ
スタと、ゲートが前記第一トランジスタのドレインに接
続され且つソース及びドレインがそれぞれ第一電位及び
第二電位に接続される第二トランジスタと、この第二ト
レンジスタのドレインに接続される出力端子と、一端が
第三電位に接続され、他端が第一トランジスタのゲート
に接続され、且つ両端の間に設けられた接続点に一端が
接続され、他端に第四電位が接続される第一のツェナー
ダイオードを有する第一バイアス回路と、一端が第三電
位に接続され、他端が第二トランジスタのゲートに接続
される第二バイアス回路とを有することを特徴とする。
【００１４】尚、上記第一トランジスタの閾値電圧は、
第二トランジスタの閾値電圧より高いことを特徴とす
る。尚、上記第二のバイアス回路は、第三電位に接続さ
れる一端と第二トランジスタのゲートに接続される他端
との間に設けられた接続点に、一端が接続され、且つ他
端に第四電位が接続される第二のツェナーダイオードを
有することを特徴とする。
第二トランジスタの閾値電圧より高いことを特徴とす
る。尚、上記第二のバイアス回路は、第三電位に接続さ
れる一端と第二トランジスタのゲートに接続される他端
との間に設けられた接続点に、一端が接続され、且つ他
端に第四電位が接続される第二のツェナーダイオードを
有することを特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の第
一の実施例にかかる増幅回路を説明する。図１は、本発
明の第一の実施例のバイアス回路を組み込んだ2 段増幅
回路の回路図である。
一の実施例にかかる増幅回路を説明する。図１は、本発
明の第一の実施例のバイアス回路を組み込んだ2 段増幅
回路の回路図である。
【００１６】最初に、増幅回路の構成を説明する。図１
のように、入力端子5 にDCカット用コンデンサ1aを介
し、1 段目のFET 1bのゲートが直列接続され、このドレ
インには、DCカット用コンデンサ2aを介し2 段目のFET
のゲートが直列接続され、このドレインにDCカット用コ
ンデンサ3aを介し出力端子6 が直列接続されている。2
つのFET 1b( 又は2b) のゲート各々は、直列接続された
ゲートバイアス回路10(又は20) 及び安定化抵抗1c( 又
は2c) を介し、共通のゲート電源端子7 に接続され、そ
の端子7 に電圧 Vggが印加される。また、各FET1b 、2b
のドレインは、共通のドレイン電源端子8 に接続され、
その端子8 に電圧 Vddが印加される。
のように、入力端子5 にDCカット用コンデンサ1aを介
し、1 段目のFET 1bのゲートが直列接続され、このドレ
インには、DCカット用コンデンサ2aを介し2 段目のFET
のゲートが直列接続され、このドレインにDCカット用コ
ンデンサ3aを介し出力端子6 が直列接続されている。2
つのFET 1b( 又は2b) のゲート各々は、直列接続された
ゲートバイアス回路10(又は20) 及び安定化抵抗1c( 又
は2c) を介し、共通のゲート電源端子7 に接続され、そ
の端子7 に電圧 Vggが印加される。また、各FET1b 、2b
のドレインは、共通のドレイン電源端子8 に接続され、
その端子8 に電圧 Vddが印加される。
【００１７】そして、1 段目のFET1b のバイアス回路10
は、ゲート電源端子6 に第一の分割抵抗10a を直列接続
させ、この分割抵抗10a に、並列接続したバイパスコン
デンサ10b 、第二の分割抵抗10c 、及びツェナーダイオ
ード10d を、直列接続させた構造になっている。
は、ゲート電源端子6 に第一の分割抵抗10a を直列接続
させ、この分割抵抗10a に、並列接続したバイパスコン
デンサ10b 、第二の分割抵抗10c 、及びツェナーダイオ
ード10d を、直列接続させた構造になっている。
【００１８】2 段目のFET2b のバイアス回路20は、ゲー
ト電源端子7 に第一の分割抵抗20aを直列接続させ、こ
の分割抵抗20a に、並列接続したバイパスコンデンサ20
b と第二の分割抵抗20c を、直列接続させた構造になっ
ている。
ト電源端子7 に第一の分割抵抗20aを直列接続させ、こ
の分割抵抗20a に、並列接続したバイパスコンデンサ20
b と第二の分割抵抗20c を、直列接続させた構造になっ
ている。
【００１９】つまり、ツェナーダイオード10d の有無
が、1 段目と2 段目のバイアス回路の構成の相違点とな
っている。次に、実際この増幅回路を動作させた結果を
述べる。
が、1 段目と2 段目のバイアス回路の構成の相違点とな
っている。次に、実際この増幅回路を動作させた結果を
述べる。
【００２０】1 段目及び2 段目のFET1b 、2bに、 Vthが
1 段目のFET1b に比べ2 段目のFET2b の方が低い図７の
静特性をもつFET を使用する。バイアス回路10、20は、
1 段目及び2 段目のFET1b 、2bに Vgg=4.5V 印加時に加
時に、1 段目・2 段目のFET の Iidleが、各々100mA 、
400mA になるようバイアス回路10,20 を設計する。ま
た、バイパスコンデンサ10b 、20b は、第二の分割抵抗
10b 、20b 両端にかかる電圧を一定にさせ、増幅度の低
下を防止できる程度十分大きな値にする。
1 段目のFET1b に比べ2 段目のFET2b の方が低い図７の
静特性をもつFET を使用する。バイアス回路10、20は、
1 段目及び2 段目のFET1b 、2bに Vgg=4.5V 印加時に加
時に、1 段目・2 段目のFET の Iidleが、各々100mA 、
400mA になるようバイアス回路10,20 を設計する。ま
た、バイパスコンデンサ10b 、20b は、第二の分割抵抗
10b 、20b 両端にかかる電圧を一定にさせ、増幅度の低
下を防止できる程度十分大きな値にする。
【００２１】ツェナーダイオード10d には約3.25V でブ
レークダウンするものを使用する。理由は、図7 より1
段目のFET1d に所望の Iidle＝100mA が流れる時のゲー
ト電圧Vgが約3.25V のためである。尚、ドレイン電圧(
〜 Vdd)=6.0Vに設定してある。 図２は、これらの条件
で増幅回路を動作させた際の電気的特性を示した図であ
る。
レークダウンするものを使用する。理由は、図7 より1
段目のFET1d に所望の Iidle＝100mA が流れる時のゲー
ト電圧Vgが約3.25V のためである。尚、ドレイン電圧(
〜 Vdd)=6.0Vに設定してある。 図２は、これらの条件
で増幅回路を動作させた際の電気的特性を示した図であ
る。
【００２２】図2(a)より、1 段目及び2 段目のFET1b 、
2bは、 Vgg＝約2.25V で同時にON状態になリ、 Vgg＝4.
5Vで1 段目のFET1b の Id ＝100mA 、2 段目のFET2b の
Id＝400mA であることがわかる。
2bは、 Vgg＝約2.25V で同時にON状態になリ、 Vgg＝4.
5Vで1 段目のFET1b の Id ＝100mA 、2 段目のFET2b の
Id＝400mA であることがわかる。
【００２３】つまり、所望の特性のFET を使用し、且つ
所望の電気的特性を得られるよう設計したバイアス回路
を使用した増幅回路において、本発明は各FET を同時に
ONさせることができる。よって、従来ON、OFF 状態のFE
T が共存することによって誘起された発振を防止するこ
とができる。
所望の電気的特性を得られるよう設計したバイアス回路
を使用した増幅回路において、本発明は各FET を同時に
ONさせることができる。よって、従来ON、OFF 状態のFE
T が共存することによって誘起された発振を防止するこ
とができる。
【００２４】図2(b)は、 Vggと実際FET のゲートに印加
される電圧との関係図である。図2(a)からも読み取れる
が、この図2(b)より、1 段目のバイアス回路10に使用し
たツェナーダイオード10d により、1 段目のFET1b のゲ
ートには、3.25V 以上の電圧が印加されないことがわか
る。よって本実施例においては、1 段目のFET1b の破壊
を防止することができる。
される電圧との関係図である。図2(a)からも読み取れる
が、この図2(b)より、1 段目のバイアス回路10に使用し
たツェナーダイオード10d により、1 段目のFET1b のゲ
ートには、3.25V 以上の電圧が印加されないことがわか
る。よって本実施例においては、1 段目のFET1b の破壊
を防止することができる。
【００２５】次に第二の実施例にかかる増幅回路を説明
する。図3 は、本発明の第二の実施例のバイアス回路を
組み込んだ2 段増幅回路の回路図である。
する。図3 は、本発明の第二の実施例のバイアス回路を
組み込んだ2 段増幅回路の回路図である。
【００２６】異なる部分はバイアス回路のため、その他
の構成については説明を割愛する。第二の実施例におい
ては、2 段目のFET2b のバイアス回路20も、1 段目のFE
T1b のバイアス回路10と同じ構成になっている。すなわ
ち、ゲート電源端子7 に第一の分割抵抗20a を直列接続
させ、この分割抵抗20a に、並列接続したバイパスコン
デンサ20b 、第二の分割抵抗20c 、及びツェナーダイオ
ード20d を、直列接続させた構造になっている。
の構成については説明を割愛する。第二の実施例におい
ては、2 段目のFET2b のバイアス回路20も、1 段目のFE
T1b のバイアス回路10と同じ構成になっている。すなわ
ち、ゲート電源端子7 に第一の分割抵抗20a を直列接続
させ、この分割抵抗20a に、並列接続したバイパスコン
デンサ20b 、第二の分割抵抗20c 、及びツェナーダイオ
ード20d を、直列接続させた構造になっている。
【００２７】図7 より2 段目のFET2a の Id ＝400mA 時
のゲート電圧 Vg = 約2.25V のため、ツェナーダイオー
ド20d には約2.25V より大きい電圧でブレークダウンす
るものを使用する。
のゲート電圧 Vg = 約2.25V のため、ツェナーダイオー
ド20d には約2.25V より大きい電圧でブレークダウンす
るものを使用する。
【００２８】第二の実施例は、第一の実施例と同様に、
所望の特性のFET を使用し、且つ所望の電気的特性を得
られるよう設計したバイアス回路を使用した増幅回路に
おいて、本発明は各FET を同時にONさせることができ
る。よって、従来ON、OFF 状態のFET が共存することに
よって誘起された発振を防止することができる。また、
1 段目のFET1a に対し、過大電圧の印加による破壊を防
止することができる。
所望の特性のFET を使用し、且つ所望の電気的特性を得
られるよう設計したバイアス回路を使用した増幅回路に
おいて、本発明は各FET を同時にONさせることができ
る。よって、従来ON、OFF 状態のFET が共存することに
よって誘起された発振を防止することができる。また、
1 段目のFET1a に対し、過大電圧の印加による破壊を防
止することができる。
【００２９】さらに、2 段目のFET2a においても、過大
電圧の印加による破壊を防止することができる。特に、
FET として、MOS FET を使用している場合は、例えばこ
の増幅回路を携帯電話へ接続する前に、増幅回路の入力
端子に静電気が生じた場合においても、電荷をトラップ
し易いゲート絶縁膜の破壊を防止できるため、本実施例
の効果は非常に大きい。
電圧の印加による破壊を防止することができる。特に、
FET として、MOS FET を使用している場合は、例えばこ
の増幅回路を携帯電話へ接続する前に、増幅回路の入力
端子に静電気が生じた場合においても、電荷をトラップ
し易いゲート絶縁膜の破壊を防止できるため、本実施例
の効果は非常に大きい。
【００３０】尚、本発明は、第１及び第２の実施例に限
定されず、例えば以下に示す様に、変更しても良い。例
えば、３段増幅回路の場合を説明する。尚、第一の実施
例と同じ部分については説明を割愛する。
定されず、例えば以下に示す様に、変更しても良い。例
えば、３段増幅回路の場合を説明する。尚、第一の実施
例と同じ部分については説明を割愛する。
【００３１】図４は、3 段目のFET の Vthが2 段目のFE
T2b と同じ場合の3 段増幅回路である。第一の実施例の
DCカット用コンデンサ3aに、3 段目のFET3b のゲートが
接続され、そのドレインとDCカット用コンデンサ4aが接
続されている。3 段目のFET3bのゲートには、2 段目のF
ET2b のバイアス回路20と同じ構成のバイアス回路30を
介して、共通のゲート電源端子7 に接続されている。
T2b と同じ場合の3 段増幅回路である。第一の実施例の
DCカット用コンデンサ3aに、3 段目のFET3b のゲートが
接続され、そのドレインとDCカット用コンデンサ4aが接
続されている。3 段目のFET3bのゲートには、2 段目のF
ET2b のバイアス回路20と同じ構成のバイアス回路30を
介して、共通のゲート電源端子7 に接続されている。
【００３２】所望の特性のFET を使用し、所定の V
ggで、所定の Iidleが流れるよう設計したバイアス回路
を使用した増幅回路において、本発明は各FET を同時に
ONさせることができる。よって、従来ON、OFF 状態のFE
T が共存することによって誘起された発振を防止するこ
とができる。また1 段目のFET1b の破壊を防止すること
ができる。
ggで、所定の Iidleが流れるよう設計したバイアス回路
を使用した増幅回路において、本発明は各FET を同時に
ONさせることができる。よって、従来ON、OFF 状態のFE
T が共存することによって誘起された発振を防止するこ
とができる。また1 段目のFET1b の破壊を防止すること
ができる。
【００３３】但し、3 段目の Vthが2 段目のFET2b と変
わる場合は、図4 の2 段目のFET2bのバイアス回路20
は、ゲート電源端子7 に第一の分割抵抗20a を直列接続
させ、この分割抵抗20a に、並列接続したバイパスコン
デンサ20b 、第二の分割抵抗20c 、及びツェナーダイオ
ード20d を、直列接続させた構造になる。
わる場合は、図4 の2 段目のFET2bのバイアス回路20
は、ゲート電源端子7 に第一の分割抵抗20a を直列接続
させ、この分割抵抗20a に、並列接続したバイパスコン
デンサ20b 、第二の分割抵抗20c 、及びツェナーダイオ
ード20d を、直列接続させた構造になる。
【００３４】この増幅回路では、異なる Vthを有するFE
T 、所望の電気的特性を得られるよう設計したバイアス
回路を使用した増幅回路において、発振を防止し、1 及
び2段目のFET の破壊を防止できる。
T 、所望の電気的特性を得られるよう設計したバイアス
回路を使用した増幅回路において、発振を防止し、1 及
び2段目のFET の破壊を防止できる。
【００３５】さらに、3 段目のFET3b のバイアス回路
を、ゲート電源端子7 に第一の分割抵抗30a を直列接続
させ、この分割抵抗30a に、並列接続したバイパスコン
デンサ30b 、第二の分割抵抗30c 、及びツェナーダイオ
ード30d を、直列接続させた構造にする。その増幅回路
図が図5 である。この場合、上述した効果に加え、3 段
目のFET3b の破壊を防止する効果を有する。
を、ゲート電源端子7 に第一の分割抵抗30a を直列接続
させ、この分割抵抗30a に、並列接続したバイパスコン
デンサ30b 、第二の分割抵抗30c 、及びツェナーダイオ
ード30d を、直列接続させた構造にする。その増幅回路
図が図5 である。この場合、上述した効果に加え、3 段
目のFET3b の破壊を防止する効果を有する。
【００３６】つまり、本発明は、多段増幅器において
は、Vth が異なるFET の前段側のバイアス回路におい
て、バイパスコンデンサに対しツェナーダイオードを並
列接続させることにある。
は、Vth が異なるFET の前段側のバイアス回路におい
て、バイパスコンデンサに対しツェナーダイオードを並
列接続させることにある。
【００３７】
【発明の効果】本発明は、上述のように構成されている
ので、所望の特性のFET に、所定のVggで、所定の I
idleが流れるよう設計したバイアス回路を使用した増幅
回路において、FET の発振を防止することができる。
ので、所望の特性のFET に、所定のVggで、所定の I
idleが流れるよう設計したバイアス回路を使用した増幅
回路において、FET の発振を防止することができる。
【図１】本発明の第一の実施例にかかる2 段増幅回路を
示す図である。
示す図である。
【図２】(a) 、(b) は第一の実施例の動作を説明するた
めの特性図である。
めの特性図である。
【図３】本発明の第二の実施例にかかる2 段増幅回路を
示す図である。
示す図である。
【図４】本発明にかかる3 段増幅回路を示す図である。
【図５】本発明にかかる3 段増幅回路を示す図である。
【図６】従来例の2 段増幅回路を示す図である。
【図７】FET の静的動作を示す図である。
【図８】従来例の増幅回路の動作を説明するための特性
図である。
図である。
【図９】(a) 、(b) は従来例の増幅回路の動作を説明す
るための特性図である。
るための特性図である。
1a、2a、3a DCカット用コンデンサ
1b 1 段目のFET
2b 2 段目のFET
3b 3 段目のFET
1c、2c 安定化抵抗
4 入力端子
5 出力端子
6 ゲート電源端子
7 ドレイン電源端子
10、20、30 ゲートバイアス回路
10a 、20a 、30a 第一の分割抵抗
10b 、20b 、30b バイパスコンデンサ
10c 、20c 、30c 第二の分割抵抗
10d 、20d 、30d ツェナーダイオード
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/189
H01L 29/76
H01L 29/772
H03K 19/0944
Claims (3)
- 【請求項１】 入力端子と、 ゲートが前記入力端子に接続され、且つソース及びドレ
インがそれぞれ第一電位及び第二電位に接続される第一
トランジスタと、 ゲートが前記第一トランジスタのドレインに接続され且
つソース及びドレインがそれぞれ第一電位及び第二電位
に接続される第二トランジスタと、 この第二トレンジスタのドレインに接続される出力端子
と、 一端が第三電位に接続され、他端が第一トランジスタの
ゲートに接続され、且つ両端の間に設けられた接続点に
一端が接続され、他端に第四電位が接続される第一のツ
ェナーダイオードを有する第一バイアス回路と、 一端が第三電位に接続され、他端が第二トランジスタの
ゲートに接続される第二バイアス回路とを有することを
特徴とする多段増幅回路。 - 【請求項２】 上記第一トランジスタの閾値電圧は、第
二トランジスタの閾値電圧より高いことを特徴とする請
求項１記載の多段増幅回路。 - 【請求項３】 上記第二のバイアス回路は、第三電位に
接続される一端と第二トランジスタのゲートに接続され
る他端との間に設けられた接続点に、一端が接続され、
且つ他端に第四電位が接続される第二のツェナーダイオ
ードを有することを特徴とする請求項１記載の多段増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33126695A JP3392611B2 (ja) | 1995-12-20 | 1995-12-20 | 多段増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33126695A JP3392611B2 (ja) | 1995-12-20 | 1995-12-20 | 多段増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172332A JPH09172332A (ja) | 1997-06-30 |
| JP3392611B2 true JP3392611B2 (ja) | 2003-03-31 |
Family
ID=18241774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33126695A Expired - Fee Related JP3392611B2 (ja) | 1995-12-20 | 1995-12-20 | 多段増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3392611B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1155995A (ja) * | 1997-07-31 | 1999-02-26 | Sawafuji Electric Co Ltd | 振動型圧縮機の制御回路 |
| US6204715B1 (en) * | 1999-02-26 | 2001-03-20 | General Motors Corporation | Signal amplifying circuit |
| JP4650026B2 (ja) * | 2005-03-01 | 2011-03-16 | 日本電気株式会社 | 電力増幅器 |
| JP4851758B2 (ja) * | 2005-09-13 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | スイッチ回路 |
-
1995
- 1995-12-20 JP JP33126695A patent/JP3392611B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172332A (ja) | 1997-06-30 |
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