JP4851758B2

JP4851758B2 - スイッチ回路

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Publication number: JP4851758B2
Application number: JP2005264741A
Authority: JP
Inventors: 隆一郎山本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-09-13
Filing date: 2005-09-13
Publication date: 2012-01-11
Anticipated expiration: 2025-09-13
Also published as: JP2007081604A

Description

本発明は、電力増幅回路の負荷整合回路を切り換えるスイッチ回路に関する。

携帯電話のアンテナ段等に使われる高出力電力増幅回路において、出力電力の調整のために出力電力を切り替える必要がある。その場合に使用される方法の一つとして、スイッチ回路によって電力増幅回路の負荷整合回路を切り換える方法がある。携帯電話の出力は、その用途や変調方式により多少の違いはあるが、１〜４ワットレベルの高いものである。これは、実効電圧値換算（５０オーム負荷時）で７〜１５Ｖ、peak電圧値で１０〜２１Ｖ、peak-to-peak電圧値で２０〜４２Ｖと、非常に大きなものになる。このような高い電圧を切り換えるためスイッチ素子には、当然、高耐圧特性を有するものが使用される。

従来のスイッチ回路としては、スイッチ素子にトランジスタを用いたものが提案されている。かかるスイッチ回路においては、電力増幅回路の負荷整合回路の主要信号伝送線路のある分岐点に、第１のキャパシタを介して、バイポーラトランジスタ（BipTr）のコレクタ端子あるいは電界効果トランジスタ（ＦＥＴ）のドレイン端子が接続される。また、BipTrのエミッタ端子あるいはＦＥＴのソース端子は接地されている。BipTrのベース端子あるいはＦＥＴのゲート端子には、負荷整合回路切り換え信号が加えられる。

BipTrあるいはＦＥＴが導通（ＯＮ）時に所望の負荷切り換え特性が得られるように、第１のキャパシタの値は負荷整合回路の特性を整合して決められる。この第１のキャパシタは、負荷整合回路の一部として使われるとともに、主要信号伝送回路とのＤＣディカップリング（分離）用としても用いられる。

これに対して、特許文献１には、スイッチ素子としてＰＩＮダイオードが用いられたスイッチ回路が開示されている。
特開２００２−３４４２５５号公報

ところで、代表的なスイッチ素子には、Si BipTr、GaAs ＦＥＴあるいはSi ＭＯＳＦＥＴ等の3端子デバイスがあげられる。しかしながら、これらのデバイスは、サイズが非常に大きいため、スイッチ回路の小型化の面で好ましくない場合が多い。さらに、デバイスの製造段階で高耐圧プロセスを使用しなければならないという点で、コスト高にもつながってしまう。

これに対して、ＰＩＮダイオード等の２端子デバイスをスイッチ素子に用いれば、小型化および低コストの面で有利である。ところが、ダイオードの場合、２端子であるが故に、ＯＮ／ＯＦＦの切り換えに必要な信号であるバイアス電流（バイアス電流を流すことでＯＮにし、バイアス電流を止めることでＯＦＦにする）を供給するための周辺回路（バイアス供給回路）とのアイソレーション（分離）が皆無である。そのため、出力電力増幅回路の負荷整合回路切り換え時に流れる高出力電力信号がそのまま印加されることによって、バイアス供給回路が破壊されてしまうことがある。

通常、バイアス供給回路としては、携帯電話内の他の複雑なシステムを制御するために集積化設計が容易で、低コスト化の面でも競争力のあるＣＭＯＳ回路が用いられる。もちろん、上述のアイソレーション向上という観点からは、かかるＣＭＯＳ回路自体に高耐圧プロセスを適用して高耐圧性を保持させることも考えられる。しかし、その場合には、電力増幅回路の負荷切り換えに要求される高速性（切り換えスピード）を充分に満足できなくなってしまうというディレンマがある。

本発明によるスイッチ回路は、電力増幅回路の負荷整合回路を切り換えるスイッチ回路であって、上記負荷整合回路に一端が接続された第１の容量素子と、一端が上記第１の容量素子の他端に接続されるとともに、他端が接地されたＰＩＮダイオードと、上記第１の容量素子と上記ＰＩＮダイオードとの間の経路に一端が接続された第１の抵抗素子と、一端が上記第１の抵抗素子の他端に接続されるとともに、他端が接地された第２の容量素子と、上記第１の抵抗素子と上記第２の容量素子との間の経路に一端が接続された第２の抵抗素子と、上記第２の抵抗素子と並列に接続された電界効果トランジスタ（ＦＥＴ）と、出力端が上記第２の抵抗素子の他端に接続され、バイアス供給回路を構成するインバータと、を備えることを特徴とする。

このスイッチ回路においては、ＦＥＴがオンのとき、バイアス供給回路からＰＩＮダイオードにバイアス電流が供給される。これにより、ＰＩＮダイオードは、オン状態に保たれる。一方、ＦＥＴがオフのとき、バイアス供給回路からのバイアス電流の供給が遮断され、ＰＩＮダイオードはオフ状態に保たれる。ここで、ＰＩＮダイオードがオン状態のとき、第１の抵抗素子と第２の容量素子とが電圧分割回路として機能する。一方、ＰＩＮダイオードがオフ状態のとき、第２の抵抗素子とインバータを構成するＮ型ＦＥＴとが電圧分割回路として機能する。これにより、オン・オフ何れの場合にも、これらの電圧分割回路によって大きな減衰特性を得ることが可能である。よって、２端子デバイスであるＰＩＮダイオードをスイッチ素子として用いても、良好なアイソレーションを得ることができる。

本発明によれば、高速性を維持しつつ、小型化に適した構造のスイッチ回路が実現される。

以下、図面を参照しつつ、本発明によるスイッチ回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１は、本発明によるスイッチ回路の一実施形態を示す回路図である。スイッチ回路１は、電力増幅回路７０の負荷整合回路８０を切り換えるスイッチ回路である。このスイッチ回路１は、負荷整合回路８０に一端が接続された容量素子１２（第１の容量素子）と、一端が容量素子１２の他端に接続されるとともに、他端が接地されたＰＩＮダイオード１４と、容量素子１２とＰＩＮダイオード１４との間の経路に一端が接続された抵抗素子１６（第１の抵抗素子）と、抵抗素子１６の他端に接続されるとともに、他端が接地された容量素子１８（第２の容量素子）と、抵抗素子１６と容量素子１８との間の経路に一端が接続された抵抗素子２２（第２の抵抗素子）と、抵抗素子２２と並列に接続されたＦＥＴ２４と、出力端が抵抗素子２２の他端に接続され、バイアス供給回路を構成するインバータ２６と、を備えている。

ここで、容量素子１８の容量値は、容量素子１２の容量値の２０倍以上であることが好ましい。また、容量素子１８の容量値と抵抗素子２２の抵抗値との積として得られる時定数は、１．０×１０^−４ｓｅｃ以上であることが好ましい。

出力電力増幅回路７０の負荷整合回路８０の主要信号伝送線路中の分岐点Ｐに、容量素子１２を介して、ＰＩＮダイオード１４のアノード電極が接続されている。また、ＰＩＮダイオード１４のカソード電極はＧＮＤに接地されている。主要信号伝送線路からの分岐点Ｐは、ＰＩＮダイオード１４が導通（ＯＮ）時に所望の負荷切り換え特性が得られるように、容量素子１２の値とともに負荷整合回路８０の特性を整合して決められる。容量素子１２は整合回路８０の一部として使われるとともに主要信号伝送回路とのＤＣディカップリング用としても用いられる。

容量素子１２とＰＩＮダイオード１４のアノード電極との間の点に、バイアス（電流）供給用の抵抗素子１６が接続されている。抵抗素子１６の他端は、電荷保持（負電圧維持）用の容量素子１８の一端に接続されている。さらに、容量素子１８の他端は接地されている。抵抗素子１６と容量素子１８との接続点は、ＦＥＴスイッチを介してバイアス供給回路２０の出力端子に結ばれている。このＦＥＴスイッチは、互いに並列に接続された抵抗素子２２およびＦＥＴ２４によって構成されており、負荷整合回路切り換え制御信号と同期して、ＯＮ／ＯＦＦの状態を保つ。本実施形態において、抵抗素子２２の抵抗値は１ＭΩとしている。

バイアス供給回路２０は、上述の抵抗素子２２、ＦＥＴ２４およびインバータ２６に加えて、インバータ２８を含んでいる。すなわち、バイアス供給回路２０は、ＣＭＯＳインバータを２段有するＣＭＯＳ回路として構成されている。これらのインバータ２６，２８に与えられる電源電位（Ｐ型ＦＥＴのソース電位）は、例えば２．７５Ｖである。

また、電力増幅回路７０には、抵抗素子７２を介して負荷整合回路８０が接続されている。負荷整合回路８０は、インダクタ８１，８２、容量素子８３，８４，８５を含んでいる。インダクタ８１の一端は、抵抗素子７２に接続されている。インダクタ８１の他端には、インダクタ８２の一端が接続されている。インダクタ８２の他端には、容量素子８３の一端が接続されている。さらに、インダクタ８１とインダクタ８２との間の経路には、容量素子８４の一端が接続されている。インダクタ８２と容量素子８３との間の経路には、容量素子８５の一端が接続されている。これらの容量素子８４，８５の他端は、それぞれ接地されている。

負荷整合回路８０の出力端（容量素子８３の他端）は、５０Ωの抵抗素子９２を介して接地されている。抵抗素子７２と負荷整合回路８０との間の経路には、負荷９４を介して電源９６が接続されている。電源９６の電源電圧は、例えば３．５Ｖである。

続いて、スイッチ回路１の動作および効果を説明する。出力電力増幅回路７０の負荷整合回路８０切り換え時でＰＩＮダイオード１４が導通（ＯＮ）のとき、上述のＦＥＴスイッチはＯＮで低抵抗値となる。また、相補型回路構成になっているバイアス供給回路２０のＣＭＯＳ回路の最終段（インバータ２６）のうち、電源線側に接続されているpMOSFETもＯＮになる。これにより、抵抗素子１６を通じてＰＩＮダイオード１４にバイアス電流が供給され、ＰＩＮダイオード１４がＯＮに保たれる。

このとき、主要信号伝送線路からの分岐点Ｐで計測される高出力電圧Ｖは、基本的には容量素子１２とＰＩＮダイオード１４導通時のインピーダンスとに印加され、ＰＩＮダイオード１４導通時のインピーダンスをImp(PIN)とするとＰＩＮダイオード１４のアノード電極端子に現れる電圧Ｖａは、次式で表される。
Ｖａ= Imp(PIN)／（Imp(PIN)+１／jωＣ１）×Ｖ…（１）
ここで、Ｃ１は、容量素子１２の容量値である。

実際は、ＰＩＮダイオード１４導通時のインピーダンスImp(PIN)は、導通時に流すバイアス電流に依存するが、その影響は充分に小さく、容易にＶａ<１／２０×Ｖの関係を実現できる。出力電力増幅回路７０の負荷整合回路８０切り換え前の状態でＰＩＮダイオード１４が非導通（ＯＦＦ）のとき、ＦＥＴスイッチはＯＦＦで、このＦＥＴスイッチ部分は、ＦＥＴと並列に置かれた抵抗素子２２の１ＭΩの高抵抗になる。

バイアス供給回路２０のＣＭＯＳ回路の最終段（インバータ２６）は、相補型回路構成になっており、この相補型回路のグランド側に接続されているnMOSFETがＯＮになる。このとき、主要信号伝送線路の分岐点Ｐで計測される高出力電圧Ｖは、負荷整合回路８０の一部を担う容量素子１２と抵抗素子１６と容量素子１８とで分圧される。よって、抵抗素子１６と容量素子１８との中点に現れる電圧Ｖｍは、次式で表される。
Ｖｍ=１／jωＣ２／（１／jωＣ１＋Ｒ１＋１／jωＣ２）×Ｖ
＝１／（Ｃ２／Ｃ１＋jωＲ１・Ｃ２＋１）×Ｖ…（２）
ここで、Ｒ１は抵抗素子１６の抵抗値、Ｃ２は容量素子１８の容量値である。

この式からわかるように、Ｃ２／Ｃ１の比を大きく取るとともに、Ｒ１を可能な限り大きな値に設定することにより、容易に、Ｖｍを１／１０×Ｖ以下にすることができる。実際、本発明者が計算機解析において使用したＲ１＝１ｋΩ、Ｃ１＝５ｐＦ、Ｃ２＝１００ｐＦの値で、Ｖｍ<１／２０×Ｖの関係が実現されている。

ＰＩＮダイオード１４へのバイアス電流を２ｍＡと設計し、バイアス供給回路２０であるＣＭＯＳ回路の電源電圧を３．５Ｖとした。Ｒ１およびＣ１の値は、上述のとおり、それぞれ１ｋΩおよび５ｐＦとした。出力電力増幅回路７０の負荷整合回路８０切り換え時でＰＩＮダイオード１４が導通（ＯＮ）のとき、上記バイアス電流下でのImp(PIN)は約１．５Ωである。動作周波数を８００ＭＨｚとした場合、（１）式からＰＩＮダイオード１４のアノード電極端子に現れる電圧Ｖａを計算すると、Ｖａ=約１／３７×Ｖとなる。電圧Ｖａは、ＰＩＮダイオード１４のターンオン（閾値）電圧に制限されて、非常に低い値（約１Ｖ）となる。

バイアス供給回路２０の出力端子は抵抗素子１６と容量素子１８との接続点に接続されている。いま、抵抗素子１６および容量素子１８が約３０ｄＢの減衰特性が得られる電圧分割回路として働くため、バイアス供給回路２０の出力端子に現れる電圧Ｖは、負荷整合回路８０の主要信号伝送線路の分岐点Ｐでの電圧が４０Ｖ（代表的な応用例を考えた場合の最大値と思われる）だとしても、４ｍＶ程度の小さな電圧となる。すなわち、低コストで小型な２端子スイッチを使用しても、バイアス供給回路２０とのアイソレーションが問題ないレベルになる。

その結果、高速性の観点から、高耐圧ＣＭＯＳプロセス使用のＣＭＯＳバイアス供給回路を使用しなくてはならない理由が無くなる。したがって、製品目標特性仕様実現のための最適な組み合わせによる電力増幅回路用負荷整合回路切り替えスイッチ回路が実現できる。

出力電力増幅回路７０の負荷整合回路８０切り換え前の状態でＰＩＮダイオードが非導通（ＯＦＦ）のとき、ＦＥＴスイッチはＯＦＦで、このＦＥＴスイッチ部分はＦＥＴ２４と並列に置かれた抵抗素子２２の１ＭΩの高抵抗になり、容量素子１８に蓄積されている電荷の散逸（discharge）が防止される。容量素子１８に蓄積された電荷と、Ｃ２／Ｃ１の値を大きく設定することによる容量素子１２の電圧降下が大きいことから、ＰＩＮダイオード１４を常に非導通の状態に保つことができる。

Ｒ１＝１ｋΩ、Ｃ１＝５ｐＦ、Ｃ２＝１００ｐＦの場合で、Ｖｍ＝１／３６×Ｖとなり、負荷整合回路８０の主要信号伝送線路の分岐点Ｐでの電圧Ｖが４０Ｖのとき、バイアス供給回路２０のＣＭＯＳ回路の出力端子（インバータ２６の出力端子）での電圧はＶｍ＝約１．１Ｖとなる。さらに、ＦＥＴスイッチ部の１ＭΩの抵抗と、最終段の相補型回路構成のグランド側に接続されているnMOSFETのＯＮ抵抗とで電圧分割回路を構成し、３０ｄＢ以上の減衰量となる。最終的に、ＣＭＯＳ回路の最終段の相補型回路構成の中点に現れる電圧は１．１ｍＶ以下で、充分な高速動作を維持できるＣＭＯＳプロセスの耐圧限界以下となる。よって、出力電力増幅回路７０の負荷整合回路８０切り換え時でＰＩＮダイオード１４が導通（ＯＮ）の場合と同様に、最適な組み合わせによる電力増幅回路用負荷整合回路切り替えスイッチ回路が実現できる。

以上述べたように、スイッチ回路１においては、ＦＥＴ２４がオンのとき、バイアス供給回路２０からＰＩＮダイオード１４にバイアス電流が供給される。これにより、ＰＩＮダイオード１４は、オン状態に保たれる。一方、ＦＥＴ２４がオフのとき、バイアス供給回路２０からのバイアス電流の供給が遮断され、ＰＩＮダイオード１４はオフ状態に保たれる。ここで、ＰＩＮダイオード１４がオン状態のとき、抵抗素子１６と容量素子１８とが電圧分割回路として機能する。一方、ＰＩＮダイオード１４がオフ状態のとき、抵抗素子２２とインバータ２６を構成するＮ型ＦＥＴとが電圧分割回路として機能する。これにより、オン・オフ何れの場合にも、これらの電圧分割回路によって大きな減衰特性を得ることが可能である。よって、２端子デバイスであるＰＩＮダイオード１４をスイッチ素子として用いても、良好なアイソレーションを得ることができる。

充分なアイソレーションが実現できた事によりバイアス供給回路２０用のＣＭＯＳプロセスの選定に際して、耐圧を心配することなく、スイッチ速度のみを考慮すればよく、高速スイッチング設計が可能となる。これにより、高速性を維持しつつ、小型化に適した構造のスイッチ回路１が実現されている。

また、バイアス供給回路２０としてＣＭＯＳ回路を用いているため、スイッチ回路１は低コストで製造することができる。さらに、回路構成素子に複数の役割を設定して回路素子数を低減することにより、回路全体の一層の小型化が図られている。例えば、容量素子１２は、上述のように、負荷整合回路８０の一部としての機能とＤＣ分離の機能とを兼ねている。

容量素子１８の容量値を容量素子１２の容量値の２０倍以上とした場合、容易に、Ｖｍの値をＶに対して充分に小さくすることができる。Ｖｍ≦１／１０×Ｖであれば、外乱の影響を充分に小さく抑えることができる。

容量素子１８の容量値と抵抗素子２２の抵抗値との積として得られる時定数を１．０×１０^−４ｓｅｃ以上とした場合、容量素子１８に蓄積されている電荷の散逸を好適に防ぐことができる。

本発明によるスイッチ回路の一実施形態を示す回路図である。

符号の説明

１スイッチ回路
１２容量素子
１４ＰＩＮダイオード
１６抵抗素子
１８容量素子
２０バイアス供給回路
２２抵抗素子
２６，２８インバータ

Claims

電力増幅回路の負荷整合回路を切り換えるスイッチ回路であって、
前記負荷整合回路に一端が接続された第１の容量素子と、
一端が前記第１の容量素子の他端に接続されるとともに、他端が接地されたＰＩＮダイオードと、
前記第１の容量素子と前記ＰＩＮダイオードとの間の経路に一端が接続された第１の抵抗素子と、
一端が前記第１の抵抗素子の他端に接続されるとともに、他端が接地された第２の容量素子と、
前記第１の抵抗素子と前記第２の容量素子との間の経路に一端が接続された第２の抵抗素子と、
前記第２の抵抗素子と並列に接続された電界効果トランジスタと、
出力端が前記第２の抵抗素子の他端に接続され、バイアス供給回路を構成するインバータと、
を備え、
前記第２の容量素子の容量値は、前記第１の容量素子の容量値の２０倍以上であり、
前記第２の容量素子の容量値と前記第２の抵抗素子の抵抗値との積として得られる時定数は、１．０×１０ ^−４ｓｅｃ以上であり、
前記電界効果トランジスタのオン／オフを切り換えて前記負荷整合回路を切り換えるスイッチ回路。