JP2001211033A - 低電流増幅回路 - Google Patents
低電流増幅回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
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- H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/226—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with junction-FET's
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Abstract
(57)【要約】
【課題】 疑似エンハンスメントモード・ヘテロ接合Ｆ
ＥＴで構成され、静電気破壊が起こりにくく、低電流で
動作する増幅回路を提供する。 【解決手段】 電界効果トランジスタ１０３は、５０μ
ｍのゲート幅を有し、ソースが接地され、ゲートにバイ
アス回路３０で発生されたバイアス電圧でバイアスされ
た入力信号が入力される。電界効果トランジスタ１０４
は、ソースが電界効果トランジスタ１０３のドレインに
接続され、ドレインが電源回路に接続され、２００μｍ
のゲート幅を有している。静電気に対して電界効果トラ
ンジスタ１０４に電流が流れることで電界効果トランジ
スタ１０３のドレイン−ソース間に流れる電流が緩和さ
れて静電気破壊が起こりにくい。
ＥＴで構成され、静電気破壊が起こりにくく、低電流で
動作する増幅回路を提供する。 【解決手段】 電界効果トランジスタ１０３は、５０μ
ｍのゲート幅を有し、ソースが接地され、ゲートにバイ
アス回路３０で発生されたバイアス電圧でバイアスされ
た入力信号が入力される。電界効果トランジスタ１０４
は、ソースが電界効果トランジスタ１０３のドレインに
接続され、ドレインが電源回路に接続され、２００μｍ
のゲート幅を有している。静電気に対して電界効果トラ
ンジスタ１０４に電流が流れることで電界効果トランジ
スタ１０３のドレイン−ソース間に流れる電流が緩和さ
れて静電気破壊が起こりにくい。
Description
【０００１】
【発明の属する技術分野】本発明は、低電流で動作する
増幅回路に関し、特に、静電気破壊が起こりにくい低電
流増幅回路に関する。
増幅回路に関し、特に、静電気破壊が起こりにくい低電
流増幅回路に関する。
【０００２】
【従来の技術】携帯電話の受信部にある周波数変換器の
局部発振器（ＬＯ：Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏ
ｒ）周辺回路の増幅回路としてＬＯバッファアンプが用
いられている。携帯電話では特に低消費電力の要求が高
いため、近年、ＬＯバッファアンプは１〜２ｍＡ程度の
低電流で動作することが要求されている。
局部発振器（ＬＯ：Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏ
ｒ）周辺回路の増幅回路としてＬＯバッファアンプが用
いられている。携帯電話では特に低消費電力の要求が高
いため、近年、ＬＯバッファアンプは１〜２ｍＡ程度の
低電流で動作することが要求されている。
【０００３】図３は、疑似エンハンスメントモードＨＪ
（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ）−ＦＥＴによる、
第１の従来例の増幅回路の等価回路図である。疑似エン
ハンスメントモードＨＪ−ＦＥＴとは、しきい値電圧Ｖ
ｔｈが−０．１Ｖ付近のヘテロ接合・電界効果トランジ
スタである。
（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ）−ＦＥＴによる、
第１の従来例の増幅回路の等価回路図である。疑似エン
ハンスメントモードＨＪ−ＦＥＴとは、しきい値電圧Ｖ
ｔｈが−０．１Ｖ付近のヘテロ接合・電界効果トランジ
スタである。
【０００４】この第１の従来例の増幅回路は、無線周波
数の入力信号を増幅して出力する入出力回路１５と、入
出力回路１５に電源を供給する電源回路２５と、入出力
回路１５にバイアス電圧を供給するアクティブバイアス
回路３５と、出力の直流成分を除去するコンデンサ１５
４とを有する構成である。入出力回路１５とアクティブ
バイアス回路３５は、疑似エンハンスメントモードＨＪ
−ＦＥＴによるＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉ
ｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）などのＩＣ内部に構成され、電源回路２５とコンデ
ンサ１５４はＩＣの外部に設けられている。
数の入力信号を増幅して出力する入出力回路１５と、入
出力回路１５に電源を供給する電源回路２５と、入出力
回路１５にバイアス電圧を供給するアクティブバイアス
回路３５と、出力の直流成分を除去するコンデンサ１５
４とを有する構成である。入出力回路１５とアクティブ
バイアス回路３５は、疑似エンハンスメントモードＨＪ
−ＦＥＴによるＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉ
ｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）などのＩＣ内部に構成され、電源回路２５とコンデ
ンサ１５４はＩＣの外部に設けられている。
【０００５】入出力回路１５は、入力信号の直流成分を
除去するコンデンサ１５１と、アクティブバイアス回路
３５から供給されるバイアス電圧に負荷を与える抵抗１
５２と、入力信号を増幅する電界効果トランジスタ１５
３とを有している。コンデンサ１５１は入力端子と電界
効果トランジスタ１５３のゲートとの間に接続されてい
る。抵抗１５２はアクティブバイアス回路３５からの入
力と電界効果トランジスタ１５３のゲートとの間に接続
されている。電界効果トランジスタ１５３のソースは接
地されている。ここで、電界効果トランジスタ１５３は
ゲート幅が２００μｍである。
除去するコンデンサ１５１と、アクティブバイアス回路
３５から供給されるバイアス電圧に負荷を与える抵抗１
５２と、入力信号を増幅する電界効果トランジスタ１５
３とを有している。コンデンサ１５１は入力端子と電界
効果トランジスタ１５３のゲートとの間に接続されてい
る。抵抗１５２はアクティブバイアス回路３５からの入
力と電界効果トランジスタ１５３のゲートとの間に接続
されている。電界効果トランジスタ１５３のソースは接
地されている。ここで、電界効果トランジスタ１５３は
ゲート幅が２００μｍである。
【０００６】電界効果トランジスタ１５３のドレインは
コンデンサ１５４の一方の端子に接続されており、コン
デンサ１５４の他方の端子は増幅回路の出力である。
コンデンサ１５４の一方の端子に接続されており、コン
デンサ１５４の他方の端子は増幅回路の出力である。
【０００７】また、電源回路２５は、直流電圧を出力す
る電圧源２５１と、電源のノイズを除去するコンデンサ
２５２と、電圧源２５１の出力に負荷を与える負荷イン
ダクタ２５３とを有している。コンデンサ２５２は電圧
源２５１の出力と接地電位との間に接続されている。負
荷インダクタ２５３の一方の端子は電圧源２５１の出力
に接続され、他方の端子はトランジスタ１５３のドレイ
ンに接続されている。
る電圧源２５１と、電源のノイズを除去するコンデンサ
２５２と、電圧源２５１の出力に負荷を与える負荷イン
ダクタ２５３とを有している。コンデンサ２５２は電圧
源２５１の出力と接地電位との間に接続されている。負
荷インダクタ２５３の一方の端子は電圧源２５１の出力
に接続され、他方の端子はトランジスタ１５３のドレイ
ンに接続されている。
【０００８】さらに、アクティブバイアス回路３５は、
入出力回路１５に供給するバイアス電圧を制御する第２
の電界効果トランジスタ３５１と、抵抗３５２、３５
３、３５４とを有している。抵抗３５２の一方の端子が
電界効果トランジスタ１５３のドレインに接続され、他
方の端子が電界効果トランジスタ３５１のドレインおよ
び抵抗３５３の一方の端子に接続されるとともに入出力
回路１５にバイアス電圧を供給している。抵抗３５３の
他方の端子は電界効果トランジスタ３５１のゲートおよ
び抵抗３５４の一方の端子に接続されている。電界効果
トランジスタ３５１のソースと抵抗３５４の他方の端子
は接地されている。
入出力回路１５に供給するバイアス電圧を制御する第２
の電界効果トランジスタ３５１と、抵抗３５２、３５
３、３５４とを有している。抵抗３５２の一方の端子が
電界効果トランジスタ１５３のドレインに接続され、他
方の端子が電界効果トランジスタ３５１のドレインおよ
び抵抗３５３の一方の端子に接続されるとともに入出力
回路１５にバイアス電圧を供給している。抵抗３５３の
他方の端子は電界効果トランジスタ３５１のゲートおよ
び抵抗３５４の一方の端子に接続されている。電界効果
トランジスタ３５１のソースと抵抗３５４の他方の端子
は接地されている。
【０００９】第１の従来例の増幅回路は、電源回路２５
から電源を供給された入出力回路１５が、アクティブバ
イアス回路３５から供給されたバイアス電圧で入力信号
をバイアスして増幅して出力する。
から電源を供給された入出力回路１５が、アクティブバ
イアス回路３５から供給されたバイアス電圧で入力信号
をバイアスして増幅して出力する。
【００１０】なお、電界効果トランジスタ１５３のゲー
ト幅が２００μｍなので、例えばバイアス電圧を０．２
Ｖとすると６ｍＡ程度の電流が流れることになる。
ト幅が２００μｍなので、例えばバイアス電圧を０．２
Ｖとすると６ｍＡ程度の電流が流れることになる。
【００１１】図５は、第２の従来例の増幅回路を示す等
価回路図である。
価回路図である。
【００１２】第２の従来例の増幅回路は、第１の従来例
の電界効果トランジスタ１５３の代わりにゲート幅が５
０μｍの電界効果トランジスタ１６１を有しており、そ
の他の構成は第１の従来例と同じである。
の電界効果トランジスタ１５３の代わりにゲート幅が５
０μｍの電界効果トランジスタ１６１を有しており、そ
の他の構成は第１の従来例と同じである。
【００１３】このように、ゲート幅を５０μｍと小さく
しているので、０．２Ｖのバイアス電圧を印加しても２
ｍＡ程度の低電流に抑えることができる。
しているので、０．２Ｖのバイアス電圧を印加しても２
ｍＡ程度の低電流に抑えることができる。
【００１４】図６は第３の従来例の増幅回路を示す等価
回路図である。
回路図である。
【００１５】第３の従来例の増幅回路は、第２の従来例
の増幅回路の電源回路２５の負荷インダクタ２５３を無
くし、定電圧源２５１およびコンデンサ１５４の接続点
と、電界効果トランジスタ１６１および抵抗３５２の接
続点の間に、ＩＣの内部回路として負荷インダクタ１７
１を有している。その他の構成は第２の従来例の増幅回
路と同様である。
の増幅回路の電源回路２５の負荷インダクタ２５３を無
くし、定電圧源２５１およびコンデンサ１５４の接続点
と、電界効果トランジスタ１６１および抵抗３５２の接
続点の間に、ＩＣの内部回路として負荷インダクタ１７
１を有している。その他の構成は第２の従来例の増幅回
路と同様である。
【００１６】本従来例では、外部からの静電気がドレイ
ン−ソース間にかかるのを負荷インダクタ１７１で緩和
しているので、電流が２ｍＡ程度に抑えられ、かつ静電
気による破壊も起こりにくい。
ン−ソース間にかかるのを負荷インダクタ１７１で緩和
しているので、電流が２ｍＡ程度に抑えられ、かつ静電
気による破壊も起こりにくい。
【００１７】図７は第４の従来例の増幅回路を示す等価
回路図である。
回路図である。
【００１８】第４の従来例の増幅回路は、セルフバイア
ス形式であり、第１の従来例の増幅回路の電界効果トラ
ンジスタ１５３のソースと接地電位との間に、抵抗１８
１およびバイパスコンデンサ１８２が並列に接続された
構成を有している。その他の構成は第１の従来例の増幅
回路と同じである。
ス形式であり、第１の従来例の増幅回路の電界効果トラ
ンジスタ１５３のソースと接地電位との間に、抵抗１８
１およびバイパスコンデンサ１８２が並列に接続された
構成を有している。その他の構成は第１の従来例の増幅
回路と同じである。
【００１９】したがって、セルフバイアスでソースにバ
イアス電圧を持たせることでゲートのバイアス電圧を相
殺し、低電流で動作させることができる。
イアス電圧を持たせることでゲートのバイアス電圧を相
殺し、低電流で動作させることができる。
【００２０】
【発明が解決しようとする課題】上記したような従来の
増幅回路では、以下に示すような問題点があった。
増幅回路では、以下に示すような問題点があった。
【００２１】第１の従来例の増幅回路を低電流で動作さ
せることはバイアス電圧を０Ｖにすれば可能であるが、
実際には電界効果トランジスタ１５３のしきい値電圧Ｖ
ｔｈには個々にバラツキがありそれを補償するためバイ
アス電圧を０Ｖとすることはできない。すなわち、第１
の従来例の増幅回路では疑似エンハンスメントモードＨ
Ｊ−ＦＥＴのしきい値電圧Ｖｔｈは図４に示すように−
０．２Ｖ〜０Ｖの幅でバラツキを持っており、そのバラ
ツキを補償するためにはバイアス電圧を０．２Ｖ以上に
設定する必要がある。バイアス電圧を０．２Ｖとすると
電界効果トランジスタ１５３には６ｍＡ程度の電流が流
れるので、１〜２ｍＡという低電流を実現することがで
きない。
せることはバイアス電圧を０Ｖにすれば可能であるが、
実際には電界効果トランジスタ１５３のしきい値電圧Ｖ
ｔｈには個々にバラツキがありそれを補償するためバイ
アス電圧を０Ｖとすることはできない。すなわち、第１
の従来例の増幅回路では疑似エンハンスメントモードＨ
Ｊ−ＦＥＴのしきい値電圧Ｖｔｈは図４に示すように−
０．２Ｖ〜０Ｖの幅でバラツキを持っており、そのバラ
ツキを補償するためにはバイアス電圧を０．２Ｖ以上に
設定する必要がある。バイアス電圧を０．２Ｖとすると
電界効果トランジスタ１５３には６ｍＡ程度の電流が流
れるので、１〜２ｍＡという低電流を実現することがで
きない。
【００２２】第２の従来例の増幅回路は低電流での動作
が可能であるが、ゲート幅を５０μｍと小さくしている
ことでドレイン−ソース間の静電気によって破壊されや
すい。
が可能であるが、ゲート幅を５０μｍと小さくしている
ことでドレイン−ソース間の静電気によって破壊されや
すい。
【００２３】第３の従来例の増幅回路は低電流での動作
が可能であり、また静電気破壊も起こりにくいが、スパ
イラルインダクタである負荷インダクタ１７１はＭＭＩ
Ｃの内部で大きな面積を占めてしまうため、ＩＣのチッ
プサイズを増大させる。また、外付けであった負荷イン
ダクタをＩＣ内部に取り込んだことでインダクタンス値
の選択の自由度が下がっている。
が可能であり、また静電気破壊も起こりにくいが、スパ
イラルインダクタである負荷インダクタ１７１はＭＭＩ
Ｃの内部で大きな面積を占めてしまうため、ＩＣのチッ
プサイズを増大させる。また、外付けであった負荷イン
ダクタをＩＣ内部に取り込んだことでインダクタンス値
の選択の自由度が下がっている。
【００２４】第４の従来例の増幅回路の構成では、バイ
パスコンデンサ１８２の容量を小さくとるとインピーダ
ンスが大きくなるため高周波数で充分にショートされず
負性抵抗が出やすくなり電界効果トランジスタ１５３の
動作が不安定になる。また、バイパスコンデンサ１８１
を構成するために高誘電体膜が必要となり、製造工程が
複雑になるのに伴ってコストが高くなる。
パスコンデンサ１８２の容量を小さくとるとインピーダ
ンスが大きくなるため高周波数で充分にショートされず
負性抵抗が出やすくなり電界効果トランジスタ１５３の
動作が不安定になる。また、バイパスコンデンサ１８１
を構成するために高誘電体膜が必要となり、製造工程が
複雑になるのに伴ってコストが高くなる。
【００２５】本発明の目的は、低電流で安定的に動作
し、静電気破壊が起こりにくい増幅回路を提供すること
である。
し、静電気破壊が起こりにくい増幅回路を提供すること
である。
【００２６】
【課題を解決するための手段】上記目的を達成するため
本発明の増幅回路は、しきい値電圧が−０．１Ｖ付近の
電界効果トランジスタで構成された低電流増幅回路であ
って、前記しきい値電圧のばらつきを補償するためのバ
イアス電圧がゲートに印加されたときに２ｍＡ以下の電
流で動作が可能なゲート幅を有し、ソースが接地されて
おり、前記バイアス電圧でバイアスされた入力信号がゲ
ートに入力される第１の電界効果トランジスタと、ドレ
イン−ソース間に静電気による電圧がかかっても静電気
破壊が起こりにくいゲート幅を有し、ソースが前記第１
の電界効果トランジスタのドレインに接続され、ドレイ
ンに電源が供給された第２の電界効果トランジスタとを
有する構成である。
本発明の増幅回路は、しきい値電圧が−０．１Ｖ付近の
電界効果トランジスタで構成された低電流増幅回路であ
って、前記しきい値電圧のばらつきを補償するためのバ
イアス電圧がゲートに印加されたときに２ｍＡ以下の電
流で動作が可能なゲート幅を有し、ソースが接地されて
おり、前記バイアス電圧でバイアスされた入力信号がゲ
ートに入力される第１の電界効果トランジスタと、ドレ
イン−ソース間に静電気による電圧がかかっても静電気
破壊が起こりにくいゲート幅を有し、ソースが前記第１
の電界効果トランジスタのドレインに接続され、ドレイ
ンに電源が供給された第２の電界効果トランジスタとを
有する構成である。
【００２７】したがって、上記のような増幅回路では、
静電気に対して、第２の電界効果トランジスタに電流が
流れ、第１の電界効果トランジスタのドレイン−ソース
間に流れる電流が緩和されるので、静電気破壊が起こり
にくい。
静電気に対して、第２の電界効果トランジスタに電流が
流れ、第１の電界効果トランジスタのドレイン−ソース
間に流れる電流が緩和されるので、静電気破壊が起こり
にくい。
【００２８】本発明の実施態様によれば、第１の電界効
果トランジスタは、ゲート幅が５０μｍ以下である。
果トランジスタは、ゲート幅が５０μｍ以下である。
【００２９】本発明の別の実施態様によれば、第２の電
界効果トランジスタは、ゲート幅が２００μｍ以上であ
る。
界効果トランジスタは、ゲート幅が２００μｍ以上であ
る。
【００３０】本発明の別の実施態様によれば、第２の電
界効果トランジスタのドレインとゲートとの間に接続さ
れた第１の抵抗と、前記第２の電界効果トランジスタの
ゲートと接地電位との間に互いに並列に接続された第２
の抵抗と第１のコンデンサをさらに有する構成である。
界効果トランジスタのドレインとゲートとの間に接続さ
れた第１の抵抗と、前記第２の電界効果トランジスタの
ゲートと接地電位との間に互いに並列に接続された第２
の抵抗と第１のコンデンサをさらに有する構成である。
【００３１】あるいは、第２の電界効果トランジスタの
ドレインとゲートとの間に接続された第１の抵抗をさら
に有する。
ドレインとゲートとの間に接続された第１の抵抗をさら
に有する。
【００３２】本発明のさらに他の実施態様によれば、第
１の電界効果トランジスタのゲートと入力端子との間に
接続された第２のコンデンサと、前記第２の電界効果ト
ランジスタのドレインと出力端子との間に接続された第
３のコンデンサをさらに有している。
１の電界効果トランジスタのゲートと入力端子との間に
接続された第２のコンデンサと、前記第２の電界効果ト
ランジスタのドレインと出力端子との間に接続された第
３のコンデンサをさらに有している。
【００３３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３４】図１を参照すると、疑似エンハンスメント
モードＨＪ−ＦＥＴで構成された本発明の一実施の形態
の増幅回路は、無線周波数の入力信号を増幅して出力す
る入出力回路１０と、入出力回路１０に電源を供給する
電源回路２０と、入出力回路１０にバイアス電圧を供給
するアクティブバイアス回路３０と、出力の直流成分を
除去するコンデンサ１０８とを有する。入出力回路１０
とアクティブバイアス回路３０はＭＭＩＣなどのＩＣの
内部回路として構成され、電源回路２０とコンデンサ１
０８はＩＣの外部に設けられる。
モードＨＪ−ＦＥＴで構成された本発明の一実施の形態
の増幅回路は、無線周波数の入力信号を増幅して出力す
る入出力回路１０と、入出力回路１０に電源を供給する
電源回路２０と、入出力回路１０にバイアス電圧を供給
するアクティブバイアス回路３０と、出力の直流成分を
除去するコンデンサ１０８とを有する。入出力回路１０
とアクティブバイアス回路３０はＭＭＩＣなどのＩＣの
内部回路として構成され、電源回路２０とコンデンサ１
０８はＩＣの外部に設けられる。
【００３５】ここで、入出力回路１０は、入力信号の直
流成分を除去するコンデンサ１０１と、アクティブバイ
アス回路３０から供給されるバイアス電圧に負荷を与え
る抵抗１０２と、入力信号を増幅する第１および第２の
電界効果トランジスタである電界効果トランジスタ１０
３、１０４と、電源回路２０から供給された電源を分圧
して電界効果トランジスタ１０４のゲートにバイアスを
印加するための抵抗１０５、１０６と、無線周波数にお
いて電界効果トランジスタ１０４のゲートと接地電位と
の間をバイパスするコンデンサ１０７とを有している。
流成分を除去するコンデンサ１０１と、アクティブバイ
アス回路３０から供給されるバイアス電圧に負荷を与え
る抵抗１０２と、入力信号を増幅する第１および第２の
電界効果トランジスタである電界効果トランジスタ１０
３、１０４と、電源回路２０から供給された電源を分圧
して電界効果トランジスタ１０４のゲートにバイアスを
印加するための抵抗１０５、１０６と、無線周波数にお
いて電界効果トランジスタ１０４のゲートと接地電位と
の間をバイパスするコンデンサ１０７とを有している。
【００３６】そして、コンデンサ１０１は入力端子と電
界効果トランジスタ１０３のゲートの間に接続されてい
る。抵抗１０２はアクティブバイアス回路３０の出力と
電界効果トランジスタ１０３のゲートとの間に接続され
ている。電界効果トランジスタ１０３のソースは接地さ
れており、ドレインには電界効果トランジスタ１０４の
ソースが接続されている。抵抗１０５は電界効果トラン
ジスタ１０４のゲートとドレインとの間に接続されてい
る。ゲートと接地電位との間には第３の抵抗１０６と第
２のコンデンサ１０７とが並列に接続されている。ここ
で、電界効果トランジスタ１０３のゲート幅は５０μｍ
であり、電界効果トランジスタ１０４のゲート幅は２０
０μｍである。
界効果トランジスタ１０３のゲートの間に接続されてい
る。抵抗１０２はアクティブバイアス回路３０の出力と
電界効果トランジスタ１０３のゲートとの間に接続され
ている。電界効果トランジスタ１０３のソースは接地さ
れており、ドレインには電界効果トランジスタ１０４の
ソースが接続されている。抵抗１０５は電界効果トラン
ジスタ１０４のゲートとドレインとの間に接続されてい
る。ゲートと接地電位との間には第３の抵抗１０６と第
２のコンデンサ１０７とが並列に接続されている。ここ
で、電界効果トランジスタ１０３のゲート幅は５０μｍ
であり、電界効果トランジスタ１０４のゲート幅は２０
０μｍである。
【００３７】電界効果トランジスタ１０４のドレインに
第３のコンデンサ１０８の一方の端子が接続されてお
り、コンデンサ１０８の他方の端子は増幅回路の出力端
子に接続されている。
第３のコンデンサ１０８の一方の端子が接続されてお
り、コンデンサ１０８の他方の端子は増幅回路の出力端
子に接続されている。
【００３８】電源回路２０は、直流電圧を出力する電圧
源２０１と、電源のノイズを除去するコンデンサ２０２
と、電圧源２０１の出力に負荷を与える負荷インダクタ
２０３とを有している。コンデンサ２０２は電圧源２０
１の出力と接地電位との間に接続されている。負荷イン
ダクタ２０３の一方の端子は電圧源２０１の出力に接続
され、他方の端子は電界効果トランジスタ１０４のドレ
インに接続されている。
源２０１と、電源のノイズを除去するコンデンサ２０２
と、電圧源２０１の出力に負荷を与える負荷インダクタ
２０３とを有している。コンデンサ２０２は電圧源２０
１の出力と接地電位との間に接続されている。負荷イン
ダクタ２０３の一方の端子は電圧源２０１の出力に接続
され、他方の端子は電界効果トランジスタ１０４のドレ
インに接続されている。
【００３９】アクティブバイアス回路３０は、入出力回
路１０に供給するバイアス電圧を制御する電界効果トラ
ンジスタ３０１と、抵抗３０２、３０３、３０４とを有
している。抵抗３０２は一方の端子が電界効果トランジ
スタ１０４のドレインに接続され、他方の端子は電界効
果トランジスタ３０１のドレインに接続されている。抵
抗３０３は電界効果トランジスタのゲートとドレインの
間に接続されている。抵抗３０４は電界効果トランジス
タ３０１のゲートと接地電位との間に接続されている。
電界効果トランジスタ３０１のソースは接地されてい
る。
路１０に供給するバイアス電圧を制御する電界効果トラ
ンジスタ３０１と、抵抗３０２、３０３、３０４とを有
している。抵抗３０２は一方の端子が電界効果トランジ
スタ１０４のドレインに接続され、他方の端子は電界効
果トランジスタ３０１のドレインに接続されている。抵
抗３０３は電界効果トランジスタのゲートとドレインの
間に接続されている。抵抗３０４は電界効果トランジス
タ３０１のゲートと接地電位との間に接続されている。
電界効果トランジスタ３０１のソースは接地されてい
る。
【００４０】次に、本実施の形態の増幅回路の動作を説
明する。
明する。
【００４１】入力信号はアクティブバイアス回路３０か
ら与えられたバイアス電圧でバイアスされ電界効果トラ
ンジスタ１０３、１０４によって増幅されて出力され
る。このとき、電界効果トランジスタ１０３のゲート幅
が５０μｍなので１〜２ｍＡの電流で動作可能である。
ら与えられたバイアス電圧でバイアスされ電界効果トラ
ンジスタ１０３、１０４によって増幅されて出力され
る。このとき、電界効果トランジスタ１０３のゲート幅
が５０μｍなので１〜２ｍＡの電流で動作可能である。
【００４２】なお、ゲート接地の電界効果トランジスタ
の入力インピーダンスは低いので、電界効果トランジス
タ１０４が主に増幅を行い、電界効果トランジスタ１０
３は主に電流源として機能する。
の入力インピーダンスは低いので、電界効果トランジス
タ１０４が主に増幅を行い、電界効果トランジスタ１０
３は主に電流源として機能する。
【００４３】また、静電気に対する動作としては、ゲー
ト幅が２００μｍの電界効果トランジスタ１０４に電流
が流れ、ゲート幅が５０μｍの電界効果トランジスタ１
０３のドレイン−ソース間に流れる電流が緩和される。
ト幅が２００μｍの電界効果トランジスタ１０４に電流
が流れ、ゲート幅が５０μｍの電界効果トランジスタ１
０３のドレイン−ソース間に流れる電流が緩和される。
【００４４】したがって、電界効果トランジスタ１０３
のドレイン−ソース間の静電気による電流が緩和され静
電気破壊が起こりにくくなるので、本増幅回路は低電流
で動作し静電気破壊に対して強く、これにより携帯電話
の低消費電力化が可能となる。
のドレイン−ソース間の静電気による電流が緩和され静
電気破壊が起こりにくくなるので、本増幅回路は低電流
で動作し静電気破壊に対して強く、これにより携帯電話
の低消費電力化が可能となる。
【００４５】図２を参照すると本発明の他の実施の形態
の増幅回路は、図１に示した増幅回路の第２のコンデン
サ１０７と第３の抵抗１０６とを削除した構成であり、
その他の構成は図１の増幅回路と同様である。
の増幅回路は、図１に示した増幅回路の第２のコンデン
サ１０７と第３の抵抗１０６とを削除した構成であり、
その他の構成は図１の増幅回路と同様である。
【００４６】本実施の形態の増幅回路の動作を説明す
る。
る。
【００４７】図１に示した増幅回路と同様に、入力信号
はアクティブバイアス回路３０から与えられたバイアス
電圧でバイアスされ電界効果トランジスタ１０３、１０
４によって増幅されて出力される。また、電界効果トラ
ンジスタ１０３のゲート幅が５０μｍなので１〜２ｍＡ
の電流で動作可能であることも図１の増幅回路と同様で
ある。
はアクティブバイアス回路３０から与えられたバイアス
電圧でバイアスされ電界効果トランジスタ１０３、１０
４によって増幅されて出力される。また、電界効果トラ
ンジスタ１０３のゲート幅が５０μｍなので１〜２ｍＡ
の電流で動作可能であることも図１の増幅回路と同様で
ある。
【００４８】また、静電気に対する動作としては、図１
に示した増幅回路と同様に電界効果トランジスタ１０４
に電流が流れ、電界効果トランジスタ１０３のドレイン
−ソース間に流れる電流が緩和される。
に示した増幅回路と同様に電界効果トランジスタ１０４
に電流が流れ、電界効果トランジスタ１０３のドレイン
−ソース間に流れる電流が緩和される。
【００４９】したがって、静電気による電流が緩和され
静電気破壊が起こりにくくなるので、低電流で動作し静
電気破壊に対して強い増幅回路を構成できる。
静電気破壊が起こりにくくなるので、低電流で動作し静
電気破壊に対して強い増幅回路を構成できる。
【００５０】但し、図２の増幅回路では、電界効果トラ
ンジスタ１０３が主に増幅を行い、電界効果トランジス
タ１０４が主に電流源として機能する点が図１の増幅回
路と異なる。
ンジスタ１０３が主に増幅を行い、電界効果トランジス
タ１０４が主に電流源として機能する点が図１の増幅回
路と異なる。
【００５１】
【発明の効果】以上説明したように本発明は、第１の電
界効果トランジスタにゲート接地の第２の電界効果トラ
ンジスタをカスコード接続し、静電気に対して第２の電
界効果トランジスタに電流を流し、第１の電界効果トラ
ンジスタのドレイン−ソース間に流れる電流が緩和され
ることにより静電気破壊が起こりにくくなっているの
で、低電流で動作し、かつ静電気破壊に強い増幅回路を
提供することができる。
界効果トランジスタにゲート接地の第２の電界効果トラ
ンジスタをカスコード接続し、静電気に対して第２の電
界効果トランジスタに電流を流し、第１の電界効果トラ
ンジスタのドレイン−ソース間に流れる電流が緩和され
ることにより静電気破壊が起こりにくくなっているの
で、低電流で動作し、かつ静電気破壊に強い増幅回路を
提供することができる。
【図１】疑似エンハンスメントモードＨＪ−ＦＥＴで構
成された本発明の一実施の形態の増幅回路の構成を示す
等価回路図である。
成された本発明の一実施の形態の増幅回路の構成を示す
等価回路図である。
【図２】本発明の他の実施の形態の増幅回路の構成を示
す等価回路図である。
す等価回路図である。
【図３】疑似エンハンスメントモードＨＪ−ＦＥＴによ
る、第１の従来例の増幅回路の等価回路図である。
る、第１の従来例の増幅回路の等価回路図である。
【図４】図３に示した増幅回路の伝達特性を示すグラフ
である。
である。
【図５】第２の従来例の増幅回路を示す等価回路図であ
る。
る。
【図６】第３の従来例の増幅回路を示す等価回路図であ
る。
る。
【図７】第４の従来例の増幅回路を示す等価回路図であ
る。
る。
１０ 入出力回路 １０１、１０７、１０８ コンデンサ １０２、１０５、１０６ 抵抗 １０３、１０４ 電界効果トランジスタ １１ 入出力回路 ２０ 電源回路 ２０１ 電圧源 ２０２ コンデンサ ２０３ 負荷インダクタ ３０ アクティブバイアス回路 ３０１ 電界効果トランジスタ ３０２、３０３、３０４ 抵抗
フロントページの続き Ｆターム(参考） 5H420 NB03 NB26 NC14 NE26 5J091 AA01 AA62 CA56 HA09 HA15 HA25 HA29 HA33 KA12 MA04 MA17 SA13 TA01 5J092 AA01 AA62 CA56 HA09 HA15 HA25 HA29 HA33 KA12 MA04 MA17 SA13 TA01
Claims (6)
- 【請求項１】 しきい値電圧が−０．１Ｖ付近の電界効
果トランジスタで構成された低電流増幅回路であって、 前記しきい値電圧のばらつきを補償するためのバイアス
電圧がゲートに印加されたときに２ｍＡ以下の電流で動
作が可能なゲート幅を有し、ソースが接地されており、
前記バイアス電圧でバイアスされた入力信号がゲートに
入力される第１の電界効果トランジスタと、 ドレイン−ソース間に静電気による電圧がかかっても静
電気破壊が起こりにくいゲート幅を有し、ソースが前記
第１の電界効果トランジスタのドレインに接続され、ド
レインに電源が供給された第２の電界効果トランジスタ
とを有する低電流増幅回路。 - 【請求項２】 前記第１の電界効果トランジスタは、ゲ
ート幅が５０μｍ以下である請求項１記載の低電流増幅
回路。 - 【請求項３】 前記第２の電界効果トランジスタは、ゲ
ート幅が２００μｍ以上である請求項１または２記載の
低電流増幅回路。 - 【請求項４】 前記第２の電界効果トランジスタのドレ
インとゲートとの間に接続された第１の抵抗と、前記第
２の電界効果トランジスタのゲートと接地電位との間に
互いに並列に接続された第２の抵抗と第１のコンデンサ
をさらに有する請求項１から３のいずれか１項に記載の
低電流増幅回路。 - 【請求項５】 前記第２の電界効果トランジスタのドレ
インとゲートとの間に接続された第１の抵抗をさらに有
する請求項１から３のいずれか１項に記載の低電流増幅
回路。 - 【請求項６】 前記第１の電界効果トランジスタのゲー
トと入力端子との間に接続された第２のコンデンサと、 前記第２の電界効果トランジスタのドレインと出力端子
との間に接続された第３のコンデンサをさらに有する請
求項１から５のいずれか１項に記載の増幅回路。
Priority Applications (2)
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| JP2000017187A JP3515725B2 (ja) | 2000-01-26 | 2000-01-26 | 低電流増幅回路 |
| US09/769,540 US6542036B2 (en) | 2000-01-26 | 2001-01-25 | Low current amplifier circuit with protection against static electricity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017187A JP3515725B2 (ja) | 2000-01-26 | 2000-01-26 | 低電流増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001211033A true JP2001211033A (ja) | 2001-08-03 |
| JP3515725B2 JP3515725B2 (ja) | 2004-04-05 |
Family
ID=18544216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017187A Expired - Fee Related JP3515725B2 (ja) | 2000-01-26 | 2000-01-26 | 低電流増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3515725B2 (ja) |
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| US6888411B2 (en) * | 2003-06-06 | 2005-05-03 | Broadcom Corporation | Radio frequency variable gain amplifier with linearity insensitive to gain |
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| JP5743850B2 (ja) * | 2011-10-28 | 2015-07-01 | 株式会社東芝 | 集積回路 |
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| JPH04105358A (ja) | 1990-08-24 | 1992-04-07 | Nec Corp | 半導体装置 |
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2001
- 2001-01-25 US US09/769,540 patent/US6542036B2/en not_active Expired - Fee Related
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| US20010009390A1 (en) | 2001-07-26 |
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