JPH06132734A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
- Publication number
- JPH06132734A JPH06132734A JP4281772A JP28177292A JPH06132734A JP H06132734 A JPH06132734 A JP H06132734A JP 4281772 A JP4281772 A JP 4281772A JP 28177292 A JP28177292 A JP 28177292A JP H06132734 A JPH06132734 A JP H06132734A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- source
- gate
- power supply
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 電源電圧の変動に影響されずに一定の中間電
圧を設定することができる定電圧発生回路を提供する。 【構成】 電源電圧の増減変動に応じて同じ傾向で増減
変動する第１の電圧を発生する第１のバイアス設定回路
及び同じ傾向で増減変化する２端子間電圧を発生する第
２のバイアス設定回路と、２電源電圧の高電圧電源側に
ドレインが接続されると共にゲートに上記第１の電圧が
印加され且つソースから中間電圧を発生する第１の電界
効果トランジスタと、ドレインが第１の電界効果トラン
ジスタのソースに接続されゲート・ソース間に２端子間
電圧が印加される第２の電界効果トランジスタとを備
え、第１の電圧変動を第１の電界効果トランジスタのゲ
ート・ソース間電圧の変化で相殺することで一定の中間
電圧を発生するようにした。
圧を設定することができる定電圧発生回路を提供する。 【構成】 電源電圧の増減変動に応じて同じ傾向で増減
変動する第１の電圧を発生する第１のバイアス設定回路
及び同じ傾向で増減変化する２端子間電圧を発生する第
２のバイアス設定回路と、２電源電圧の高電圧電源側に
ドレインが接続されると共にゲートに上記第１の電圧が
印加され且つソースから中間電圧を発生する第１の電界
効果トランジスタと、ドレインが第１の電界効果トラン
ジスタのソースに接続されゲート・ソース間に２端子間
電圧が印加される第２の電界効果トランジスタとを備
え、第１の電圧変動を第１の電界効果トランジスタのゲ
ート・ソース間電圧の変化で相殺することで一定の中間
電圧を発生するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧の変動があっ
ても一定の電圧を発生する定電圧発生回路に関する。
ても一定の電圧を発生する定電圧発生回路に関する。
【０００２】
【従来の技術】従来、電子回路において、電源電圧から
電圧変動の無い定電圧（以下、中間電圧という）を得る
場合に、図１７（ａ）あるいは同図（ｂ）に示すような
電圧発生回路が適用されていた。
電圧変動の無い定電圧（以下、中間電圧という）を得る
場合に、図１７（ａ）あるいは同図（ｂ）に示すような
電圧発生回路が適用されていた。
【０００３】同図（ａ）に示す回路は、電源電圧ＶDDの
供給端子とグランド端子との間に分圧抵抗１，２が直列
に接続され、抵抗分割された電圧ＶR を、発生させるべ
き中間電圧としている。この様な回路は「Donald B Est
reich: A Monolithic Wide-Band GaAs IC Amplifier; S
C-17,No.6,1982」等の文献に示されている。一方、同図
（ｂ）に示す回路は、ゲート・ソース間が短絡されるこ
とによってドレイン・ソース間が高インピーダンスとな
る電界効果トランジスタ（以下、ＦＥＴという）３とダ
イオード４が、電源電圧ＶDDの供給端子とグランド端子
間に直列に接続され、ＦＥＴ３から供給されるほぼ一定
の順方向電流によってダイオード４に発生するダイオー
ド電圧ＶR を所定の中間電圧としている。又、ＦＥＴ３
とグランド端子間に複数のダイオードを直列に接続する
ことによって、単一のダイオードによるダイオード電圧
の整数倍の電圧ＶR を発生するものがある。そしてこの
様な回路は「W.T.Colleran Wideband Monolirhic GaAs
Amplifier Using Cascodes,Vol.23,No.1987 」等の文献
に示されている。
供給端子とグランド端子との間に分圧抵抗１，２が直列
に接続され、抵抗分割された電圧ＶR を、発生させるべ
き中間電圧としている。この様な回路は「Donald B Est
reich: A Monolithic Wide-Band GaAs IC Amplifier; S
C-17,No.6,1982」等の文献に示されている。一方、同図
（ｂ）に示す回路は、ゲート・ソース間が短絡されるこ
とによってドレイン・ソース間が高インピーダンスとな
る電界効果トランジスタ（以下、ＦＥＴという）３とダ
イオード４が、電源電圧ＶDDの供給端子とグランド端子
間に直列に接続され、ＦＥＴ３から供給されるほぼ一定
の順方向電流によってダイオード４に発生するダイオー
ド電圧ＶR を所定の中間電圧としている。又、ＦＥＴ３
とグランド端子間に複数のダイオードを直列に接続する
ことによって、単一のダイオードによるダイオード電圧
の整数倍の電圧ＶR を発生するものがある。そしてこの
様な回路は「W.T.Colleran Wideband Monolirhic GaAs
Amplifier Using Cascodes,Vol.23,No.1987 」等の文献
に示されている。
【０００４】
【発明が解決しようとする課題】ところが、図１７
（ａ）に示す回路にあっては、電源電圧ＶDDの変動に伴
って中間電圧ＶR が大幅に変動してしまい、安定性に欠
ける問題がある。一方、同図（ｂ）に示す回路にあって
は、接続されたダイオードの数に比例した中間電圧ＶR
を得ることができるが、単一のダイオード電圧は低いの
で、電源電圧ＶDD間において比較的高電圧を必要とする
場合には、多数個のダイオードが必要となり、ＩＣ化す
る場合にこれらのダイオードのチップ面積の占有率が増
加して集積度の向上が図れない等の問題を招来してい
た。
（ａ）に示す回路にあっては、電源電圧ＶDDの変動に伴
って中間電圧ＶR が大幅に変動してしまい、安定性に欠
ける問題がある。一方、同図（ｂ）に示す回路にあって
は、接続されたダイオードの数に比例した中間電圧ＶR
を得ることができるが、単一のダイオード電圧は低いの
で、電源電圧ＶDD間において比較的高電圧を必要とする
場合には、多数個のダイオードが必要となり、ＩＣ化す
る場合にこれらのダイオードのチップ面積の占有率が増
加して集積度の向上が図れない等の問題を招来してい
た。
【０００５】本発明はこのような従来の問題点に鑑みて
なされたものであり、任意の中間電圧を容易に設定する
ことができ、且つ電源電圧の変動に影響されずに一定の
中間電圧を設定することができる定電圧発生回路を提供
することを目的とする。
なされたものであり、任意の中間電圧を容易に設定する
ことができ、且つ電源電圧の変動に影響されずに一定の
中間電圧を設定することができる定電圧発生回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、２電源電圧間に接続され該電源電圧
の増減変動に応じて同じ傾向で増減変動する第１の電圧
を発生する第１のバイアス設定回路と、２電源電圧間に
接続され該電源電圧の増減変動に応じて同じ傾向で増減
変化する２端子間電圧を発生する第２のバイアス設定回
路と、２電源電圧の高電圧電源側にドレインが接続され
ると共にゲートに上記第１の電圧が印加され且つソース
から中間電圧を発生する第１の電界効果トランジスタ
と、ドレインが第１の電界効果トランジスタのソースに
接続されゲート・ソース間に２端子間電圧が印加される
第２の電界効果トランジスタとを備える構成とした。
るために本発明は、２電源電圧間に接続され該電源電圧
の増減変動に応じて同じ傾向で増減変動する第１の電圧
を発生する第１のバイアス設定回路と、２電源電圧間に
接続され該電源電圧の増減変動に応じて同じ傾向で増減
変化する２端子間電圧を発生する第２のバイアス設定回
路と、２電源電圧の高電圧電源側にドレインが接続され
ると共にゲートに上記第１の電圧が印加され且つソース
から中間電圧を発生する第１の電界効果トランジスタ
と、ドレインが第１の電界効果トランジスタのソースに
接続されゲート・ソース間に２端子間電圧が印加される
第２の電界効果トランジスタとを備える構成とした。
【０００７】
【作用】このような構成を有する本発明の定電圧発生回
路によれば、第１のバイアス設定回路は電源電圧の変動
に応じて同じ傾向に変化する第１の電圧を発生する。第
２のバイアス設定回路も電源電圧の変動に応じて同じ傾
向に変化する２端子間電圧を発生する。そして、電源電
圧が上昇するように変動した場合には、２端子間電圧が
増加することによって第２のＦＥＴのゲート・ソース間
電圧が上昇して第１，第２のＦＥＴのドレイン・ソース
路を流れる電流が増加すると共に、第１のＦＥＴのゲー
ト・ソース間のバイアス電圧が増加する。したがって、
第１の電圧の上昇分が第１のＦＥＴのゲート・ソース間
電圧の増加分によって相殺されることとなり、中間電圧
の変動は大幅に低減される。一方、電源電圧が降下する
ように変動した場合には、２端子間電圧が減少すること
によって第２のＦＥＴのゲート・ソース間のバイアス電
圧が減少して第１，第２のＦＥＴのドレイン・ソース路
を流れる電流が減少すると共に、第１のＦＥＴのゲート
・ソース間電圧が減少する。したがって、第１の電圧の
降下分が第１のＦＥＴのゲート・ソース間電圧の減少分
によって相殺されることとなり、調整出力電圧の変動は
大幅に低減される。
路によれば、第１のバイアス設定回路は電源電圧の変動
に応じて同じ傾向に変化する第１の電圧を発生する。第
２のバイアス設定回路も電源電圧の変動に応じて同じ傾
向に変化する２端子間電圧を発生する。そして、電源電
圧が上昇するように変動した場合には、２端子間電圧が
増加することによって第２のＦＥＴのゲート・ソース間
電圧が上昇して第１，第２のＦＥＴのドレイン・ソース
路を流れる電流が増加すると共に、第１のＦＥＴのゲー
ト・ソース間のバイアス電圧が増加する。したがって、
第１の電圧の上昇分が第１のＦＥＴのゲート・ソース間
電圧の増加分によって相殺されることとなり、中間電圧
の変動は大幅に低減される。一方、電源電圧が降下する
ように変動した場合には、２端子間電圧が減少すること
によって第２のＦＥＴのゲート・ソース間のバイアス電
圧が減少して第１，第２のＦＥＴのドレイン・ソース路
を流れる電流が減少すると共に、第１のＦＥＴのゲート
・ソース間電圧が減少する。したがって、第１の電圧の
降下分が第１のＦＥＴのゲート・ソース間電圧の減少分
によって相殺されることとなり、調整出力電圧の変動は
大幅に低減される。
【０００８】
【実施例】まず、本発明による定電圧発生回路の基本構
成及び原理を図１に基いて説明する。
成及び原理を図１に基いて説明する。
【０００９】同図において、供給される２電源電圧ＶDD
とＶSS（但し、相互の電圧関係は、ＶDD＞ＶSSである）
が印加される電源供給端子間に、第１のバイアス設定回
路５と第２のバイアス設定回路６が設けられている。
尚、説明の都合上、以下に述べる電圧は、電源電圧ＶSS
を基準とするものとする。
とＶSS（但し、相互の電圧関係は、ＶDD＞ＶSSである）
が印加される電源供給端子間に、第１のバイアス設定回
路５と第２のバイアス設定回路６が設けられている。
尚、説明の都合上、以下に述べる電圧は、電源電圧ＶSS
を基準とするものとする。
【００１０】第１のバイアス設定回路５が発生する第１
の電圧Ｖa が第１のＦＥＴ７のゲートに印加され、第２
のバイアス設定回路６が発生する第２の電圧Ｖb が第２
のＦＥＴ８のゲートに印加されるように配線されてい
る。又、第１のＦＥＴ７のドレインは電源電圧ＶDDの電
源供給端子に接続され、ソースは中間電圧ＶR を出力す
るノードとなっている。更に、第２のＦＥＴ８のドレイ
ンが第１のＦＥＴ７のソースに接続されると共に、第２
のＦＥＴのソースが、第２のバイアス設定回路６で設定
される第３の電圧Ｖc でバイアスされている。
の電圧Ｖa が第１のＦＥＴ７のゲートに印加され、第２
のバイアス設定回路６が発生する第２の電圧Ｖb が第２
のＦＥＴ８のゲートに印加されるように配線されてい
る。又、第１のＦＥＴ７のドレインは電源電圧ＶDDの電
源供給端子に接続され、ソースは中間電圧ＶR を出力す
るノードとなっている。更に、第２のＦＥＴ８のドレイ
ンが第１のＦＥＴ７のソースに接続されると共に、第２
のＦＥＴのソースが、第２のバイアス設定回路６で設定
される第３の電圧Ｖc でバイアスされている。
【００１１】ここで、第１のバイアス設定回路５は、２
電源電圧ＶDD，ＶSS間の電圧（ＶDD−ＶSS）の変動に対
応して、同じ傾向の所定変化率ΔＶa で変化する第１の
電圧Ｖa を出力する回路が適用されている。即ち、電圧
（ＶDD−ＶSS）が増加する場合には、第１の電圧Ｖa も
変化率ΔＶa に応じて上昇し、逆に電圧（ＶDD−ＶSS）
が減少する場合には第１の電圧Ｖa も変化率ΔＶa に応
じて降下する回路が適用されている。
電源電圧ＶDD，ＶSS間の電圧（ＶDD−ＶSS）の変動に対
応して、同じ傾向の所定変化率ΔＶa で変化する第１の
電圧Ｖa を出力する回路が適用されている。即ち、電圧
（ＶDD−ＶSS）が増加する場合には、第１の電圧Ｖa も
変化率ΔＶa に応じて上昇し、逆に電圧（ＶDD−ＶSS）
が減少する場合には第１の電圧Ｖa も変化率ΔＶa に応
じて降下する回路が適用されている。
【００１２】又、第２のバイアス設定回路６は、電圧
（ＶDD−ＶSS）の変動に対して、同じ傾向の変化率ΔＶ
bcで電圧Ｖb とＶc との２端子間電圧（Ｖb −Ｖc ）が
変化する回路が適用されている。即ち、電源電圧（ＶDD
−ＶSS）が増加する場合には、２端子間電圧電位差（Ｖ
b −Ｖc ）が変化率ΔＶbcに従って増加し、逆に電圧
（ＶDD−ＶSS）が減少する場合には電位差（Ｖb −Ｖc
）が変化率ΔＶbcに従って減少する回路が適用されて
いる。
（ＶDD−ＶSS）の変動に対して、同じ傾向の変化率ΔＶ
bcで電圧Ｖb とＶc との２端子間電圧（Ｖb −Ｖc ）が
変化する回路が適用されている。即ち、電源電圧（ＶDD
−ＶSS）が増加する場合には、２端子間電圧電位差（Ｖ
b −Ｖc ）が変化率ΔＶbcに従って増加し、逆に電圧
（ＶDD−ＶSS）が減少する場合には電位差（Ｖb −Ｖc
）が変化率ΔＶbcに従って減少する回路が適用されて
いる。
【００１３】次に動作を説明する。まず、電圧（ＶDD−
ＶSS）が増加した場合には、その増加分ΔＶDSに応じて
第１の電圧Ｖa が上昇すると同時に、電位差（Ｖb −Ｖ
c ）が増加する。そして、この電位差（Ｖb −Ｖc ）の
増加に伴って、第２のＦＥＴ８のソース電流Ｉs が増加
する。一方、第１のＦＥＴ７のドレイン・ソース路を流
れる電流も上記ソース電流Ｉs と等しくなる結果、第１
のＦＥＴ７のゲートソース間電圧ＶGS7 も必然的に増加
する。ここで、一定電圧に保持されるべき中間電圧ＶR
は、第１の電圧Ｖa からゲートソース間電圧ＶGS7 だけ
降下した電圧（即ち、ＶR ＝Ｖa −ＶGS7 ）であるの
で、第１の電圧Ｖa の上昇分がゲートソース間電圧Ｖ
GS7 の増加分によって相殺されて、中間電圧ＶR の電圧
変動が低減されることとなる。
ＶSS）が増加した場合には、その増加分ΔＶDSに応じて
第１の電圧Ｖa が上昇すると同時に、電位差（Ｖb −Ｖ
c ）が増加する。そして、この電位差（Ｖb −Ｖc ）の
増加に伴って、第２のＦＥＴ８のソース電流Ｉs が増加
する。一方、第１のＦＥＴ７のドレイン・ソース路を流
れる電流も上記ソース電流Ｉs と等しくなる結果、第１
のＦＥＴ７のゲートソース間電圧ＶGS7 も必然的に増加
する。ここで、一定電圧に保持されるべき中間電圧ＶR
は、第１の電圧Ｖa からゲートソース間電圧ＶGS7 だけ
降下した電圧（即ち、ＶR ＝Ｖa −ＶGS7 ）であるの
で、第１の電圧Ｖa の上昇分がゲートソース間電圧Ｖ
GS7 の増加分によって相殺されて、中間電圧ＶR の電圧
変動が低減されることとなる。
【００１４】逆に、電圧（ＶDD−ＶSS）が減少した場合
には、その減少分ΔＶDSに応じて第１の電圧Ｖa が降下
すると同時に、電位差（Ｖb −Ｖc ）が減少する。そし
て、この電位差（Ｖb −Ｖc ）の減少は第２のＦＥＴ８
のゲート・ソース間電圧ＶGS8 のバイアスが減少するこ
と等価であるので、第２のＦＥＴ８のソース電流Ｉsが
減少する。一方、第１のＦＥＴ７のドレイン・ソース路
を流れる電流も上記ソース電流Ｉs と等しくなる結果、
第１のＦＥＴ７のゲートソース間電圧ＶGS7 も必然的に
減少する。ここで、一定電圧に保持されるべき中間電圧
ＶR は、第１の電圧Ｖa からゲートソース間電圧ＶGS7
だけ降下した電圧（即ち、ＶR ＝Ｖa −ＶGS7 ）である
ので、第１の電圧Ｖa の降下分がゲートソース間電圧Ｖ
GS7 の減少分によって相殺されて、中間電圧ＶR の電圧
変動が低減される。
には、その減少分ΔＶDSに応じて第１の電圧Ｖa が降下
すると同時に、電位差（Ｖb −Ｖc ）が減少する。そし
て、この電位差（Ｖb −Ｖc ）の減少は第２のＦＥＴ８
のゲート・ソース間電圧ＶGS8 のバイアスが減少するこ
と等価であるので、第２のＦＥＴ８のソース電流Ｉsが
減少する。一方、第１のＦＥＴ７のドレイン・ソース路
を流れる電流も上記ソース電流Ｉs と等しくなる結果、
第１のＦＥＴ７のゲートソース間電圧ＶGS7 も必然的に
減少する。ここで、一定電圧に保持されるべき中間電圧
ＶR は、第１の電圧Ｖa からゲートソース間電圧ＶGS7
だけ降下した電圧（即ち、ＶR ＝Ｖa −ＶGS7 ）である
ので、第１の電圧Ｖa の降下分がゲートソース間電圧Ｖ
GS7 の減少分によって相殺されて、中間電圧ＶR の電圧
変動が低減される。
【００１５】次に、本発明の第１の実施例を図２に基い
て説明する。尚、この実施例では、ガリウム砒素（Ｇａ
Ａｓ）半導体プロセスによるＭＥＳＦＥＴが適用されて
いる。まず、同図（ａ）に基いて回路構成を説明する
と、図１中の第１のバイアス設定回路５に相当する回路
が、ＦＥＴ Ｑ1 と抵抗Ｒで形成され、第２のバイアス
設定回路６に相当する回路が、ＦＥＴ Ｑ2 ，Ｑ3 及び
ダイオードＤ１〜Ｄ４で形成され、ＦＥＴ Ｑ4 がＦＥ
Ｔ７に相当し、ＦＥＴ Ｑ5 がＦＥＴ８に相当してい
る。
て説明する。尚、この実施例では、ガリウム砒素（Ｇａ
Ａｓ）半導体プロセスによるＭＥＳＦＥＴが適用されて
いる。まず、同図（ａ）に基いて回路構成を説明する
と、図１中の第１のバイアス設定回路５に相当する回路
が、ＦＥＴ Ｑ1 と抵抗Ｒで形成され、第２のバイアス
設定回路６に相当する回路が、ＦＥＴ Ｑ2 ，Ｑ3 及び
ダイオードＤ１〜Ｄ４で形成され、ＦＥＴ Ｑ4 がＦＥ
Ｔ７に相当し、ＦＥＴ Ｑ5 がＦＥＴ８に相当してい
る。
【００１６】即ち、電源ＶDDに接続されたＦＥＴ Ｑ1
は、ゲート・ソースが共通接続されることにより比較的
変動の少ない電流ＩR を流す高インピーダンス素子とし
て機能しており、抵抗Ｒはこの電流に基く電圧降下によ
って第１の電圧Ｖa を発生する。電圧Ｖa はＦＥＴ Ｑ
2 とＱ4 のゲートに印加されている。ＦＥＴ Ｑ2 のソ
ースは、２個のダイオードＤ1 ，Ｄ2 が直列に接続さ
れ、更に、ゲート・ソースが共通接続されることにより
比較的変動の少ない電流を流す高インピーダンス素子と
して機能するＦＥＴ Ｑ3 を介してグランドに接続され
ている。そして、ＦＥＴ Ｑ3 のドレインに発生する第
２の電圧Ｖb がＦＥＴ Ｑ5 のゲートに印加されてい
る。ＦＥＴ Ｑ5 のソースは、カスケードに接続された
２個のダイオードＤ3 ，Ｄ4 を介してグランドに接続さ
れ、ドレインがＦＥＴ Ｑ4 のソースに接続し、その接
続ノードに中間電圧ＶR が発生する。尚、２個のダイオ
ードＤ3 ，Ｄ4 は、ＦＥＴ Ｑ5 のソース電位をバイア
ス設定するための第３の電圧Ｖc を発生するレベルシフ
ト回路としての機能を有しており、第２の電圧Ｖb とソ
ース電位Ｖc との電位差（Ｖb −Ｖc ）がＦＥＴ Ｑ5
のゲート・ソース間電圧ＶGSQ5となっている。
は、ゲート・ソースが共通接続されることにより比較的
変動の少ない電流ＩR を流す高インピーダンス素子とし
て機能しており、抵抗Ｒはこの電流に基く電圧降下によ
って第１の電圧Ｖa を発生する。電圧Ｖa はＦＥＴ Ｑ
2 とＱ4 のゲートに印加されている。ＦＥＴ Ｑ2 のソ
ースは、２個のダイオードＤ1 ，Ｄ2 が直列に接続さ
れ、更に、ゲート・ソースが共通接続されることにより
比較的変動の少ない電流を流す高インピーダンス素子と
して機能するＦＥＴ Ｑ3 を介してグランドに接続され
ている。そして、ＦＥＴ Ｑ3 のドレインに発生する第
２の電圧Ｖb がＦＥＴ Ｑ5 のゲートに印加されてい
る。ＦＥＴ Ｑ5 のソースは、カスケードに接続された
２個のダイオードＤ3 ，Ｄ4 を介してグランドに接続さ
れ、ドレインがＦＥＴ Ｑ4 のソースに接続し、その接
続ノードに中間電圧ＶR が発生する。尚、２個のダイオ
ードＤ3 ，Ｄ4 は、ＦＥＴ Ｑ5 のソース電位をバイア
ス設定するための第３の電圧Ｖc を発生するレベルシフ
ト回路としての機能を有しており、第２の電圧Ｖb とソ
ース電位Ｖc との電位差（Ｖb −Ｖc ）がＦＥＴ Ｑ5
のゲート・ソース間電圧ＶGSQ5となっている。
【００１７】図２（ｂ）は、電源電圧ＶDDの変動に伴
う、第１の電圧Ｖa と第２の電圧Ｖbと第３の電圧Ｖc
及び、ＦＥＴ Ｑ2 のソース電位Ｖd と中間電圧ＶR の
変動を２３℃の室温下で実測した測定結果を示す。尚、
電源電圧ＶDDは、ＭＥＳＦＥＴを適用した電子回路を想
定して、４ボルトないし６ボルトの範囲で変化させた場
合である。
う、第１の電圧Ｖa と第２の電圧Ｖbと第３の電圧Ｖc
及び、ＦＥＴ Ｑ2 のソース電位Ｖd と中間電圧ＶR の
変動を２３℃の室温下で実測した測定結果を示す。尚、
電源電圧ＶDDは、ＭＥＳＦＥＴを適用した電子回路を想
定して、４ボルトないし６ボルトの範囲で変化させた場
合である。
【００１８】第１の電圧Ｖa は、ＦＥＴ Ｑ1 の内部イ
ンピーダンスがたとえ高くともその値は有限であるの
で、電流ＩR が電圧ＶDDに依存して変化するために、わ
ずかの電圧依存性を有しており、電圧ＶDDの変動と同じ
傾向で増減変化する。又、電圧Ｖa の変化に伴って電圧
Ｖd も変化する。第２の電圧Ｖb は、２個のダイオード
Ｄ1 とＤ2 に生じるダイオード電圧によってレベルシフ
トされた電圧であり、これらのダイオードＤ1 とＤ2 を
流れる電流ＩD が変化してもダイオード電圧は殆ど変化
しないので、電圧ＶDDの変動と同じ傾向で増減変化す
る。一方、第３の電圧Ｖc は、２個のダイオードＤ3 と
Ｄ4 によるダイオード電圧であるので、これらに流れる
電流Ｉs が変化しても殆ど変化しない。したがって、第
２の電圧Ｖbと第３の電圧Ｖc との２端子間電圧（Ｖb
−Ｖc ）は、電圧ＶDDの増加にともなって増加し、逆に
電圧ＶDDの減少にともなって減少することとなる。
ンピーダンスがたとえ高くともその値は有限であるの
で、電流ＩR が電圧ＶDDに依存して変化するために、わ
ずかの電圧依存性を有しており、電圧ＶDDの変動と同じ
傾向で増減変化する。又、電圧Ｖa の変化に伴って電圧
Ｖd も変化する。第２の電圧Ｖb は、２個のダイオード
Ｄ1 とＤ2 に生じるダイオード電圧によってレベルシフ
トされた電圧であり、これらのダイオードＤ1 とＤ2 を
流れる電流ＩD が変化してもダイオード電圧は殆ど変化
しないので、電圧ＶDDの変動と同じ傾向で増減変化す
る。一方、第３の電圧Ｖc は、２個のダイオードＤ3 と
Ｄ4 によるダイオード電圧であるので、これらに流れる
電流Ｉs が変化しても殆ど変化しない。したがって、第
２の電圧Ｖbと第３の電圧Ｖc との２端子間電圧（Ｖb
−Ｖc ）は、電圧ＶDDの増加にともなって増加し、逆に
電圧ＶDDの減少にともなって減少することとなる。
【００１９】この結果、電圧ＶDDが増加するように変動
した場合には、電圧（Ｖb −Ｖc ）の増加によってＦＥ
Ｔ Ｑ5 のゲート・ソース間電圧ＶGSQ5が増加して、Ｆ
ＥＴＱ5 を流れる電流Ｉs が増加することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ4 に流れる電流と等しいの
で、電流Ｉs の増加にともなってＦＥＴ Ｑ４のゲート
・ソース間電圧ＶGSQ4も大きくなる。このことは、第１
の電圧Ｖa が上昇してもＦＥＴ Ｑ4 のソース電位、即
ち中間電圧ＶR は、電圧ＶGSQ4の拡大による電圧分だけ
第１の電圧Ｖa よりも低い電位となるので、第１の電圧
Ｖa の上昇分が電圧ＶGSQ4の拡大分の電圧で相殺される
こととなり、中間電圧ＶR の変動が抑止される。
した場合には、電圧（Ｖb −Ｖc ）の増加によってＦＥ
Ｔ Ｑ5 のゲート・ソース間電圧ＶGSQ5が増加して、Ｆ
ＥＴＱ5 を流れる電流Ｉs が増加することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ4 に流れる電流と等しいの
で、電流Ｉs の増加にともなってＦＥＴ Ｑ４のゲート
・ソース間電圧ＶGSQ4も大きくなる。このことは、第１
の電圧Ｖa が上昇してもＦＥＴ Ｑ4 のソース電位、即
ち中間電圧ＶR は、電圧ＶGSQ4の拡大による電圧分だけ
第１の電圧Ｖa よりも低い電位となるので、第１の電圧
Ｖa の上昇分が電圧ＶGSQ4の拡大分の電圧で相殺される
こととなり、中間電圧ＶR の変動が抑止される。
【００２０】逆に、電圧ＶDDが減少するように変動した
場合には、電圧（Ｖb −Ｖc ）の減少によってＦＥＴ
Ｑ5 のゲート・ソース間電圧ＶGSQ5が減少して、ＦＥＴ
Ｑ5 を流れる電流Ｉs が減少することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ4 に流れる電流と等しいの
で、電流Ｉs の減少にともなってＦＥＴ Ｑ4 のゲート
・ソース間電圧ＶGSQ4も小さくなる。このことは、第１
の電圧Ｖa が降下しても、第１の電圧Ｖa の降下分が電
圧ＶGSQ4の減少分の電圧で相殺されることとなり、中間
電圧ＶR の変動が抑止される。
場合には、電圧（Ｖb −Ｖc ）の減少によってＦＥＴ
Ｑ5 のゲート・ソース間電圧ＶGSQ5が減少して、ＦＥＴ
Ｑ5 を流れる電流Ｉs が減少することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ4 に流れる電流と等しいの
で、電流Ｉs の減少にともなってＦＥＴ Ｑ4 のゲート
・ソース間電圧ＶGSQ4も小さくなる。このことは、第１
の電圧Ｖa が降下しても、第１の電圧Ｖa の降下分が電
圧ＶGSQ4の減少分の電圧で相殺されることとなり、中間
電圧ＶR の変動が抑止される。
【００２１】このように、この実施例によれば、電源電
圧ＶDDの変動に依存しない極めて安定な中間電圧ＶR を
発生することができる。
圧ＶDDの変動に依存しない極めて安定な中間電圧ＶR を
発生することができる。
【００２２】次に、第２の実施例を図３〜図４に基いて
説明する。尚、図３（ａ）に示す回路図において図２
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、第１のバイアス回路を構成するＦＥＴ Ｑ1
の内部インピーダンスを大きくするために、ＦＥＴ Ｑ
1 のゲート・ソース間に所定値の抵抗Ｒ1 を接続し、そ
のゲートとグランドとの間に所定値の抵抗Ｒ2 を接続す
ることによって、電流ＩD の変動を抑制して、第１の電
圧Ｖa を発生させている。又、電源電圧ＶDDを５ボルト
としたときの中間電圧ＶR を１．７８ボルトに設定する
ため、図３（ｂ）に示すように、各々のＦＥＴ Ｑ1 〜
Ｑ5 のゲート長さを１．２μｍ、スレッショルド電圧を
−１ボルト、各々のゲート幅Ｗg と抵抗Ｒ1 ，Ｒ2 を所
定の値で設計されている。
説明する。尚、図３（ａ）に示す回路図において図２
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、第１のバイアス回路を構成するＦＥＴ Ｑ1
の内部インピーダンスを大きくするために、ＦＥＴ Ｑ
1 のゲート・ソース間に所定値の抵抗Ｒ1 を接続し、そ
のゲートとグランドとの間に所定値の抵抗Ｒ2 を接続す
ることによって、電流ＩD の変動を抑制して、第１の電
圧Ｖa を発生させている。又、電源電圧ＶDDを５ボルト
としたときの中間電圧ＶR を１．７８ボルトに設定する
ため、図３（ｂ）に示すように、各々のＦＥＴ Ｑ1 〜
Ｑ5 のゲート長さを１．２μｍ、スレッショルド電圧を
−１ボルト、各々のゲート幅Ｗg と抵抗Ｒ1 ，Ｒ2 を所
定の値で設計されている。
【００２３】図４は、かかる実施例の特性を数値データ
［同図（ａ）参照］と特性曲線図［同図（ｂ）参照］で
示す。図示するように、電源電圧ＶDDが４ボルト〜６ボ
ルトの範囲で変動したときの中間電圧ＶR の最大電圧Ｖ
RHと最小電圧ＶRLとの電圧差に対する電源電圧ＶDDの変
動量ΔＶDDとの比率（ＶRH−ＶRL）／ΔＶDDを電源電圧
依存度αとすると、電源電圧依存度αは、約２％以下の
範囲に収まることから、極めて安定な中間電圧ＶR を発
生する。尚、電流Ｉは図示の回路の消費電流を示す。
［同図（ａ）参照］と特性曲線図［同図（ｂ）参照］で
示す。図示するように、電源電圧ＶDDが４ボルト〜６ボ
ルトの範囲で変動したときの中間電圧ＶR の最大電圧Ｖ
RHと最小電圧ＶRLとの電圧差に対する電源電圧ＶDDの変
動量ΔＶDDとの比率（ＶRH−ＶRL）／ΔＶDDを電源電圧
依存度αとすると、電源電圧依存度αは、約２％以下の
範囲に収まることから、極めて安定な中間電圧ＶR を発
生する。尚、電流Ｉは図示の回路の消費電流を示す。
【００２４】次に、第３の実施例を図５〜図６に基いて
説明する。尚、図５（ａ）に示す回路図において図３
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、回路上は第２の実施例と同一であるが、中間
電圧ＶR を変更するための手段を講じたものである。即
ち、電源電圧ＶDDが５ボルトのときに２．０１１ボルト
の中間電圧ＶR を出力させようにしたものである。この
中間電圧ＶR のレベルシフトを実現するために、図５
（ｂ）に示すように、各々のＦＥＴ Ｑ1 〜Ｑ5 のゲー
ト長さを１．２μｍ、スレッショルド電圧を−１ボル
ト、各々のゲート幅Ｗg と抵抗Ｒ1 ，Ｒ2 を所定の値で
設計されている。このように、ＦＥＴＱ1 〜Ｑ5 のゲー
ト幅Ｗg 等を適宜に調整することによって、中間電圧Ｖ
R を変更することができる。尚、図６は、かかる実施例
の特性を数値データ［同図（ａ）参照］と特性曲線図
［同図（ｂ）参照］で示す。図示するように、電源電圧
ＶDDが４ボルト〜６ボルトの範囲で変動したときの中間
電圧ＶR の電源電圧依存度αは、約２％以下の範囲に収
まることから、極めて安定な中間電圧ＶR を発生する。
尚、電流Ｉは図示の回路の消費電流を示す。
説明する。尚、図５（ａ）に示す回路図において図３
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、回路上は第２の実施例と同一であるが、中間
電圧ＶR を変更するための手段を講じたものである。即
ち、電源電圧ＶDDが５ボルトのときに２．０１１ボルト
の中間電圧ＶR を出力させようにしたものである。この
中間電圧ＶR のレベルシフトを実現するために、図５
（ｂ）に示すように、各々のＦＥＴ Ｑ1 〜Ｑ5 のゲー
ト長さを１．２μｍ、スレッショルド電圧を−１ボル
ト、各々のゲート幅Ｗg と抵抗Ｒ1 ，Ｒ2 を所定の値で
設計されている。このように、ＦＥＴＱ1 〜Ｑ5 のゲー
ト幅Ｗg 等を適宜に調整することによって、中間電圧Ｖ
R を変更することができる。尚、図６は、かかる実施例
の特性を数値データ［同図（ａ）参照］と特性曲線図
［同図（ｂ）参照］で示す。図示するように、電源電圧
ＶDDが４ボルト〜６ボルトの範囲で変動したときの中間
電圧ＶR の電源電圧依存度αは、約２％以下の範囲に収
まることから、極めて安定な中間電圧ＶR を発生する。
尚、電流Ｉは図示の回路の消費電流を示す。
【００２５】次に、第４の実施例を図７〜図８に基いて
説明する。尚、図７（ａ）に示す回路図において図５
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、第３の実施例に示す回路にダイオードＤ2 を
付加すると共に、図７（ｂ）に示すように、各々のＦＥ
Ｔ Ｑ1 〜Ｑ5 のゲート長さを１．２μｍ、スレッショ
ルド電圧を−１ボルト、各々のゲート幅Ｗg と抵抗Ｒ1
，Ｒ2 を所定の値で設計されている。この結果、図８
（ａ）（ｂ）の特性測定結果に示すように、電源電圧Ｖ
DDが４ボルト〜６ボルトの範囲で変動したときの中間電
圧ＶR の電源電圧依存度αは、約２％以下の範囲に収ま
ることから、極めて安定な中間電圧ＶR を発生する。
尚、電流Ｉは図示の回路の消費電流を示す。
説明する。尚、図７（ａ）に示す回路図において図５
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、第３の実施例に示す回路にダイオードＤ2 を
付加すると共に、図７（ｂ）に示すように、各々のＦＥ
Ｔ Ｑ1 〜Ｑ5 のゲート長さを１．２μｍ、スレッショ
ルド電圧を−１ボルト、各々のゲート幅Ｗg と抵抗Ｒ1
，Ｒ2 を所定の値で設計されている。この結果、図８
（ａ）（ｂ）の特性測定結果に示すように、電源電圧Ｖ
DDが４ボルト〜６ボルトの範囲で変動したときの中間電
圧ＶR の電源電圧依存度αは、約２％以下の範囲に収ま
ることから、極めて安定な中間電圧ＶR を発生する。
尚、電流Ｉは図示の回路の消費電流を示す。
【００２６】次に、第５の実施例を図９〜図１０に基い
て説明する。尚、図８（ａ）に示す回路図において図７
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、回路上は第４の実施例と同一であるが、中間
電圧ＶR を変更するために、図９（ｂ）に示すように、
各々のＦＥＴ Ｑ1 〜Ｑ5 のゲート長さを１．２μｍ、
スレッショルド電圧を−１ボルト、各々のゲート幅Ｗg
と抵抗Ｒ1 ，Ｒ2 を所定の値で設計されている。この結
果、図１０（ａ）（ｂ）の特性測定結果に示すように、
電源電圧ＶDDが４ボルト〜６ボルトの範囲で変動したと
きの中間電圧ＶR の電源電圧依存度αは、約２％以下の
範囲に収まることから、極めて安定な中間電圧ＶR を発
生する。尚、電流Ｉは図示の回路の消費電流を示す。
て説明する。尚、図８（ａ）に示す回路図において図７
（ａ）と同一又は相当する部分を同一符号で示す。この
実施例は、回路上は第４の実施例と同一であるが、中間
電圧ＶR を変更するために、図９（ｂ）に示すように、
各々のＦＥＴ Ｑ1 〜Ｑ5 のゲート長さを１．２μｍ、
スレッショルド電圧を−１ボルト、各々のゲート幅Ｗg
と抵抗Ｒ1 ，Ｒ2 を所定の値で設計されている。この結
果、図１０（ａ）（ｂ）の特性測定結果に示すように、
電源電圧ＶDDが４ボルト〜６ボルトの範囲で変動したと
きの中間電圧ＶR の電源電圧依存度αは、約２％以下の
範囲に収まることから、極めて安定な中間電圧ＶR を発
生する。尚、電流Ｉは図示の回路の消費電流を示す。
【００２７】次に、第６の実施例を図１１〜図１２に基
いて説明する。尚、図１１（ａ）に示す回路図において
図９（ａ）と同一又は相当する部分を同一符号で示す。
この実施例は、図９（ａ）中のダイオードＤ2 を取除く
一方、新たなダイオードＤ5を付加し、更に、図１１
（ｂ）に示すように、各々のＦＥＴ Ｑ1 〜Ｑ5 のゲー
ト長さを１．２μｍ、スレッショルド電圧を−１ボル
ト、各々のゲート幅Ｗg と抵抗Ｒ1 ，Ｒ2 を所定の値で
設計することによって、中間電圧ＶR を他の値にレベル
シフトさせたものである。この結果、図１２（ａ）
（ｂ）の特性測定結果に示すように、電源電圧ＶDDが４
ボルト〜６ボルトの範囲で変動したときの中間電圧ＶR
の電源電圧依存度αは、約２％以下の範囲に収まること
から、極めて安定な中間電圧ＶR を発生する。尚、電流
Ｉは図示の回路の消費電流を示す。
いて説明する。尚、図１１（ａ）に示す回路図において
図９（ａ）と同一又は相当する部分を同一符号で示す。
この実施例は、図９（ａ）中のダイオードＤ2 を取除く
一方、新たなダイオードＤ5を付加し、更に、図１１
（ｂ）に示すように、各々のＦＥＴ Ｑ1 〜Ｑ5 のゲー
ト長さを１．２μｍ、スレッショルド電圧を−１ボル
ト、各々のゲート幅Ｗg と抵抗Ｒ1 ，Ｒ2 を所定の値で
設計することによって、中間電圧ＶR を他の値にレベル
シフトさせたものである。この結果、図１２（ａ）
（ｂ）の特性測定結果に示すように、電源電圧ＶDDが４
ボルト〜６ボルトの範囲で変動したときの中間電圧ＶR
の電源電圧依存度αは、約２％以下の範囲に収まること
から、極めて安定な中間電圧ＶR を発生する。尚、電流
Ｉは図示の回路の消費電流を示す。
【００２８】次に、第７の実施例を図１３〜図１４に基
いて説明する。まず、図１３（ａ）に示す回路を図１に
対応させて説明すると、図１中の第１のバイアス設定回
路５に相当する回路が、ＦＥＴ Ｑ6 と抵抗Ｒ3 で形成
され、第２のバイアス設定回路５が、抵抗Ｒ4 ，Ｒ5 及
びダイオードＤ7 ，Ｄ8 で形成され、ＦＥＴ Ｑ7 がＦ
ＥＴ７に相当し、ＦＥＴ Ｑ8 がＦＥＴ８に相当してい
る。更に、ダイオードＤ6 は、中間電圧ＶR を調整する
ためのレベルシフト用ダイオードである。
いて説明する。まず、図１３（ａ）に示す回路を図１に
対応させて説明すると、図１中の第１のバイアス設定回
路５に相当する回路が、ＦＥＴ Ｑ6 と抵抗Ｒ3 で形成
され、第２のバイアス設定回路５が、抵抗Ｒ4 ，Ｒ5 及
びダイオードＤ7 ，Ｄ8 で形成され、ＦＥＴ Ｑ7 がＦ
ＥＴ７に相当し、ＦＥＴ Ｑ8 がＦＥＴ８に相当してい
る。更に、ダイオードＤ6 は、中間電圧ＶR を調整する
ためのレベルシフト用ダイオードである。
【００２９】即ち、電源ＶDDに接続されたＦＥＴ Ｑ6
は、ゲート・ソースが共通接続されることにより比較的
変動の少ない電流ＩR を流す高インピーダンス素子とし
て機能しており、抵抗Ｒ3 はこの電流に基く電圧降下に
よって第１の電圧Ｖa を発生する。電圧Ｖa はＦＥＴ
Ｑ7 のゲートに印加されている。抵抗Ｒ4 とＲ5 は、電
源電圧ＶDDとグランドとの間に直列に接続されて分圧抵
抗としての機能を有し、その分圧電圧Ｖb が第２の電圧
としてＦＥＴ Ｑ8 のゲートに印加されている。ＦＥＴ
Ｑ7 のソースは、ダイオードＤ6 を介してＦＥＴ Ｑ
8 のドレインに接続され、その接続ノードに中間電圧Ｖ
R が発生する。更に、ＦＥＴ Ｑ8 のソースが、カスケ
ード接続されたダイオードＤ7 ，Ｄ8 を介してグランド
に接続されている。尚、２個のダイオードＤ7 ，Ｄ8
は、ＦＥＴ Ｑ8 のソース電位をバイアス設定するため
の第３の電圧Ｖc を発生するレベルシフト回路としての
機能を有しており、第２の電圧Ｖb とソース電位Ｖc と
の２端子間電圧（Ｖb −Ｖc）がＦＥＴ Ｑ8 のゲート
・ソース間電圧ＶGSQ8となっている。
は、ゲート・ソースが共通接続されることにより比較的
変動の少ない電流ＩR を流す高インピーダンス素子とし
て機能しており、抵抗Ｒ3 はこの電流に基く電圧降下に
よって第１の電圧Ｖa を発生する。電圧Ｖa はＦＥＴ
Ｑ7 のゲートに印加されている。抵抗Ｒ4 とＲ5 は、電
源電圧ＶDDとグランドとの間に直列に接続されて分圧抵
抗としての機能を有し、その分圧電圧Ｖb が第２の電圧
としてＦＥＴ Ｑ8 のゲートに印加されている。ＦＥＴ
Ｑ7 のソースは、ダイオードＤ6 を介してＦＥＴ Ｑ
8 のドレインに接続され、その接続ノードに中間電圧Ｖ
R が発生する。更に、ＦＥＴ Ｑ8 のソースが、カスケ
ード接続されたダイオードＤ7 ，Ｄ8 を介してグランド
に接続されている。尚、２個のダイオードＤ7 ，Ｄ8
は、ＦＥＴ Ｑ8 のソース電位をバイアス設定するため
の第３の電圧Ｖc を発生するレベルシフト回路としての
機能を有しており、第２の電圧Ｖb とソース電位Ｖc と
の２端子間電圧（Ｖb −Ｖc）がＦＥＴ Ｑ8 のゲート
・ソース間電圧ＶGSQ8となっている。
【００３０】次に、かかる回路の動作を図１３（ｂ）に
基いて説明する。同図（ｂ）は、電源電圧ＶDDの変動に
伴う、第１の電圧Ｖa と第２の電圧Ｖb と第３の電圧Ｖ
c 及び、ＦＥＴ Ｑ7 のソース電位Ｖe と中間電圧ＶR
の変動を２３℃の室温下で実測した測定結果を示す。
尚、電源電圧ＶDDは、ＭＥＳＦＥＴを適用した電子回路
を想定して、４ボルトないし６ボルトの範囲で変化させ
た場合である。
基いて説明する。同図（ｂ）は、電源電圧ＶDDの変動に
伴う、第１の電圧Ｖa と第２の電圧Ｖb と第３の電圧Ｖ
c 及び、ＦＥＴ Ｑ7 のソース電位Ｖe と中間電圧ＶR
の変動を２３℃の室温下で実測した測定結果を示す。
尚、電源電圧ＶDDは、ＭＥＳＦＥＴを適用した電子回路
を想定して、４ボルトないし６ボルトの範囲で変化させ
た場合である。
【００３１】第１の電圧Ｖa は、ＦＥＴ Ｑ6 の内部イ
ンピーダンスがたとえ高くともその値は有限であるの
で、電流ＩR が電圧ＶDDに依存して変化するために、わ
ずかの電圧依存性を有しており、電圧ＶDDの変動と同じ
傾向で増減変化する。第２の電圧Ｖb は、抵抗Ｒ4 とＲ
5 による電源電圧ＶDDの分圧値ＶDD・Ｒ5 ／（Ｒ4 ＋Ｒ
5 ）であるので、電圧ＶDDの変動と同じ傾向で増減変化
する。一方、第３の電圧Ｖc は、２個のダイオードＤ7
とＤ8 によるダイオード電圧であるので、これらに流れ
る電流Ｉs が変化しても殆ど変化しない。したがって、
第２の電圧Ｖb と第３の電圧Ｖc との電位差（Ｖb −Ｖ
c ）は、電圧ＶDDの増加にともなって増加し、逆に電圧
ＶDDの減少にともなって減少することとなる。
ンピーダンスがたとえ高くともその値は有限であるの
で、電流ＩR が電圧ＶDDに依存して変化するために、わ
ずかの電圧依存性を有しており、電圧ＶDDの変動と同じ
傾向で増減変化する。第２の電圧Ｖb は、抵抗Ｒ4 とＲ
5 による電源電圧ＶDDの分圧値ＶDD・Ｒ5 ／（Ｒ4 ＋Ｒ
5 ）であるので、電圧ＶDDの変動と同じ傾向で増減変化
する。一方、第３の電圧Ｖc は、２個のダイオードＤ7
とＤ8 によるダイオード電圧であるので、これらに流れ
る電流Ｉs が変化しても殆ど変化しない。したがって、
第２の電圧Ｖb と第３の電圧Ｖc との電位差（Ｖb −Ｖ
c ）は、電圧ＶDDの増加にともなって増加し、逆に電圧
ＶDDの減少にともなって減少することとなる。
【００３２】この結果、電圧ＶDDが増加するように変動
した場合には、電圧（Ｖb −Ｖc ）の増加によってＦＥ
Ｔ Ｑ8 のゲート・ソース間電圧ＶGSQ8が増加して、Ｆ
ＥＴＱ8 を流れる電流Ｉs が増加することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ7 に流れる電流と等しいの
で、電流Ｉs の増加にともなってＦＥＴ Ｑ7 のゲート
・ソース間電圧ＶGSQ7も大きくなる。このことは、第１
の電圧Ｖa が上昇してもＦＥＴ Ｑ7 のソース電位Ｖe
は、電圧ＶGSQ7の拡大による電圧分だけ第１の電圧Ｖa
よりも低い電位となるので、第１の電圧Ｖa の上昇分が
電圧ＶGSQ7の拡大分の電圧で相殺されることとなる。そ
して、中間電圧ＶR はソース電位Ｖe からダイオードＤ
6 でレベルシフトされた電圧となるので、中間電圧ＶR
の変動が抑止される。
した場合には、電圧（Ｖb −Ｖc ）の増加によってＦＥ
Ｔ Ｑ8 のゲート・ソース間電圧ＶGSQ8が増加して、Ｆ
ＥＴＱ8 を流れる電流Ｉs が増加することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ7 に流れる電流と等しいの
で、電流Ｉs の増加にともなってＦＥＴ Ｑ7 のゲート
・ソース間電圧ＶGSQ7も大きくなる。このことは、第１
の電圧Ｖa が上昇してもＦＥＴ Ｑ7 のソース電位Ｖe
は、電圧ＶGSQ7の拡大による電圧分だけ第１の電圧Ｖa
よりも低い電位となるので、第１の電圧Ｖa の上昇分が
電圧ＶGSQ7の拡大分の電圧で相殺されることとなる。そ
して、中間電圧ＶR はソース電位Ｖe からダイオードＤ
6 でレベルシフトされた電圧となるので、中間電圧ＶR
の変動が抑止される。
【００３３】逆に、電圧ＶDDが減少するように変動した
場合には、電圧（Ｖb −Ｖc ）の減少によってＦＥＴ
Ｑ8 のゲート・ソース間電圧ＶGSQ8が減少して、ＦＥＴ
Ｑ8 を流れる電流Ｉs が減少することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ7 に流れる電流と等しいの
で、電流Ｉs の減少にともなってＦＥＴ Ｑ7 のゲート
・ソース間電圧ＶGSQ7も小さくなる。このことは、第１
の電圧Ｖa が降下しても、第１の電圧Ｖa の降下分が電
圧ＶGSQ7の減少分の電圧で相殺されることとなり、中間
電圧ＶR の変動が抑止される。
場合には、電圧（Ｖb −Ｖc ）の減少によってＦＥＴ
Ｑ8 のゲート・ソース間電圧ＶGSQ8が減少して、ＦＥＴ
Ｑ8 を流れる電流Ｉs が減少することとなる。ここ
で、電流Ｉs はＦＥＴ Ｑ7 に流れる電流と等しいの
で、電流Ｉs の減少にともなってＦＥＴ Ｑ7 のゲート
・ソース間電圧ＶGSQ7も小さくなる。このことは、第１
の電圧Ｖa が降下しても、第１の電圧Ｖa の降下分が電
圧ＶGSQ7の減少分の電圧で相殺されることとなり、中間
電圧ＶR の変動が抑止される。
【００３４】この実施例のように、第２のバイアス設定
回路における第２の電圧Ｖb を分圧抵抗Ｒ4 ，Ｒ5 で発
生させるようにしても、電源電圧ＶDDの変動に依存しな
い極めて安定な中間電圧ＶR を発生することができる。
回路における第２の電圧Ｖb を分圧抵抗Ｒ4 ，Ｒ5 で発
生させるようにしても、電源電圧ＶDDの変動に依存しな
い極めて安定な中間電圧ＶR を発生することができる。
【００３５】更に、各々のＦＥＴ Ｑ6 〜Ｑ8 のゲート
長さを１．２μｍ、スレッショルド電圧を−１ボルト、
各々のゲート幅Ｗg と抵抗Ｒ3 ，Ｒ4 ，Ｒ5 を、図１３
（ｃ）の表に示す所定値で設計した場合の特性測定結果
を図１４（ａ）（ｂ）に示す。同図（ａ）（ｂ）から明
らかなように、電源電圧ＶDDが４ボルト〜６ボルトの範
囲で変動したときの中間電圧ＶR の電源電圧依存度α
は、約２％以下の範囲に収まることから、極めて安定な
中間電圧ＶR を発生する。尚、電流Ｉは図示の回路の消
費電流を示す。
長さを１．２μｍ、スレッショルド電圧を−１ボルト、
各々のゲート幅Ｗg と抵抗Ｒ3 ，Ｒ4 ，Ｒ5 を、図１３
（ｃ）の表に示す所定値で設計した場合の特性測定結果
を図１４（ａ）（ｂ）に示す。同図（ａ）（ｂ）から明
らかなように、電源電圧ＶDDが４ボルト〜６ボルトの範
囲で変動したときの中間電圧ＶR の電源電圧依存度α
は、約２％以下の範囲に収まることから、極めて安定な
中間電圧ＶR を発生する。尚、電流Ｉは図示の回路の消
費電流を示す。
【００３６】次に、第８の実施例を図１５及び図１６に
基いて説明する。尚、図１５（ａ）に示す回路図におい
て図１３（ａ）と同一又は相当する部分を同一符号で示
す。この実施例は、第７の実施例に示す回路からダイオ
ードＤ6 を除去し、代わりにダイオードＤ9 を付加し、
更に、図１５（ｂ）に示すように、各々のＦＥＴ Ｑ6
〜Ｑ8 のゲート長さを１．２μｍ、スレッショルド電圧
を−１ボルト、各々のゲート幅Ｗg と抵抗Ｒ3 ，Ｒ4 ，
Ｒ5 を所定の値で設計されている。この結果、図１６
（ａ）（ｂ）の特性測定結果に示すように、電源電圧Ｖ
DDが４ボルト〜６ボルトの範囲で変動したときの中間電
圧ＶR の電源電圧依存度αは、約２％以下の範囲に収ま
ることから、極めて安定な中間電圧ＶR を発生すると共
に、ダイオードの接続位置の変更・追加によって中間電
圧ＶR を適宜に調整することができる。尚、電流Ｉは図
示の回路の消費電流を示す。
基いて説明する。尚、図１５（ａ）に示す回路図におい
て図１３（ａ）と同一又は相当する部分を同一符号で示
す。この実施例は、第７の実施例に示す回路からダイオ
ードＤ6 を除去し、代わりにダイオードＤ9 を付加し、
更に、図１５（ｂ）に示すように、各々のＦＥＴ Ｑ6
〜Ｑ8 のゲート長さを１．２μｍ、スレッショルド電圧
を−１ボルト、各々のゲート幅Ｗg と抵抗Ｒ3 ，Ｒ4 ，
Ｒ5 を所定の値で設計されている。この結果、図１６
（ａ）（ｂ）の特性測定結果に示すように、電源電圧Ｖ
DDが４ボルト〜６ボルトの範囲で変動したときの中間電
圧ＶR の電源電圧依存度αは、約２％以下の範囲に収ま
ることから、極めて安定な中間電圧ＶR を発生すると共
に、ダイオードの接続位置の変更・追加によって中間電
圧ＶR を適宜に調整することができる。尚、電流Ｉは図
示の回路の消費電流を示す。
【００３７】
【発明の効果】以上説明したように本発明の定電圧発生
回路によれば、２電源電圧間に接続され該電源電圧の増
減変動に応じて同じ傾向で増減変動する第１の電圧を発
生する第１のバイアス設定回路と、２電源電圧間に接続
され該電源電圧の増減変動に応じて同じ傾向で増減変化
する２端子間電圧を発生する第２のバイアス設定回路
と、２電源電圧の高電圧電源側にドレインが接続されゲ
ートに上記第１の電圧が印加されソースから中間電圧を
発生する第１の電界効果トランジスタと、ドレインが第
１の電界効果トランジスタのソースに接続されゲート・
ソース間に上記２端子間電圧が印加される第２の電界効
果トランジスタとを備える構成としたので、電源電圧の
増減変動があっても、それに伴って２端子間電圧が増減
変化することによって第２のＦＥＴのゲート・ソース間
のバイアス電圧が増減変化して第１，第２のＦＥＴのド
レイン・ソース路を流れる電流が増減変化すると共に、
第１のＦＥＴのゲート・ソース間電圧が増減変化するこ
ととなり、第１の電圧の降下分が第１のＦＥＴのゲート
・ソース間電圧の減少分によって相殺されて、中間電圧
の変動が大幅に低減される。そして、簡易な回路構成で
実現できるので、ＩＣ等に適用すると集積度の向上を図
ることができる等の優れた効果を発揮する。
回路によれば、２電源電圧間に接続され該電源電圧の増
減変動に応じて同じ傾向で増減変動する第１の電圧を発
生する第１のバイアス設定回路と、２電源電圧間に接続
され該電源電圧の増減変動に応じて同じ傾向で増減変化
する２端子間電圧を発生する第２のバイアス設定回路
と、２電源電圧の高電圧電源側にドレインが接続されゲ
ートに上記第１の電圧が印加されソースから中間電圧を
発生する第１の電界効果トランジスタと、ドレインが第
１の電界効果トランジスタのソースに接続されゲート・
ソース間に上記２端子間電圧が印加される第２の電界効
果トランジスタとを備える構成としたので、電源電圧の
増減変動があっても、それに伴って２端子間電圧が増減
変化することによって第２のＦＥＴのゲート・ソース間
のバイアス電圧が増減変化して第１，第２のＦＥＴのド
レイン・ソース路を流れる電流が増減変化すると共に、
第１のＦＥＴのゲート・ソース間電圧が増減変化するこ
ととなり、第１の電圧の降下分が第１のＦＥＴのゲート
・ソース間電圧の減少分によって相殺されて、中間電圧
の変動が大幅に低減される。そして、簡易な回路構成で
実現できるので、ＩＣ等に適用すると集積度の向上を図
ることができる等の優れた効果を発揮する。
【図１】本発明による定電圧発生回路の原理を説明する
ためのブロック図である。
ためのブロック図である。
【図２】本発明の第１の実施例の回路及び動作特性を示
す図である。
す図である。
【図３】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図４】第２の実施例の動作特性を示す図である。
【図５】本発明の第３の実施例の回路構成を示す図であ
る。
る。
【図６】第３の実施例の動作特性を示す図である。
【図７】本発明の第４の実施例の回路構成を示す図であ
る。
る。
【図８】第４の実施例の動作特性を示す図である。
【図９】本発明の第５の実施例の回路構成を示す図であ
る。
る。
【図１０】第５の実施例の動作特性を示す図である。
【図１１】本発明の第６の実施例の回路構成を示す図で
ある。
ある。
【図１２】第６の実施例の動作特性を示す図である。
【図１３】本発明の第７の実施例の回路構成及び動作を
説明するための図である。
説明するための図である。
【図１４】第７の実施例の動作特性を示す図である。
【図１５】本発明の第８の実施例の回路構成を説明する
ための図である。
ための図である。
【図１６】第８の実施例の動作特性を示す図である。
【図１７】定電圧発生回路の従来例を示す回路図であ
る。
る。
５…第１のバイアス設定回路、６…第２のバイアス設定
回路、７，８，Ｑ1 〜Ｑ8 …ＦＥＴ、Ｄ1 〜Ｄ9 …ダイ
オード、Ｒ，Ｒ1 〜Ｒ5 …抵抗。
回路、７，８，Ｑ1 〜Ｑ8 …ＦＥＴ、Ｄ1 〜Ｄ9 …ダイ
オード、Ｒ，Ｒ1 〜Ｒ5 …抵抗。
Claims (4)
- 【請求項１】 ２電源電圧間に接続され、該電源電圧の
増減変動に応じて同じ傾向で増減変動する第１の電圧を
発生する第１のバイアス設定回路と、 上記２電源電圧間に接続され、該電源電圧の増減変動に
応じて同じ傾向で増減変化する２端子間電圧を発生する
第２のバイアス設定回路と、 上記２電源電圧の高電圧電源側にドレインが接続され、
ゲートに上記第１の電圧が印加され、ソースから中間電
圧を発生する第１の電界効果トランジスタと、 ドレインが第１の電界効果トランジスタのソースに接続
され、ゲート・ソース間に上記２端子間電圧が印加され
る第２の電界効果トランジスタと、 を具備することを特徴とする定電圧発生回路。 - 【請求項２】 第１のバイアス設定回路は、前記２電源
電圧の高電圧電源側にドレインが接続されゲート・ソー
ス間が短絡された電界効果トランジスタと、該電界効果
トランジスタのゲート及びソースと前記２電源電圧の低
電圧電源側との間に接続された抵抗を有し、該抵抗に発
生する電圧を前記第１の電圧として出力することを特徴
とする請求項１記載の定電圧発生回路。 - 【請求項３】 第２のバイアス設定回路は、前記第２の
電界効果トランジスタのソースと前記２電源電圧の低電
圧電源側に直列接続される１又は２以上のダイオード
と、２電源電圧の増減変動に応じて前記第２の電界効果
トランジスタのゲート電圧を増減変化させるバイアス回
路を有し、上記ダイオードによるダイオード電圧と該ゲ
ート電圧との間の電位差を前記２端子間電圧として出力
することを特徴とする請求項１記載の定電圧発生回路。 - 【請求項４】 前記バイアス回路は、前記２電源電圧間
に接続される分圧抵抗から成り、該分圧抵抗によって抵
抗分割される電圧を前記第２の電界効果トランジスタの
ゲートに供給することを特徴とする請求項３記載の定電
圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281772A JPH06132734A (ja) | 1992-10-20 | 1992-10-20 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281772A JPH06132734A (ja) | 1992-10-20 | 1992-10-20 | 定電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132734A true JPH06132734A (ja) | 1994-05-13 |
Family
ID=17643765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4281772A Pending JPH06132734A (ja) | 1992-10-20 | 1992-10-20 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132734A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842066B2 (en) | 2002-05-24 | 2005-01-11 | Kabushiki Kaisha Toshiba | Bias circuit and semiconductor device |
| JP2007036486A (ja) * | 2005-07-25 | 2007-02-08 | Fujitsu Ltd | 入力増幅回路 |
| JP2009053971A (ja) * | 2007-08-28 | 2009-03-12 | Nec Electronics Corp | 基準電圧発生回路及びタイマ回路 |
| JP2014176073A (ja) * | 2013-03-13 | 2014-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 受信用増幅回路 |
-
1992
- 1992-10-20 JP JP4281772A patent/JPH06132734A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842066B2 (en) | 2002-05-24 | 2005-01-11 | Kabushiki Kaisha Toshiba | Bias circuit and semiconductor device |
| JP2007036486A (ja) * | 2005-07-25 | 2007-02-08 | Fujitsu Ltd | 入力増幅回路 |
| JP4625732B2 (ja) * | 2005-07-25 | 2011-02-02 | 富士通セミコンダクター株式会社 | 入力増幅回路 |
| JP2009053971A (ja) * | 2007-08-28 | 2009-03-12 | Nec Electronics Corp | 基準電圧発生回路及びタイマ回路 |
| JP2014176073A (ja) * | 2013-03-13 | 2014-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 受信用増幅回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI476557B (zh) | 低壓降電壓調節器及其方法 | |
| US7053694B2 (en) | Band-gap circuit with high power supply rejection ratio | |
| JP2751422B2 (ja) | 半導体装置 | |
| US20030011351A1 (en) | Internal power supply for an integrated circuit having a temperature compensated reference voltage generator | |
| US11614764B2 (en) | Bandgap reference circuit | |
| JPH0360209A (ja) | 増幅器回路とこの回路を含む半導体集積回路 | |
| JPH07106875A (ja) | 半導体集積回路 | |
| CN114690829A (zh) | 温度补偿电路、电压参考电路及产生参考电压的方法 | |
| JP2001510609A (ja) | 温度補償された出力基準電圧を有する基準電圧源 | |
| US7109785B2 (en) | Current source for generating a constant reference current | |
| US6940338B2 (en) | Semiconductor integrated circuit | |
| JP2006133916A (ja) | 基準電圧回路 | |
| JPH06132734A (ja) | 定電圧発生回路 | |
| KR19990007418A (ko) | 정전류 회로 | |
| JP3178716B2 (ja) | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 | |
| JP2549729B2 (ja) | 半導体集積回路 | |
| KR100599974B1 (ko) | 기준 전압 발생기 | |
| JP2729001B2 (ja) | 基準電圧発生回路 | |
| JPH03139873A (ja) | 温度検出回路 | |
| JPH0720960A (ja) | 電流発生装置 | |
| JP3580409B2 (ja) | オフセット調整回路 | |
| JPH03242715A (ja) | バンドギャップ基準電圧発生回路 | |
| KR100286806B1 (ko) | 기준전압 발생회로 | |
| CN117130422A (zh) | 基准电压电路 | |
| JPS63236403A (ja) | 電流源回路 |