KR20040087102A - 기준 전압 발생기 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치의 기준전압 발생기는, 서로 다른 온도 계수를 갖는 적어도 두 개 이상의 밴드갭 기준전압 발생수단과, 다수의 밴드갭 기준전압 발생수단으로부터 출력된 기준 전압들을 평균하여 기준전압을 출력하는 평균 수단을 포함하여, 바이폴라 트랜지스터의 영향을 받지 않고 온도 특성이 향상된 기준 전압을 발생할 수 있다.

Description

기준 전압 발생기{Voltage reference generator}
본 발명은 반도체 메모리 장치의 기준전압 발생 회로에 관한 것으로, 보다 상세하게는 두 개의 기준 전압 발생 회로의 출력 값을 평균 회로를 사용하여 평균하여 바이폴라 트랜지스터의 영향을 받지 않고 온도 특성이 향상된 기준 전압을 발생하는 반도체 메모리 장치의 기준전압 발생 회로에 관한 것이다.
일반적으로 기준 전압 발생기(voltage reference generator)는 온도나 외부 전압 변동에 대해 안정하게 일정한 전압을 공급하는 회로로써, 일정한 값 이하의 온도 계수를 가져야 한다.
밴드갭(band-gap) 기준전압 발생기는 일정한 온도 계수를 갖는 제1 회로와, 그 제1 회로와 반대 부호의 온도 계수를 갖는 제2 회로를 설계하여, 제2 회로의 출력에는 온도와 무관한 비례 계수(scaling factor)를 곱하여, 두 회로의 출력을 합하여 기준전압 발생하기 때문에 온도 계수를 극소화시킬 수 있는 기준 전압 발생기이다.
도 1은 일반적인 밴드갭 기준전압 발생기의 상세 회로를 나타낸 회로도이다.
기준전압 발생기는 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터 PM1, 저항 R, R1, 베이스(base)와 콜렉터(collector)가 공통 접속된 pnp 바이폴라 트랜지스터(bipolar transistor) Q1를 포함하는 기준전압 발생부(1)와, 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터 PM2, 저항 R, R2, 베이스(base)와 콜렉터(collector)가 공통 접속된 pnp 바이폴라 트랜지스터(bipolar transistor) Q2를 포함하는 기준전압 발생부(2)와, 기준전압 발생부(1)로부터 출력된 기준전압 VREF을 반전 입력단자를 통해 인가 받고, 기준전압 발생부(2)로부터 출력된 기준전압 A를 비반전 입력단자를 통해 인가 받는 차동 증폭기(3)를 포함한다.
여기서, 차동 증폭기(3)로부터 출력된 신호는 각 기준전압 발생부(1, 2)를 구성하는 피모스 트랜지스터 PM1, PM2의 게이트에 공통으로 인가된다.
또한, 기준전압 발생부(2)를 구성하는 바이폴라 트랜지스터 Q2의 이미터(emitter) 사이즈는 기준전압 발생부(1)를 구성하는 바이폴라 트랜지스터 Q1의 이미터 사이즈의 n 배이다.
따라서, 기준전압 발생기의 출력 기준전압 VRER는 [수학식 1]과 같이 정의할 수 있다.
[수학식 1]
여기서, 전류 I는 [수학식 2]와 같이 구할 수 있다.
[수학식 2]
따라서, 기준전압 VREF는 [수학식 3]과 같이 정의할 수 있다.
도 2는 도 1에 도시된 기준전압 발생기에서 출력된 기준전압의 온도에 대한 관계를 나타낸 그래프이다.
도시된 바와 같이, 온도에 따라 기준전압이 변동하기 때문에 아주 좋은 온도특성이 필요한 부품이나 IC에서는 여러 번의 공정 트리밍(trimming)이 필요하게 되는 문제점이 있다.
표준 CMOS 공정에서 기생 바이폴라를 구현하는데, 이러한 바이폴라를 기생 바이폴라로 구현하는 경우 모델링을 정확히 하기가 어렵고 공정 제어 또한 어렵기 때문에 바이폴라 특성을 균등하게 하기 어렵다. 따라서, 기준전압 VREF는 DC 오프셋(offset)을 가지게 되며, 이러한 DC 오프셋을 회로나 공정으로 극복하는 것은 매우 어려운 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 서로 다른 온도 특성을 갖는 두 개의 밴드갭 기준전압 발생기를 구현하고 이들의 값들을 서로 평균하여 온도 특성에 대한 영향을 줄이는 것이다.
도 1은 일반적인 밴드갭 기준전압 발생기의 상세 회로를 나타낸 회로도.
도 2는 도 1에 도시된 기준전압 발생기에서 출력된 기준전압의 온도에 대한 관계를 나타낸 그래프.
도 3은 본 발명에 따른 반도체 메모리 장치의 기준전압 발생기의 개념을 나타낸 블록도.
도 4는 도 3에 도시된 기준전압 발생기의 동작을 나타낸 기준전압의 온도에 대한 관계를 나타낸 그래프.
도 5는 도 3에 도시된 기준전압 발생기의 일실시예의 상세 회로를 나타낸 회로도.
도 6은 도 3에 도시된 기준전압 발생기의 다른 실시예의 상세 회로를 나타낸 회로도.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준전압 발생기는, 서로 다른 온도 계수를 갖는 적어도 두 개 이상의 밴드갭 기준전압 발생수단; 및 상기 다수의 밴드갭 기준전압 발생수단으로부터 출력된 기준 전압들을 평균하여 기준전압을 출력하는 평균 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 기준전압 발생기의 개념을 나타낸 블록도이다.
기준전압 발생기는 서로 다른 온도 계수를 갖는 두 개의 밴드갭 기준전압 발생기(10, 20)와, 두 개의 밴드갭 기준전압 발생기(10, 20)로부터 출력된 기준전압들 VREF1, VREF2을 평균하여 기준전압 VREF를 출력하는 평균부(30)를 포함한다.
도 4는 도 3에 도시된 기준전압 발생기의 동작을 나타낸 기준전압의 온도에 대한 관계를 나타낸 그래프이다.
두 개의 밴드갭 기준전압 발생기(10, 20)의 온도 특성을 서로 반대가 되도록 구성하면, 평균회로(30)에 의해 생성된 기준전압 VREF은 온도 특성이 서로 상쇄되어 이론적으로는 온도계수가 0이 될 것이다. 즉, 기준전압 VREF은 온도에 대해 일정하게 된다.
도 5는 도 3에 도시된 기준전압 발생기의 일 실시 예의 상세 회로를 나타낸 회로도 이다.
기준전압 발생기는 온도 특성이 서로 반대인 두 개의 밴드갭 기준전압 발생기(10, 20)와, 두 개의 밴드갭 기준전압 발생기(10, 20)로부터 출력된 기준전압들 VREF1, VREF2의 평균 값 VREF을 출력하는 평균부(30)를 포함한다.
두 개의 밴드갭 기준전압 발생기(10, 20)는 동일한 소자로 동일하게 구성되지만 바이폴라 트랜지스터 Q1, Q2의 이미터 사이즈 및 저항 R1, R2의 크기를 조절하여, 서로 반대의 온도 계수를 갖도록 설계한다.
즉, 밴드갭 기준전압 발생기(10)는 전원전압과 접지전압 사이에 직렬 연결된PMOS 트랜지스터 PM1, 저항 R, 저항 R1, 베이스(base)와 콜렉터(collector)가 공통 접속된 pnp 바이폴라 트랜지스터(bipolar transistor) Q1를 포함하는 기준전압 발생부(11)와, 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터 PM2, 저항 R, 저항 R2, 베이스(base)와 콜렉터(collector)가 공통 접속된 pnp 바이폴라 트랜지스터(bipolar transistor) Q2를 포함하는 기준전압 발생부(12)와, 기준전압 발생부(11)로부터 출력된 기준전압 VREF이 반전 입력단자에 인가되고, 기준전압 발생부(12)로부터 출력된 기준전압 A이 비반전 입력단자에 인가되어 차동 증폭기(13)를 포함한다.
밴드갭 기준전압 발생기(20)는 밴드갭 기준전압 발생기(10)와 동일한 소자로 동일하게 구성되는데, 차동 증폭기(23)의 반전 입력단자에 기준전압 발생부(22)로부터 출력된 기준전압 A이 인가되고, 비반전 입력단자에 기준전압 발생부(22)로부터 출력된 기준전압 VREF2가 인가되어 밴드갭 기준전압 발생기(10)의 온도 계수와는 반대의 온도 계수를 갖도록 구성한다.
평균부(30)는 밴드갭 기준전압 발생기(10)로부터 출력된 기준전압 VREF1이 한 단자에 인가되는 저항 RAVG1과, 밴드갭 기준전압 발생기(20)로부터 출력된 기준전압 VREF2이 한 단자에 인가되는 저항 RAVG2과, 저항들 RAVG1, RAVG2의 공통 단자에 접속된 캐패시터 CAVG를 포함한다.
여기서, 각 차동 증폭기(13, 23)로부터 출력된 신호는 각 기준전압 발생부(11, 12 및 21, 22)를 구성하는 피모스 트랜지스터 PM1, PM2의 게이트에 공통으로 인가된다.
또한, 기준전압 발생부(12, 22)를 구성하는 바이폴라 트랜지스터 Q2의 이미터 사이즈는 기준전압 발생부(11, 21)를 구성하는 바이폴라 트랜지스터 Q1의 이미터 사이즈의 n 배가 되도록 설계한다.
본 발명에 따른 기준전압 발생기는 일반적인 밴드갭 기준전압 발생기 두 개(10, 20)를 사용하여 각 밴드갭 기준전압 발생기(10, 20)로부터 출력된 기준전압들 VREF1, VREF2을 저항 평균 회로(30)를 사용하여 서로 합하여 2로 나누면 원하는 기준전압 값 VREF을 구할 수 있다.
여기서, 두 개의 밴드갭 기준전압 발생기(10, 20) 각각의 온도전압(thermal voltage) VT 및 베이스(base)-이미터(emitter) 전압 VBE의 계수는 서로 다르도록 피모스 트랜지스터들 PM1, PM2, 저항 R1, R2 및 바이폴라 트랜지스터들 Q1, Q2를 구성한다.
도 6은 도 3에 도시된 기준전압 발생기의 다른 실시예의 상세 회로를 나타낸 회로도이다.
기준전압 발생기는 밴드갭 기준전압 발생기(10)와, 밴드갭 기준전압 발생기(10)의 전류 값을 공통으로 사용하여, 바이폴라 트랜지스터와 저항 값을 조절하여 밴드갭 기준전압 발생기(10)와 서로 다른 온도 특성을 갖도록 설계한 기준전압 발생부(20)와, 두 개의 밴드갭 기준전압 발생기(10, 20)로부터 출력된 기준전압들 VREF1, VREF3의 평균 값 VREF을 출력하는 평균부(30)를 포함한다.
밴드갭 기준전압 발생기(10)는 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터 PM1, 저항 R, 저항 R1, 베이스(base)와 콜렉터(collector)가 공통접속된 pnp 바이폴라 트랜지스터(bipolar transistor) Q1를 포함하는 기준전압 발생부(11)와, 전원전압과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터 PM2, 저항 R, 저항 R2, 베이스(base)와 콜렉터(collector)가 공통 접속된 pnp 바이폴라 트랜지스터(bipolar transistor) Q2를 포함하는 기준전압 발생부(12)와, 기준전압 발생부(11)로부터 출력된 기준전압 VREF이 반전 입력단자에 인가되고, 기준전압 발생부(12)로부터 출력된 기준전압 A이 비반전 입력단자에 인가되어 차동 증폭기(13)를 포함한다.
기준전압 발생부(20)는 전원전압과 접지전압 사이에 직렬 연결되고, 게이트에 밴드갭 기준전압 발생부(10)의 차동 증폭기(13)로부터 출력된 신호가 공통으로 인가되는 피모스 트랜지스터와, 저항 R, 저항 값이 조절된 저항 R3 및 베이스-이미터 전압 값이 VBE 조절된 베이스(base)와 콜렉터(collector)가 공통 접속된 pnp 바이폴라 트랜지스터(bipolar transistor) Q3를 포함한다.
따라서 밴드갭 기준전압 발생기(10)로부터 출력된 기준전압 VREF1과 기준전압 발생기(20)로부터 출력된 기준전압 VREF2이 저항 평균 회로(30)에 의해 서로 합하여 2로 나누어지면 원하는 기준전압 값 VREF이 구해진다.
이러한 구성을 통해 회로를 매우 간소화 할 수 있으며 또한 전류 소모도 최소화 시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 기준전압 발생기는, 두 개의 복제된 밴드갭 기준전압 발생기를 사용하면서 기준 전압의 온도특성을 결정하는 바이폴라 트랜지스터의 이미터 사이즈와 저항 값 만을 서로 다르게 처리함으로써 온도 특성이 향상되는 효과가 있다.
또한 두개의 밴드갭 회로가 복제되어 있으므로 각각의 기준 전압의 DC 오프셋이 비슷하게 발생할 것이며 따라서 그 값을 평균하게 되면 DC 오프셋이 매우 일정한 크기가 되며 그 크기도 매우 작아지게 되는 효과가 있다.
또한, 두 개의 복제된 밴드갭 기준전압 발생기가 동일한 바이폴라 모델을 사용하면서 바이폴라 트랜지스터의 크기는 서로 다르게 설계되어 있기 때문에, 기생 바이폴라 트랜지스터의 특성이 공정에 따라 불안정 하더라도 그 값의 평균은 일정하게 되어 공정의 변화에 매우 안정한 기준 전압을 발생할 수 있는 효과가 있다.
밴드갭 기준전압 발생기 하나로 얻을 수 있는 기준전압의 온도 특성의 물리적 한계를 여러 개의 밴드갭 기준전압 발생기를 사용하여 극복함으로써, 매우 높은 정밀도를 갖는 온도 특성을 갖는 기준 전압을 구현할 수 있는 효과가 있다.
또한, 기준전압의 특성이 공정 및 바이폴라 모델에 대해 영향을 받지 않기 때문에 수율을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 서로 다른 온도 계수를 갖는 적어도 두 개 이상의 기준전압 발생수단; 및
    상기 다수의 기준전압 발생수단으로부터 출력된 전압들을 평균하여 최종 기준전압을 출력하는 평균 수단을 포함하는 것을 특징으로 하는 기준전압 발생기.
  2. 제 1 항에 있어서,
    상기 각 기준전압 발생수단은,
    모스 트랜지스터, 적어도 두 개 이상의 저항 및 다이오드 연결된 바이폴라 트랜지스터가 직렬 연결되어, 기준전위를 발생하는 다수의 기준전위 발생수단; 및
    상기 각 기준전위 발생수단으로부터 출력된 기준 전위들의 차를 검출하여 상기 각 모스 트랜지스터를 공통으로 제어하는 OP 앰프를 포함하는 것을 특징으로 하는 기준전압 발생기.
  3. 제 2 항에 있어서,
    상기 각 기준전위 발생 수단의 상기 바이폴라 트랜지스터의 온도 전압의 온도 계수와 베이스 이미터 전압의 온도 계수가 서로 다른 것을 특징으로 하는 기준전압 발생기.
  4. 제 2 항에 있어서,
    상기 다수의 기준전위 발생수단 중의 적어도 하나의 기준전위 발생수단은 다른 기준전위 발생수단의 온도 계수를 상쇄하기 위해 상기 바이폴라 트랜지스터의 이미터 크기와 저항 값을 조절하는 것을 특징으로 하는 기준전압 발생기.
  5. 제 1 항에 있어서,
    상기 평균 수단은 저항 값을 이용하여 입력된 전압들의 평균 값을 갖는 전위를 발생하는 것을 특징으로 하는 기준전압 발생기.
  6. 제 5 항에 있어서,
    상기 평균수단은 다수의 저항을 포함하는데,
    각 저항의 한 단자에는 상기 각 기준전압 발생수단으로부터 출력된 기준 전압들이 각각 인가되고, 각 저항들의 다른 한 단자는 공통 접속된 것을 특징으로 하는 기준전압 발생기.
  7. 제 6 항에 있어서,
    상기 평균수단은 상기 각 저항들의 공통 단자에 접속된 캐패시터를 더 포함하는 것을 특징으로 하는 기준전압 발생기.
  8. 제1 기준전압을 발생하는 제1 기준전압 발생 수단;
    상기 제1 기준전압 발생 수단의 전류 값을 공통으로 사용하여, 상기 제1 기준전압 발생 수단과 서로 다른 온도 특성을 갖도록 설계하여 제2 기준전압을 발생하는 제2 기준전압 발생 수단;
    상기 제1 기준전압 발생 수단 및 상기 제2 기준전압 발생 수단으로부터 출력된 기준 전압들의 평균 값을 출력하는 평균수단을 포함하는 것을 특징으로 하는 기준 전압 발생기.
  9. 제 8 항에 있어서,
    상기 제1 기준전압 발생수단은,
    모스 트랜지스터, 적어도 두 개 이상의 저항 및 다이오드 연결된 바이폴라 트랜지스터를 직렬 연결하여 구성된 다수의 기준전위 발생수단; 및
    상기 각 기준전위 발생수단으로부터 출력된 기준 전위들의 차를 검출하여 상기 각 모스 트랜지스터를 공통으로 제어하는 OP 앰프를 포함하는 것을 특징으로 하는 기준전압 발생기.
  10. 제 9 항에 있어서,
    상기 제2 기준전압 발생수단은
    상기 제1 기준전압 발생수단의 OP 앰프의 출력이 게이트에 인가된 모스 트랜지스터;
    적어도 두 개 이상의 저항; 및
    다이오드 연결된 바이폴라 트랜지스터를 포함하는데,
    상기 모스 트랜지스터, 상기 저항들 및 상기 바이폴라 트랜지스터가 직렬 연결된 것을 특징으로 하는 기준전압 발생기.
  11. 제 8 항에 있어서,
    상기 평균 수단은 저항 값을 이용하여 입력된 전압들의 평균 값을 갖는 전위를 발생하는 것을 특징으로 하는 기준전압 발생기.
  12. 제 8 항에 있어서,
    상기 평균수단은 다수의 저항을 포함하는데,
    각 저항의 한 단자에는 상기 제1 기준전압 발생수단으로부터 출력된 제1 기준전압 및 상기 제2 기준전압 발생 수단으로부터 출력된 제2 기준전압이 각각 인가되고, 각 저항들의 다른 한 단자는 공통 접속된 것을 특징으로 하는 기준전압 발생기.
  13. 제 12 항에 있어서,
    상기 평균수단은 상기 각 저항들의 공통 단자에 접속된 캐패시터를 더 포함하는 것을 특징으로 하는 기준전압 발생기.
  14. 제 10 항에 있어서,
    상기 제2 기준전압 발생 수단은 상기 제1 기준 전압 발생 수단의 온도 계수를 상쇄하기 위해 상기 바이폴라 트랜지스터의 이미터 크기와 상기 저항 값을 조절하는 것을 특징으로 하는 기준전압 발생기.
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KR100780771B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 밴드-갭 기준 전압 발생 장치
KR100815189B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 생성장치
US7893857B2 (en) 2008-02-14 2011-02-22 Hynix Semiconductor Inc. Analog to digital converter using successive approximation

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707306B1 (ko) * 2005-03-03 2007-04-12 삼성전자주식회사 온도에 반비례하는 다양한 온도계수들을 가지는 기준 전압발생기 및 이를 구비하는 디스플레이 장치
KR100780771B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 밴드-갭 기준 전압 발생 장치
KR100815189B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 생성장치
US7893857B2 (en) 2008-02-14 2011-02-22 Hynix Semiconductor Inc. Analog to digital converter using successive approximation

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