JP2751422B2 - 半導体装置 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に砒化ガリウム基板上
に形成された論理集積回路装置で論理レベル変換ダイオ
ードを用いた入力回路を含む半導体装置に関する。
に形成された論理集積回路装置で論理レベル変換ダイオ
ードを用いた入力回路を含む半導体装置に関する。
砒化ガリウム基板上に形成された論理集積回路装置
（以下GaAs ICという）は砒化ガリウムの高電子移動度
に起因した高速特性を有するため、特にシリコンECL高
速集積回路装置（以下Si−ECL ICという）に代わる超高
速デバイスとして注目されている。このような高速集積
回路においては、内部論理レベルと外部論理レベルとの
整合性をとる上で、入出力回路には、一般に論理レベル
変換回路が必要となる。特に、超高速性が要求されるGa
As ICの入力回路においては、Si−ECLとの論理レベル互
換性を要求され、例えば以下のような条件が要求され
る。すなわち、入力論理ハイレベル及びロウレベルは−
0.82V及び−1.82Vであり、ECL信号の最小出力振幅は0.6
Vである。この条件を満たすため、GaAs ICの入力回路に
おいては、ECL信号を振幅1.2V程度のGaAs内部論理レベ
ルに変換するために、入力論理しきい値を正確にECL論
理しきい値（−1.32V）に合わせ、かつ増幅度の高い論
理レベル変換回路が必要である。
（以下GaAs ICという）は砒化ガリウムの高電子移動度
に起因した高速特性を有するため、特にシリコンECL高
速集積回路装置（以下Si−ECL ICという）に代わる超高
速デバイスとして注目されている。このような高速集積
回路においては、内部論理レベルと外部論理レベルとの
整合性をとる上で、入出力回路には、一般に論理レベル
変換回路が必要となる。特に、超高速性が要求されるGa
As ICの入力回路においては、Si−ECLとの論理レベル互
換性を要求され、例えば以下のような条件が要求され
る。すなわち、入力論理ハイレベル及びロウレベルは−
0.82V及び−1.82Vであり、ECL信号の最小出力振幅は0.6
Vである。この条件を満たすため、GaAs ICの入力回路に
おいては、ECL信号を振幅1.2V程度のGaAs内部論理レベ
ルに変換するために、入力論理しきい値を正確にECL論
理しきい値（−1.32V）に合わせ、かつ増幅度の高い論
理レベル変換回路が必要である。
従来は第６図，第７図に示されるような、論理レベル
変換入力回路が用いられてきた。
変換入力回路が用いられてきた。
第６図の入力回路は、入力端子１、出力端子３、電源
端子4,5,6を有し、ソースフォロワFET Q1、電流源FET Q
2、２つのレベルシフトダイオードD1およびD2が、論理
レベルシフト回路を構成する。また、負荷FET Q3、ドラ
イバFET Q4、ソースフォロアFET Q5、電流源FET Q6、二
つのレベルシフトダイオードD5及びD6は、BET（バッフ
ァードFETロジック）インバータ回路を構成し、ドライ
バFET Q4のゲートがレベルシフト回路と接続点２で接続
させる。これらレベルシフト回路とBFEインバータ回路
からなる入力回路は動作速度が速く、増幅度も高い。
端子4,5,6を有し、ソースフォロワFET Q1、電流源FET Q
2、２つのレベルシフトダイオードD1およびD2が、論理
レベルシフト回路を構成する。また、負荷FET Q3、ドラ
イバFET Q4、ソースフォロアFET Q5、電流源FET Q6、二
つのレベルシフトダイオードD5及びD6は、BET（バッフ
ァードFETロジック）インバータ回路を構成し、ドライ
バFET Q4のゲートがレベルシフト回路と接続点２で接続
させる。これらレベルシフト回路とBFEインバータ回路
からなる入力回路は動作速度が速く、増幅度も高い。
第７図の入力回路は、入力端子１、論理しきい値参照
電圧端子11、出力端子３、電源端子4,5を有し、入力端
子が、ソースフォロワFET Q1、電流源FET Q2、３のレベ
ルシフトダイオードD1〜D3で構成される論理レベルシフ
ト回路を介してFET Q13のゲートに接続される。論理し
きい値参照電圧端子11は、ソースフォロワFET Q11、電
流源FET Q12、３つのレベルシフトダイオードD11〜D13
で構成される論理レベルシフト回路を介してFET Q6のゲ
ートに接続される。FET 13,Q14は差動回路を構成し、こ
れらのソース接続点に電流源FET Q15が接続される。FET
Q13のドレイン電極は負荷抵抗R12の一端に接続され、F
ET Q14のドレイン電極は負荷抵抗R13の一端と、FET Q15
のゲートに接続される。負荷抵抗R12,R13の他端は、レ
ベル調整抵抗R11を介して電源端子４に接続される。FET
Q14のドレイン出力はソースフォロワFET Q5と電流源FE
T Q6、レベウルシフトダイオードD5,D6で構成される。
レベルシフト回路を介して、出力端子３に接続される。
電圧端子11、出力端子３、電源端子4,5を有し、入力端
子が、ソースフォロワFET Q1、電流源FET Q2、３のレベ
ルシフトダイオードD1〜D3で構成される論理レベルシフ
ト回路を介してFET Q13のゲートに接続される。論理し
きい値参照電圧端子11は、ソースフォロワFET Q11、電
流源FET Q12、３つのレベルシフトダイオードD11〜D13
で構成される論理レベルシフト回路を介してFET Q6のゲ
ートに接続される。FET 13,Q14は差動回路を構成し、こ
れらのソース接続点に電流源FET Q15が接続される。FET
Q13のドレイン電極は負荷抵抗R12の一端に接続され、F
ET Q14のドレイン電極は負荷抵抗R13の一端と、FET Q15
のゲートに接続される。負荷抵抗R12,R13の他端は、レ
ベル調整抵抗R11を介して電源端子４に接続される。FET
Q14のドレイン出力はソースフォロワFET Q5と電流源FE
T Q6、レベウルシフトダイオードD5,D6で構成される。
レベルシフト回路を介して、出力端子３に接続される。
この第７図に示すレベルシフト回路と抵抗負荷型差動
回路からなる入力回路は、レベルシフトダイオードD1〜
D3,D11〜D13の電流電圧特性が温度や、素子特性により
一様に変動するならば、論理はFET Q7,Q8のゲート−ソ
ース電圧の大小により切り替わるので、論理しきい値は
変動しない。
回路からなる入力回路は、レベルシフトダイオードD1〜
D3,D11〜D13の電流電圧特性が温度や、素子特性により
一様に変動するならば、論理はFET Q7,Q8のゲート−ソ
ース電圧の大小により切り替わるので、論理しきい値は
変動しない。
しかし、従来の論理レベル変換入力回路では、GaAs I
Cの特徴である高速動作をさせた場合、ダイオード特性
の変動や、電界効果トランジスタ（以下FETという）の
しきい値電圧Vtの変動により、入力論理しきい値が変動
するという欠点がある。
Cの特徴である高速動作をさせた場合、ダイオード特性
の変動や、電界効果トランジスタ（以下FETという）の
しきい値電圧Vtの変動により、入力論理しきい値が変動
するという欠点がある。
第６図の従来の入力回路においては、レベルシフトに
用いるダイオードD1,D2の電流−電圧（If−Vf）特性
が、約−1V/℃の温度特性を持つために、接続点２の電
位が変動し、入力論理しきい値電圧が変動する。また、
ダイオードD1,D2のVfのバラツキによっても入力論理し
きい値がばらつくという欠点がある。
用いるダイオードD1,D2の電流−電圧（If−Vf）特性
が、約−1V/℃の温度特性を持つために、接続点２の電
位が変動し、入力論理しきい値電圧が変動する。また、
ダイオードD1,D2のVfのバラツキによっても入力論理し
きい値がばらつくという欠点がある。
また、第７図の回路においては、FET Q13,Q14からな
る抵抗負荷型差動回路が3GHz以上の高速動作では十分な
利得が得られず、増幅度が小さく、さらに電流源FET15
のしきい値電圧Vtの変動により、ドレイン電流が変動す
るため、レベル調整抵抗R11〜R13で決定している論理レ
ベルが変動するという欠点がある。
る抵抗負荷型差動回路が3GHz以上の高速動作では十分な
利得が得られず、増幅度が小さく、さらに電流源FET15
のしきい値電圧Vtの変動により、ドレイン電流が変動す
るため、レベル調整抵抗R11〜R13で決定している論理レ
ベルが変動するという欠点がある。
本発明の目的は、これらの欠点を除き、しきい値電圧
の変動を抑え、入力特性を安定化すると共に、歩留りを
改善した半導体装置を提供することにある。
の変動を抑え、入力特性を安定化すると共に、歩留りを
改善した半導体装置を提供することにある。
さらにシリコンECL ICとGaAs ICとのインターフェイ
スをとる場合、以下のような問題点がある。
スをとる場合、以下のような問題点がある。
すなわち、第８図で示すようにECLの入力しきい値Vth
は周囲温度により変動する。その大きさ△Vthは約＋1.3
mV/℃である。ECL ICと接続し、またシステムの中でECL
とGaAs ICが混合して使用される環境で超高速動作させ
る場合には、VT変動，ダイオードのVf変動等によるレベ
ルシフト量の変動を補償するとともに、温度変動による
ECLの入力しきい値変動を補償することが、安定の動作
をさせる上で重要となる。
は周囲温度により変動する。その大きさ△Vthは約＋1.3
mV/℃である。ECL ICと接続し、またシステムの中でECL
とGaAs ICが混合して使用される環境で超高速動作させ
る場合には、VT変動，ダイオードのVf変動等によるレベ
ルシフト量の変動を補償するとともに、温度変動による
ECLの入力しきい値変動を補償することが、安定の動作
をさせる上で重要となる。
本発明の半導体装置は、ゲート電極をを入力端子とし
た第１の電界効果トランジスタのソース電極に一つまた
は複数のダイオードを直列に接続した論理レベル変換回
路と、この論理レベル変換回路と同一の形状の第２の電
界効果トランジスタおよびダイオードからなり、この第
２の電界効果トランジスタのゲート電極を基準電圧の入
力端子とした電流制御回路とを、第１と第２の電源間で
直列に接続し、これらの論理レベル変換回路と電流制御
回路との接続点から出力する入力回路を含むことを特徴
とする。
た第１の電界効果トランジスタのソース電極に一つまた
は複数のダイオードを直列に接続した論理レベル変換回
路と、この論理レベル変換回路と同一の形状の第２の電
界効果トランジスタおよびダイオードからなり、この第
２の電界効果トランジスタのゲート電極を基準電圧の入
力端子とした電流制御回路とを、第１と第２の電源間で
直列に接続し、これらの論理レベル変換回路と電流制御
回路との接続点から出力する入力回路を含むことを特徴
とする。
以下、本発明を図面により詳細に説明する。
第１図は本発明の一実施例の回路図である。この入力
回路は、入力端子１、出力端子３、電源端子4,5,6を有
し、基準電圧発生回路と、論理レベルシフト回路と、BF
Lインバータ回路より構成される。本実施例の基準電圧
発生回路は、電源４と電源６との間に直列に接続された
第１の抵抗R1と第２の抵抗R2より構成され、これらR1と
R2の接続点２が基準電圧出力点となる。論理レベルシフ
ト回路は、ゲート電極を入力端子としたソースフォロワ
FET Q1とレベルシフトダイオードD1からなる第１の直列
回路と、ゲートを基準電圧発生回路に接続した電流源FE
T Q2とダミーレベルシフトダイオードD4からなる第２の
直列回路を電源4,6の間において、直列に接続したもの
より構成される。ダイオードD2とD3はQ1とQ2のドレイン
−ソース間電圧を等しく設定するための調節用ダイオー
ドである。
回路は、入力端子１、出力端子３、電源端子4,5,6を有
し、基準電圧発生回路と、論理レベルシフト回路と、BF
Lインバータ回路より構成される。本実施例の基準電圧
発生回路は、電源４と電源６との間に直列に接続された
第１の抵抗R1と第２の抵抗R2より構成され、これらR1と
R2の接続点２が基準電圧出力点となる。論理レベルシフ
ト回路は、ゲート電極を入力端子としたソースフォロワ
FET Q1とレベルシフトダイオードD1からなる第１の直列
回路と、ゲートを基準電圧発生回路に接続した電流源FE
T Q2とダミーレベルシフトダイオードD4からなる第２の
直列回路を電源4,6の間において、直列に接続したもの
より構成される。ダイオードD2とD3はQ1とQ2のドレイン
−ソース間電圧を等しく設定するための調節用ダイオー
ドである。
この入力回路において、FET Q1,Q2のゲート幅、ダイ
オードD1,D2のアノード面積は同一に設定する。BFSイン
バータにおいて、FET Q3,Q4のゲート幅比を1:1に設定す
るとBFLの論理しきい値電圧は、電源５の電圧V5とな
る。ECL論理しきい値電圧（−1.32V）と内部論理しきい
値電圧V5の電位差（−1.32−V5）をFET Q2のゲートと電
源６の間に、基準電圧発生回路より供給すると、FET Q2
とダイオードD4で構成される第２の直列回路を流れる電
流値は、FET Q1とダイオードD1で構成される、第１の直
列回路を流れる電流値と同じであるため、FET Q1とQ2
と、ダイオードD1とD4の素子サイズ、ゲート幅をそれぞ
れ同時に設定すれば、FET Q2のゲートと電源６の電位差
がFET Q1のゲートと接続点２との間の電位差となる。ま
たFET Q1とQ2が同一サイズであるため、FETのしきい値
電圧Vtの変動に対しても入力論理しきい値はほとんど変
動しない。
オードD1,D2のアノード面積は同一に設定する。BFSイン
バータにおいて、FET Q3,Q4のゲート幅比を1:1に設定す
るとBFLの論理しきい値電圧は、電源５の電圧V5とな
る。ECL論理しきい値電圧（−1.32V）と内部論理しきい
値電圧V5の電位差（−1.32−V5）をFET Q2のゲートと電
源６の間に、基準電圧発生回路より供給すると、FET Q2
とダイオードD4で構成される第２の直列回路を流れる電
流値は、FET Q1とダイオードD1で構成される、第１の直
列回路を流れる電流値と同じであるため、FET Q1とQ2
と、ダイオードD1とD4の素子サイズ、ゲート幅をそれぞ
れ同時に設定すれば、FET Q2のゲートと電源６の電位差
がFET Q1のゲートと接続点２との間の電位差となる。ま
たFET Q1とQ2が同一サイズであるため、FETのしきい値
電圧Vtの変動に対しても入力論理しきい値はほとんど変
動しない。
従って、V5＝−2.0Vとすると、ECLの論理しきい値電
圧−1.32Vに対して、FET Q2のゲートと電源６の電位差
を0.68Vに設定すればよい。本実施例では、抵抗R1とR2
との抵抗比を4.52:0.68とする抵抗分割により基準電圧
を得ている。
圧−1.32Vに対して、FET Q2のゲートと電源６の電位差
を0.68Vに設定すればよい。本実施例では、抵抗R1とR2
との抵抗比を4.52:0.68とする抵抗分割により基準電圧
を得ている。
第２図は本発明の他の実施例の回路図である。動作速
度が3GHz以下の場合は、BFLインバータの増幅度が大き
く、出力端子３からの出力振幅も大きいので、BFLイン
バータ内部のレベルシフトダイオードD5とVf変動は問題
にならないが、3GHz以上の高速動作となった場合に、BF
Lの増幅度が低下し、BFL一段のみでは、出力振幅が小さ
く、波形整形能力が低下して、BFLインバータ内部のレ
ベルシフトダイオードD5のVf変動により、出力の論理レ
ベルが変動し、入力回路の次段のインバータ等の理論し
きい値よりずれて、次段以降が動作しなくなる場合があ
る。第２の実施例では、BFLインバータ内のレベルシフ
ト部にも、入力レベルシフト部と同等の回路を導入し、
レベルシフトダイオードD5の変動を補正している。
度が3GHz以下の場合は、BFLインバータの増幅度が大き
く、出力端子３からの出力振幅も大きいので、BFLイン
バータ内部のレベルシフトダイオードD5とVf変動は問題
にならないが、3GHz以上の高速動作となった場合に、BF
Lの増幅度が低下し、BFL一段のみでは、出力振幅が小さ
く、波形整形能力が低下して、BFLインバータ内部のレ
ベルシフトダイオードD5のVf変動により、出力の論理レ
ベルが変動し、入力回路の次段のインバータ等の理論し
きい値よりずれて、次段以降が動作しなくなる場合があ
る。第２の実施例では、BFLインバータ内のレベルシフ
ト部にも、入力レベルシフト部と同等の回路を導入し、
レベルシフトダイオードD5の変動を補正している。
第３図は第２図に示した本発明の実施例による入力回
路と、第６図で示した従来の入力回路について、入力論
理しきい値の温度特性シミュレーション結果を示した温
度特性図である。従来の入力回路の特性線Ｂはレベルシ
フトダイオードの温度特性により、入力論理しきい値が
変動するが、本実施例の入力回路の特性線Ａはほとんど
変動しない。
路と、第６図で示した従来の入力回路について、入力論
理しきい値の温度特性シミュレーション結果を示した温
度特性図である。従来の入力回路の特性線Ｂはレベルシ
フトダイオードの温度特性により、入力論理しきい値が
変動するが、本実施例の入力回路の特性線Ａはほとんど
変動しない。
なお、実施例では基準電圧発生回路に抵抗分割を用い
たが、より一般的な基準電圧発生回路を用いてもよい。
また、本実施例ではSi−ECLとのレベル変換回路につい
て説明したが、他の任意のレベル変換回路にも適用でき
る。
たが、より一般的な基準電圧発生回路を用いてもよい。
また、本実施例ではSi−ECLとのレベル変換回路につい
て説明したが、他の任意のレベル変換回路にも適用でき
る。
次に、温度特性補償用基準電圧発生回路について実施
例に基づいて説明する。第４図は本発明の更に他の実施
例を示すもので第１図に示した一実施例に温度特性補償
用基準電圧発生回路50を付加したものの回路図ある。こ
こで抵抗R11,R12、FET Q17,Q18、ダイオードD17,D18は
温度特性補償用基準電圧発生回路50を構成している。FE
T Q18のゲート電極は外部制御電圧調整端子９に接続さ
れている。この回路においてFET Q17,Q18のゲート幅及
びダイオードD17,D19のアノード面積は同一に設定す
る。FET Q17,Q18には同じドレイン電流が流れるため、
ゲート幅が同じならばFET Q17のゲート−ソース間電圧V
GS(Q17)とQ18のゲート−ソース間電圧VGS(Q18)はV
GS(Q17)＝VGS(Q18)である。またダイオードD17のアノー
ド−カソード間電圧Vf(D17)とダイオードD19のアノード
−カソード間電圧Vf(D19)も同じ電流が流れるためVf
(D17)＝Vf(D19)である。この２つの関係はFET,ダイオー
ドの特性が周囲温度によって変化しても、FET Q17とQ1
8,ダイオードD17とD19の特性が同様に変動するならば常
に成り立つ。したがってFET Q17のゲート電極電位と接
続点９との電位差V3はV3＝VGS(Q17)＋Vf(D17),FET Q18
のゲート電極電位と電源端子８との電位差V4はV4＝V
GS(Q18)＋Vf(D19)であるからV3＝V4となる。V4は外部制
御電圧より給電されるので、V4＝一定とすると、接続点
９の電位は、 となる。ここでV7は電源端子７の電位,V8は電源端子８
の電位である。従って接続点９の電位はV7,V8,R21,R22
及び外部調整用端子９にかける電圧により一意に決ま
り、温度による変動をしない。接続点10の電位は接続点
９の電位とダイオードD18のVf(D18)とで決まる。その電
位は となる。ダイオードのVfの温度特性△Vf＝約−1.2mV/℃
のため、第５図で示すように変動する。従って接続点10
を温度特性補償用基準電圧発生回路50の出力端子とする
と、その出力電圧は式の第１項と第２項は電源電圧，
抵抗，外部制御電圧により一意に決まるため、その回路
を構成するFET,ダイオードの特性のバラツキにはよらな
いが、第３項はダイオードのVf(D18)の温特による温度
上昇により約＋1.2mV/℃上昇するという特性をもつ。
例に基づいて説明する。第４図は本発明の更に他の実施
例を示すもので第１図に示した一実施例に温度特性補償
用基準電圧発生回路50を付加したものの回路図ある。こ
こで抵抗R11,R12、FET Q17,Q18、ダイオードD17,D18は
温度特性補償用基準電圧発生回路50を構成している。FE
T Q18のゲート電極は外部制御電圧調整端子９に接続さ
れている。この回路においてFET Q17,Q18のゲート幅及
びダイオードD17,D19のアノード面積は同一に設定す
る。FET Q17,Q18には同じドレイン電流が流れるため、
ゲート幅が同じならばFET Q17のゲート−ソース間電圧V
GS(Q17)とQ18のゲート−ソース間電圧VGS(Q18)はV
GS(Q17)＝VGS(Q18)である。またダイオードD17のアノー
ド−カソード間電圧Vf(D17)とダイオードD19のアノード
−カソード間電圧Vf(D19)も同じ電流が流れるためVf
(D17)＝Vf(D19)である。この２つの関係はFET,ダイオー
ドの特性が周囲温度によって変化しても、FET Q17とQ1
8,ダイオードD17とD19の特性が同様に変動するならば常
に成り立つ。したがってFET Q17のゲート電極電位と接
続点９との電位差V3はV3＝VGS(Q17)＋Vf(D17),FET Q18
のゲート電極電位と電源端子８との電位差V4はV4＝V
GS(Q18)＋Vf(D19)であるからV3＝V4となる。V4は外部制
御電圧より給電されるので、V4＝一定とすると、接続点
９の電位は、 となる。ここでV7は電源端子７の電位,V8は電源端子８
の電位である。従って接続点９の電位はV7,V8,R21,R22
及び外部調整用端子９にかける電圧により一意に決ま
り、温度による変動をしない。接続点10の電位は接続点
９の電位とダイオードD18のVf(D18)とで決まる。その電
位は となる。ダイオードのVfの温度特性△Vf＝約−1.2mV/℃
のため、第５図で示すように変動する。従って接続点10
を温度特性補償用基準電圧発生回路50の出力端子とする
と、その出力電圧は式の第１項と第２項は電源電圧，
抵抗，外部制御電圧により一意に決まるため、その回路
を構成するFET,ダイオードの特性のバラツキにはよらな
いが、第３項はダイオードのVf(D18)の温特による温度
上昇により約＋1.2mV/℃上昇するという特性をもつ。
ところでレベルシフト回路もFET Q1とQ2,ダイオードD
1とD4を同サイズで構成しているため前記基準電圧発生
回路の中で説明したことと同一の理由で、FET Q1のゲー
ト電位と接続点２の電位差V1とFET Q2のゲート電位と電
源端子６の電位差V2は等しく、レベルシフト量V1は となる。ここでV10は接続点10の電位,V6は電源端子６の
電位である。このため式の第1,第2,第３項は一定なの
で基準電圧発生回路のVf(D18)による電位上昇分は本入
力回路の入力しきい値の上昇分となって表われ、先に説
明したECL ICの入力しきい値変動に合わることができ
る。その様子を第５図に示す。GaAs IC内部の論理しき
い値は温度によらず、電源端子５の電位であるので一定
である。接続点２の電位は温度上昇によるECL入力しき
い値変動分△Vth＝＋1.3mV/℃と、V1がVf(D18)の温特に
より△V1＝＋1.2mV/℃増加するため、補償されほぼ一定
に保たれ、GaAs IC内部論理しきい値とほぼ一致する。
1とD4を同サイズで構成しているため前記基準電圧発生
回路の中で説明したことと同一の理由で、FET Q1のゲー
ト電位と接続点２の電位差V1とFET Q2のゲート電位と電
源端子６の電位差V2は等しく、レベルシフト量V1は となる。ここでV10は接続点10の電位,V6は電源端子６の
電位である。このため式の第1,第2,第３項は一定なの
で基準電圧発生回路のVf(D18)による電位上昇分は本入
力回路の入力しきい値の上昇分となって表われ、先に説
明したECL ICの入力しきい値変動に合わることができ
る。その様子を第５図に示す。GaAs IC内部の論理しき
い値は温度によらず、電源端子５の電位であるので一定
である。接続点２の電位は温度上昇によるECL入力しき
い値変動分△Vth＝＋1.3mV/℃と、V1がVf(D18)の温特に
より△V1＝＋1.2mV/℃増加するため、補償されほぼ一定
に保たれ、GaAs IC内部論理しきい値とほぼ一致する。
以上本実施例では温度特性補償用基準電圧発生回路50
の電源7,8と抵抗R21,R22を適当に選び、外部調整端子に
より最適入力しきい値を初期校正により決定すると、そ
の後の調整はまったく不用で、温度特性によるしきい値
変動にも、VTやダイオードの特性変動にも非常に強い入
力回路となる。
の電源7,8と抵抗R21,R22を適当に選び、外部調整端子に
より最適入力しきい値を初期校正により決定すると、そ
の後の調整はまったく不用で、温度特性によるしきい値
変動にも、VTやダイオードの特性変動にも非常に強い入
力回路となる。
以上説明したように、本発明の入力回路は、ダイオー
ドのＩ−Ｖ特性の変動や、FETのVt変動に対し、入力の
論理しきい値電圧が変動しないので、GaAs ICの入力回
路に適用すると、入力特性が安定し、歩留りの向上、及
び、高周波特性の向上に効果がある。特に3GHz以上の高
速動作を要求される入力回路に効果がある。
ドのＩ−Ｖ特性の変動や、FETのVt変動に対し、入力の
論理しきい値電圧が変動しないので、GaAs ICの入力回
路に適用すると、入力特性が安定し、歩留りの向上、及
び、高周波特性の向上に効果がある。特に3GHz以上の高
速動作を要求される入力回路に効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は本発明と従来の入力回路
の入力論理しきい値電圧の温度特性を示す特性図、第４
図は本発明の更に他の実施例の回路図、第５図は第４図
の回路の動作を説明するためのグラフ、第６図および第
７図はそれぞれ従来例を示す回路図、第８図は従来のシ
リコンECL ICとGaAs ICとの接続での入力しきい値変動
を説明するためのグラフである。 １……入力端子、２……接続点、３……出力端子、4,5,
6……電源端子、11……基準電圧入力端子、50……温度
特性補償用基準電圧発生回路、D1〜D6,D11〜D13,D17〜D
19……ダイオード、Q1〜Q6,Q11〜Q15,Q17,Q18……トラ
ンジスタ、R1,R2,R11〜R13,R21〜R24……抵抗。
他の実施例の回路図、第３図は本発明と従来の入力回路
の入力論理しきい値電圧の温度特性を示す特性図、第４
図は本発明の更に他の実施例の回路図、第５図は第４図
の回路の動作を説明するためのグラフ、第６図および第
７図はそれぞれ従来例を示す回路図、第８図は従来のシ
リコンECL ICとGaAs ICとの接続での入力しきい値変動
を説明するためのグラフである。 １……入力端子、２……接続点、３……出力端子、4,5,
6……電源端子、11……基準電圧入力端子、50……温度
特性補償用基準電圧発生回路、D1〜D6,D11〜D13,D17〜D
19……ダイオード、Q1〜Q6,Q11〜Q15,Q17,Q18……トラ
ンジスタ、R1,R2,R11〜R13,R21〜R24……抵抗。
Claims (3)
- 【請求項１】ゲート電極を入力端子とした第１の電界効
果トランジスタのソース電極に一つまたは複数のダイオ
ードを直列に接続した論理レベル変換回路と、この論理
レベル変換回路と同一の形状の第２の電界効果トランジ
スタおよびダイオードからなり、この第２の電界効果ト
ランジスタのゲート電極を基準電圧の入力端子とした電
流制御回路とを、第１と第２の電源間で直列に接続し、
これら論理レベル変換回路と電流制御回路との接続点か
ら出力信号を出力する入力回路を含むことを特徴とする
半導体装置。 - 【請求項２】前記基準電圧は前記第１と第２の電源間に
直列に接続された２つの抵抗の接続点から得て前記第２
の電界効果トランジスタのゲート電極に与えられている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】前記基準電圧は、第３と第４の電源間に直
列に接続された第３および第４の抵抗と、これら第３お
よび第４の抵抗の接続点にゲート電極が接続され、ドレ
インが前記第３の電源に接続された第３の電界効果トラ
ンジスタと、該第３の電界効果トランジスタのソース電
極に直列に接続された複数のダイオード素子と、ゲート
電極を外部調整電源端子に接続して第２の基準電圧を受
け、ドレインが前記複数のダイオード素子の直列接続を
介して前記第３の電界効果トランジスタのソースに接続
された、前記第３の電界効果トランジスタと実質的に同
一形状の第４の電界効果トランジスタと、該第４の電界
効果トランジスタのソース電極と前記第４の電源との間
に接続された前記ダイオード素子と実質的に同一形状の
ダイオード素子とを含む基準電圧源の前記第４の電界効
果トランジスタのドレインから得ていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-159668 | 1988-06-27 | ||
| JP15966888 | 1988-06-27 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0349272B1 (ja) |
| JP (1) | JP2751422B2 (ja) |
| DE (1) | DE68910740T2 (ja) |
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| US5352943A (en) * | 1992-02-06 | 1994-10-04 | Fujitsu Limited | ECL to GaAs logic level shift interface circuit |
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| US5543746A (en) * | 1993-06-08 | 1996-08-06 | National Semiconductor Corp. | Programmable CMOS current source having positive temperature coefficient |
| US5557223A (en) * | 1993-06-08 | 1996-09-17 | National Semiconductor Corporation | CMOS bus and transmission line driver having compensated edge rate control |
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| KR100302890B1 (ko) * | 1993-06-08 | 2001-11-22 | 클라크 3세 존 엠. | 프로그램가능한cmos버스및전송라인드라이버 |
| US5786720A (en) * | 1994-09-22 | 1998-07-28 | Lsi Logic Corporation | 5 volt CMOS driver circuit for driving 3.3 volt line |
| US5818260A (en) * | 1996-04-24 | 1998-10-06 | National Semiconductor Corporation | Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay |
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| JP3171177B2 (ja) * | 1998-12-15 | 2001-05-28 | 日本電気株式会社 | レベルシフト回路、該レベルシフト回路を用いた入力回路及び出力回路 |
| US6605974B2 (en) * | 2001-07-31 | 2003-08-12 | Telefonaktiebolaget Lm Ericsson(Publ) | Level shifter with gain |
| JP2005244850A (ja) * | 2004-02-27 | 2005-09-08 | Toshiba Corp | 高周波スイッチ装置 |
| JP4579656B2 (ja) * | 2004-11-16 | 2010-11-10 | 富士通セミコンダクター株式会社 | バッファ回路 |
| JP4599225B2 (ja) * | 2005-05-26 | 2010-12-15 | 株式会社東芝 | スイッチング回路 |
| US7999569B2 (en) * | 2009-12-03 | 2011-08-16 | Nxp B.V. | Edge rate suppression for open drain buses |
| US9228713B2 (en) * | 2012-08-31 | 2016-01-05 | Federal Signal Corporation | Light beacon assembly |
| CN107223310B (zh) * | 2017-04-13 | 2021-03-02 | 深圳市汇顶科技股份有限公司 | 电平转换电路和指纹识别装置 |
| JP7106495B2 (ja) * | 2019-07-22 | 2022-07-26 | 株式会社東芝 | 入力回路 |
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| US4071784A (en) * | 1976-11-12 | 1978-01-31 | Motorola, Inc. | MOS input buffer with hysteresis |
| US4096584A (en) * | 1977-01-31 | 1978-06-20 | Intel Corporation | Low power/high speed static ram |
| US4220876A (en) * | 1978-08-17 | 1980-09-02 | Motorola, Inc. | Bus terminating and decoupling circuit |
| JPS5750135A (en) * | 1980-09-09 | 1982-03-24 | Nec Corp | Inverter circuit |
| US4392067A (en) * | 1981-02-18 | 1983-07-05 | Motorola, Inc. | Logic select circuit |
| US4698524A (en) * | 1986-07-16 | 1987-10-06 | Honeywell Inc. | MESFET logic using integral diode level shifting |
| JPS5999819A (ja) * | 1982-11-27 | 1984-06-08 | Hitachi Ltd | 入力インタ−フエイス回路 |
| EP0254214B1 (de) * | 1986-07-21 | 1990-09-26 | Siemens Aktiengesellschaft | Integrierbare Schaltung zur Pegelumsetzung |
| FR2602932A1 (fr) * | 1986-08-05 | 1988-02-19 | Thomson Csf | Porte logique bfl compensee en temperature |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
-
1989
- 1989-06-15 JP JP1154324A patent/JP2751422B2/ja not_active Expired - Lifetime
- 1989-06-27 US US07/372,010 patent/US5021691A/en not_active Expired - Lifetime
- 1989-06-27 EP EP89306521A patent/EP0349272B1/en not_active Expired - Lifetime
- 1989-06-27 DE DE68910740T patent/DE68910740T2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| EP0349272A3 (en) | 1990-08-22 |
| US5021691A (en) | 1991-06-04 |
| JPH0278320A (ja) | 1990-03-19 |
| EP0349272A2 (en) | 1990-01-03 |
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