JP2736098B2 - 出力インターフェイス回路 - Google Patents
出力インターフェイス回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路における出力インターフェ
イス回路に係り、特に差動増幅回路とソースフォロアの
組合わせによりレベル変換機能を持たせた出力インター
フェイス回路に関する。
イス回路に係り、特に差動増幅回路とソースフォロアの
組合わせによりレベル変換機能を持たせた出力インター
フェイス回路に関する。
（従来の技術） 電子計算機や各種通信機器には多くの集積回路（IC）
が用いられている。これらの電子機器の中で、高速信号
処理を必要とする部分にはGaAsICを用い、それ程高速性
を必要としない部分には汎用性の高いSiICを用いること
がしばしば行われる。異種のICを接続して単一電源で動
作させるためには、それぞれのICでの論理レベルの整合
をとることが必要である。例えば、GaAsICとしてSCFL
（Source Coupled FET Logic）回路を用い、その出力を
SiICであるECL回路に入力する場合、GaAsICの出力部に
レベル変換機能を持たせた出力インターフェイス回路を
設ける。
が用いられている。これらの電子機器の中で、高速信号
処理を必要とする部分にはGaAsICを用い、それ程高速性
を必要としない部分には汎用性の高いSiICを用いること
がしばしば行われる。異種のICを接続して単一電源で動
作させるためには、それぞれのICでの論理レベルの整合
をとることが必要である。例えば、GaAsICとしてSCFL
（Source Coupled FET Logic）回路を用い、その出力を
SiICであるECL回路に入力する場合、GaAsICの出力部に
レベル変換機能を持たせた出力インターフェイス回路を
設ける。
第４図は、その様な従来例を示す。図において、21は
SCFLを基本論理回路として用いたGaAsICであり、22はEC
L回路を用いたSiICである。GaAsIC21の出力部には、第
1,第２の電界効果トランジスタQ1，Q2をドライバとし、
その共通ソースに第３の電界効果トランジスタQ3と抵抗
R1からなる定電流源回路を設け、ドレインにそれぞれ負
荷R2，R3を設けた差動増幅回路23と、この差動増幅回路
23の出力端子に接続されたソースフォロア用の第４の電
界効果トランジスタQ4とから構成される出力インターフ
ェイス回路が設けられている。第１〜第４の電界効果ト
ランジスタQ1〜Q4はこの例では全てＤタイプMESFETであ
る。第４の電界効果トランジスタQ4のソースがGaAsIC21
の出力端子24に繋がっている。この出力端子24は、シー
ルド配線25を介してSiIC22の入力端子26に接続される。
入力端子26の前でシールド配線25は終端抵抗RTにより電
位VTTに終端されている。GaAsIC21内の第４の電界効果
トランジスタQ4とシールド配線25および終端抵抗RTによ
ってソースフォロア回路27が構成されている。この様な
インターフェース回路を備えることにより、GaAsIC21内
の差動増幅回路23に入るSCFLレベルの論理信号はECLレ
ベルに変換されてSiIC22に入力されることになる。
SCFLを基本論理回路として用いたGaAsICであり、22はEC
L回路を用いたSiICである。GaAsIC21の出力部には、第
1,第２の電界効果トランジスタQ1，Q2をドライバとし、
その共通ソースに第３の電界効果トランジスタQ3と抵抗
R1からなる定電流源回路を設け、ドレインにそれぞれ負
荷R2，R3を設けた差動増幅回路23と、この差動増幅回路
23の出力端子に接続されたソースフォロア用の第４の電
界効果トランジスタQ4とから構成される出力インターフ
ェイス回路が設けられている。第１〜第４の電界効果ト
ランジスタQ1〜Q4はこの例では全てＤタイプMESFETであ
る。第４の電界効果トランジスタQ4のソースがGaAsIC21
の出力端子24に繋がっている。この出力端子24は、シー
ルド配線25を介してSiIC22の入力端子26に接続される。
入力端子26の前でシールド配線25は終端抵抗RTにより電
位VTTに終端されている。GaAsIC21内の第４の電界効果
トランジスタQ4とシールド配線25および終端抵抗RTによ
ってソースフォロア回路27が構成されている。この様な
インターフェース回路を備えることにより、GaAsIC21内
の差動増幅回路23に入るSCFLレベルの論理信号はECLレ
ベルに変換されてSiIC22に入力されることになる。
ところがこの様な従来の出力インターフェイス回路に
おいては、用いる電界効果トランジスタ，特に出力段の
ソースフォロア用トランジスタの閾値の製造上のバラツ
キによる変動が論理レベル変換の機能に影響を与える、
という問題がある。即ち，ソースフォロワ用電界効果ト
ランジスタQ4のゲート入力電圧Vinとソース出力電圧Vou
tの関係は、次式で表わされる。
おいては、用いる電界効果トランジスタ，特に出力段の
ソースフォロア用トランジスタの閾値の製造上のバラツ
キによる変動が論理レベル変換の機能に影響を与える、
という問題がある。即ち，ソースフォロワ用電界効果ト
ランジスタQ4のゲート入力電圧Vinとソース出力電圧Vou
tの関係は、次式で表わされる。
ここで、Ｋは電界効果トランジスタQ4のゲート幅１μ
ｍ当りの電流駆動能力（Ｋ値）、Ｗはゲート幅、Vthは
しきい値電圧であり、Ｒは終端抵抗RTの抵抗値、VTTは
終端電位である。この式から、Vin、K,W,Rが一定であっ
ても、閾値Vthが変われば出力電圧Voutが変わることが
分る。
ｍ当りの電流駆動能力（Ｋ値）、Ｗはゲート幅、Vthは
しきい値電圧であり、Ｒは終端抵抗RTの抵抗値、VTTは
終端電位である。この式から、Vin、K,W,Rが一定であっ
ても、閾値Vthが変われば出力電圧Voutが変わることが
分る。
（発明が解決しようとする課題） 以上のように従来の出力インターフェイス回路では、
用いる電界効果トランジスタの閾値の製造上の変動によ
り設計値通りの論理レベル変換ができなくなる、という
問題があった。
用いる電界効果トランジスタの閾値の製造上の変動によ
り設計値通りの論理レベル変換ができなくなる、という
問題があった。
本発明は上記の点に鑑み、閾値変動の影響を相殺して
安定した論理レベル変換を可能とした出力インターフェ
イス回路を提供することを目的とする。
安定した論理レベル変換を可能とした出力インターフェ
イス回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、差動増幅回路とその出力端子に接続された
ソースフォロア用電界効果トランジスタを含む出力イン
ターフェイス回路において、出力電圧の閾値変動による
影響を相殺するレベル補償回路を付加したことを特徴と
する。
ソースフォロア用電界効果トランジスタを含む出力イン
ターフェイス回路において、出力電圧の閾値変動による
影響を相殺するレベル補償回路を付加したことを特徴と
する。
より具体的に説明すれば、本発明の出力インターフェ
イス回路は、ソースが共通接続された第１および第２の
電界効果トランジスタ，これらのトランジスタのドレイ
ンと正極側電源端子の間にそれぞれ設けられた負荷，お
よび共通ソースと負極側電源端子の間に設けられた定電
流源用の第３の電界効果トランジスタを含む差動増幅回
路と、この差動増幅回路の出力端子に接続されたソース
フォロア用の第４の電界効果トランジスタを基本構成と
して含む。この基本構成に対して本発明において付加さ
れるレベル補償回路は、第５の電界効果トランジスタを
ドライバとして用いて構成され、入出力特性の遷移領域
にバイアスされたインバータと、このインバータの入出
力端子間に設けられて第５の電界効果トランジスタの閾
値変動に直線的に対応して変化するインバータ出力が得
られるように構成された帰還回路と、差動増幅回路の正
極側電源端子と負荷の間に設けられてインバータの出力
によりゲートが制御される第６の電界効果トランジスタ
とを有することを特徴とする。
イス回路は、ソースが共通接続された第１および第２の
電界効果トランジスタ，これらのトランジスタのドレイ
ンと正極側電源端子の間にそれぞれ設けられた負荷，お
よび共通ソースと負極側電源端子の間に設けられた定電
流源用の第３の電界効果トランジスタを含む差動増幅回
路と、この差動増幅回路の出力端子に接続されたソース
フォロア用の第４の電界効果トランジスタを基本構成と
して含む。この基本構成に対して本発明において付加さ
れるレベル補償回路は、第５の電界効果トランジスタを
ドライバとして用いて構成され、入出力特性の遷移領域
にバイアスされたインバータと、このインバータの入出
力端子間に設けられて第５の電界効果トランジスタの閾
値変動に直線的に対応して変化するインバータ出力が得
られるように構成された帰還回路と、差動増幅回路の正
極側電源端子と負荷の間に設けられてインバータの出力
によりゲートが制御される第６の電界効果トランジスタ
とを有することを特徴とする。
（作用） 本発明のように構成すれば、出力インターフェイス回
路を構成する素子である電界効果トランジスタの閾値が
変動した時、その変動をそのまま反映したインバータ出
力が得られる。このインバータ出力により差動増幅回路
の負荷側に設けた第６の電界効果トランジスタを介して
出力段のソースフォロア用の第４の電界効果トランジス
タが、その閾値変動による出力電圧の変動を補償する方
向に制御される。これにより、製造上のバラツキによる
閾値変動の影響が相殺され、安定したレベル変換機能が
発揮される。
路を構成する素子である電界効果トランジスタの閾値が
変動した時、その変動をそのまま反映したインバータ出
力が得られる。このインバータ出力により差動増幅回路
の負荷側に設けた第６の電界効果トランジスタを介して
出力段のソースフォロア用の第４の電界効果トランジス
タが、その閾値変動による出力電圧の変動を補償する方
向に制御される。これにより、製造上のバラツキによる
閾値変動の影響が相殺され、安定したレベル変換機能が
発揮される。
本発明の如く、インバータを用いた補償回路を採用す
れば、差動回路を用いた補償回路に比べて、少ない素子
数で上記作用を達成でき、補償回路のコンパクト化に寄
与する。
れば、差動回路を用いた補償回路に比べて、少ない素子
数で上記作用を達成でき、補償回路のコンパクト化に寄
与する。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のGaAsICにおける出力インターフ
ェイス回路の構成を示す。第４図に示した従来例と同
様、この実施例ではSCFLレベルの論理信号とECLレベル
に変換して出力する場合を示している。従って第４図と
対応する部分には第４図と同一符号を付してある。GaAs
IC1の出力段には、第１および第２の電界効果トランジ
スタQ1およびQ2，定電流源用の第３の電界効果トランジ
スタQ3を含む差動増幅回路２が形成され、この差動増幅
回路２の一つの出力端子にソースフォロア用の第４の電
界効果トランジスタQ4が設けられている。この出力イン
ターフェイス回路の基本は従来と同じである。差動増幅
回路２の定電流源回路は、第３の電界効果トランジスタ
Q3と抵抗R1を、第1,第２の電界効果トランジスタQ1，Q2
の共通ソースと負極側電源端子（この実施例では負の所
定電位VSS）の間に接続して構成される。第３の電界効
果トランジスタQ3のゲートには所定の直流バイアスVGが
与えられる。この基本構成に対して、レベル補償回路と
して、第５の電界効果トランジスタQ5をドライバとして
用いたインバータ６、このインバータ６の入出力端子間
に設けられた帰還回路７、および差動増幅回路２の正極
側電源端子（図では接地）と負荷抵抗R2，R3の間に設け
られた、インバータ６の出力で制御される第６の電界効
果トランジスタQ6を有する。インバータ６はこの実施例
では、負荷にもゲート・ソース間を接続した電界効果ト
ランジスタQ7を用いている。このインバータ６は、正極
側電源端子は接地電位とし、負極側電源端子は所定の負
電位VTTとしている。インバータ６に設けられた帰還回
路７はこの実施例では、２個のダイオードD1，D2の直列
回路である。インバータ６のドライバ用電界効果トラン
ジスタQ5のゲートはプルダウン用電界効果トランジスタ
Q8によりVSSに引かれている。インバータ６の電界効果
トランジスタQ5のゲートに挿入した抵抗R4は、発振防止
用であり、本質的ではない。なおこの実施例においては
電界効果トランジスタとして全てＤタイプMESFETを用い
ている。
ェイス回路の構成を示す。第４図に示した従来例と同
様、この実施例ではSCFLレベルの論理信号とECLレベル
に変換して出力する場合を示している。従って第４図と
対応する部分には第４図と同一符号を付してある。GaAs
IC1の出力段には、第１および第２の電界効果トランジ
スタQ1およびQ2，定電流源用の第３の電界効果トランジ
スタQ3を含む差動増幅回路２が形成され、この差動増幅
回路２の一つの出力端子にソースフォロア用の第４の電
界効果トランジスタQ4が設けられている。この出力イン
ターフェイス回路の基本は従来と同じである。差動増幅
回路２の定電流源回路は、第３の電界効果トランジスタ
Q3と抵抗R1を、第1,第２の電界効果トランジスタQ1，Q2
の共通ソースと負極側電源端子（この実施例では負の所
定電位VSS）の間に接続して構成される。第３の電界効
果トランジスタQ3のゲートには所定の直流バイアスVGが
与えられる。この基本構成に対して、レベル補償回路と
して、第５の電界効果トランジスタQ5をドライバとして
用いたインバータ６、このインバータ６の入出力端子間
に設けられた帰還回路７、および差動増幅回路２の正極
側電源端子（図では接地）と負荷抵抗R2，R3の間に設け
られた、インバータ６の出力で制御される第６の電界効
果トランジスタQ6を有する。インバータ６はこの実施例
では、負荷にもゲート・ソース間を接続した電界効果ト
ランジスタQ7を用いている。このインバータ６は、正極
側電源端子は接地電位とし、負極側電源端子は所定の負
電位VTTとしている。インバータ６に設けられた帰還回
路７はこの実施例では、２個のダイオードD1，D2の直列
回路である。インバータ６のドライバ用電界効果トラン
ジスタQ5のゲートはプルダウン用電界効果トランジスタ
Q8によりVSSに引かれている。インバータ６の電界効果
トランジスタQ5のゲートに挿入した抵抗R4は、発振防止
用であり、本質的ではない。なおこの実施例においては
電界効果トランジスタとして全てＤタイプMESFETを用い
ている。
インバータ６のドライバ・トランジスタQ5のＫ値は負
荷トランジスタQ7のそれに比べて十分に大きいものとす
る。またこのインバータ６は、プルダウン用トランジス
タQ8と帰還回路７により、入出力伝達特性の遷移領域に
バイアスされる。これにより、後に詳しく説明するよう
に、ドライバ・トランジスタQ5の閾値変動がそのまま出
力に反映されることになる。
荷トランジスタQ7のそれに比べて十分に大きいものとす
る。またこのインバータ６は、プルダウン用トランジス
タQ8と帰還回路７により、入出力伝達特性の遷移領域に
バイアスされる。これにより、後に詳しく説明するよう
に、ドライバ・トランジスタQ5の閾値変動がそのまま出
力に反映されることになる。
差動増幅回路２の負荷側に設けられた電界効果トラン
ジスタQ6は、定電流源側の電界効果トランジスタQ3と同
じ素子パラメータのものとする。これにより、負荷側の
電界効果トランジスタQ6のゲート・ソース間電圧が常に
定電流源側の電界効果トランジスタQ3のそれと同じにな
り、結果としてインバータ６の出力変動がそのままソー
スフォロア用トランジスタQ4のゲートに与えられること
になる。
ジスタQ6は、定電流源側の電界効果トランジスタQ3と同
じ素子パラメータのものとする。これにより、負荷側の
電界効果トランジスタQ6のゲート・ソース間電圧が常に
定電流源側の電界効果トランジスタQ3のそれと同じにな
り、結果としてインバータ６の出力変動がそのままソー
スフォロア用トランジスタQ4のゲートに与えられること
になる。
ソースフォロア用電界効果トランジスタQ4のドレイン
は接地され、ソース即ち出力端子３は、シールド配線４
を介して図示しないECL構成のSiICに接続される。また
シールド配線４は終端抵抗RTにより、VTTに終端されて
いる。即ちGaAsIC1内部の電界効果トランジスタQ4から
外部の終端抵抗RTまででソースフォロア回路５が構成さ
れる。
は接地され、ソース即ち出力端子３は、シールド配線４
を介して図示しないECL構成のSiICに接続される。また
シールド配線４は終端抵抗RTにより、VTTに終端されて
いる。即ちGaAsIC1内部の電界効果トランジスタQ4から
外部の終端抵抗RTまででソースフォロア回路５が構成さ
れる。
このように構成された出力インターフェイス回路での
電界効果トランジスタの閾値変動に対する出力レベル補
償の動作を次に説明する。第２図は、インバータ６の部
分を抜き出して示し、第３図はその入出力特性を示して
いる。前述のようにインバータ６を構成する電界効果ト
ランジスタQ5，Q7は、前者の方がＫ値が十分大きく、こ
の様な条件で入出力伝達特性の遷移領域にバイアスされ
た時、電界効果トランジスタQ5のゲート・ソース間電圧
VBはほぼその閾値に等しい。またインバータ６の入力電
圧Viと出力電圧Voの間には、帰還回路７の働きで Vo＝Vi＋２φ …（２） なる関係がある。φはダイオードD1，D2の順方向電圧降
下である。第３図に示すように、電界効果トランジスタ
Q5のゲート・ソース間電圧VB（＝Vth1）が実線で示す入
出力伝達特性曲線の遷移領域と（２）式の直線の交点位
置にあるとする。このとき出力電圧Voは、第３図に示す
ようにVo1である。電界効果トランジスタQ5の閾値がVth
1からVth2に変動したとすると、これに伴ってゲート・
ソース間電圧VBはVB2（＝Vth2）になる。このとき出力
電圧Voは、第３図に示すようにVo2になる。こうしてこ
のインバータ６の出力電圧は、電界効果トランジスタQ5
の閾値が変動すれば、これにほぼ比例して変動する。一
方、差動増幅回路２の定電流源回路の電界効果トランジ
スタQ3と負荷側に設けた電界効果トランジスタQ6は、同
じ素子パラメータとすれば、両者のゲート・ソース間電
圧は常に等しい。従ってインバータ６の出力変動はその
まま電界効果トランジスタQ6のゲートからソースに伝達
される。いま差動増幅回路２が、“H"レベル出力の場合
を考えると、電界効果トランジスタQ6のソース電位がそ
のまま差動増幅回路２の出力電位であり、これがソース
フォロア電界効果トランジスタQ4のゲートに伝わる。こ
うしてインバータ６から電界効果トランジスタQ4に伝え
られる電位変動は、この電界効果トランジスタQ4の閾値
変動による出力電位変動を丁度相殺するものとなる。
電界効果トランジスタの閾値変動に対する出力レベル補
償の動作を次に説明する。第２図は、インバータ６の部
分を抜き出して示し、第３図はその入出力特性を示して
いる。前述のようにインバータ６を構成する電界効果ト
ランジスタQ5，Q7は、前者の方がＫ値が十分大きく、こ
の様な条件で入出力伝達特性の遷移領域にバイアスされ
た時、電界効果トランジスタQ5のゲート・ソース間電圧
VBはほぼその閾値に等しい。またインバータ６の入力電
圧Viと出力電圧Voの間には、帰還回路７の働きで Vo＝Vi＋２φ …（２） なる関係がある。φはダイオードD1，D2の順方向電圧降
下である。第３図に示すように、電界効果トランジスタ
Q5のゲート・ソース間電圧VB（＝Vth1）が実線で示す入
出力伝達特性曲線の遷移領域と（２）式の直線の交点位
置にあるとする。このとき出力電圧Voは、第３図に示す
ようにVo1である。電界効果トランジスタQ5の閾値がVth
1からVth2に変動したとすると、これに伴ってゲート・
ソース間電圧VBはVB2（＝Vth2）になる。このとき出力
電圧Voは、第３図に示すようにVo2になる。こうしてこ
のインバータ６の出力電圧は、電界効果トランジスタQ5
の閾値が変動すれば、これにほぼ比例して変動する。一
方、差動増幅回路２の定電流源回路の電界効果トランジ
スタQ3と負荷側に設けた電界効果トランジスタQ6は、同
じ素子パラメータとすれば、両者のゲート・ソース間電
圧は常に等しい。従ってインバータ６の出力変動はその
まま電界効果トランジスタQ6のゲートからソースに伝達
される。いま差動増幅回路２が、“H"レベル出力の場合
を考えると、電界効果トランジスタQ6のソース電位がそ
のまま差動増幅回路２の出力電位であり、これがソース
フォロア電界効果トランジスタQ4のゲートに伝わる。こ
うしてインバータ６から電界効果トランジスタQ4に伝え
られる電位変動は、この電界効果トランジスタQ4の閾値
変動による出力電位変動を丁度相殺するものとなる。
以上のレベル補償の動作を、より詳しく理論式に基づ
いて説明する。先ず一般に電界効果トランジスタにおい
ては、閾値Vthと、電流駆動能力を示すＫ値と、ドレイ
ン電流IDSの間に、 IDS＝Ｋ（Vgs−Vth）2 …（３） なる関係が成立する。一方、実施例のような電界効果ト
ランジスタを用いたインバータ６においてドライバ・ト
ランジスタと負荷トランジスタに同じ電流が流れるとす
ると、負荷トランジスタはゲート・ソース間が接続され
ているから、（３）式を用いて、 K1Vth2＝K2（VB−Vth）2 …（４） なる関係が成立する。K1，K2はそれぞれ負荷トランジス
タ，ドライバ・トランジスタのＫ値であり、VBはドライ
バ・トランジスタQ5のゲート・ソース間の電圧（Vgs）
である。（４）式を書替えると、 が得られ、ここでK2がK1に比べて十分大きいとすると、 VB＝Vth …（６） となる。
いて説明する。先ず一般に電界効果トランジスタにおい
ては、閾値Vthと、電流駆動能力を示すＫ値と、ドレイ
ン電流IDSの間に、 IDS＝Ｋ（Vgs−Vth）2 …（３） なる関係が成立する。一方、実施例のような電界効果ト
ランジスタを用いたインバータ６においてドライバ・ト
ランジスタと負荷トランジスタに同じ電流が流れるとす
ると、負荷トランジスタはゲート・ソース間が接続され
ているから、（３）式を用いて、 K1Vth2＝K2（VB−Vth）2 …（４） なる関係が成立する。K1，K2はそれぞれ負荷トランジス
タ，ドライバ・トランジスタのＫ値であり、VBはドライ
バ・トランジスタQ5のゲート・ソース間の電圧（Vgs）
である。（４）式を書替えると、 が得られ、ここでK2がK1に比べて十分大きいとすると、 VB＝Vth …（６） となる。
そうすると、インバータ６の出力電位V1として、 V1−VTT＝VB＋２φ ＝Vth＋２φ …（７） 次に、差動増幅回路２の負荷側の電界効果トランジス
タQ6のソース電位V2は、このトランジスタのゲート・ソ
ース間電圧をVgs2とすると、 V2＝V1−Vgs2 であるから、（７）式から、 V2−VTT＝Vth＋２φ−Vgs2 …（８） となる。いま電流源側の電界効果トランジスタQ3と負荷
側の電界効果トランジスタQ6の素子パラメータを同じと
すれば、電界効果トランジスタQ3のゲート・ソース間電
圧をVgs1として、Vgs2＝Vgs1が保たれるから、（８）式
は次のように書替えられる。
タQ6のソース電位V2は、このトランジスタのゲート・ソ
ース間電圧をVgs2とすると、 V2＝V1−Vgs2 であるから、（７）式から、 V2−VTT＝Vth＋２φ−Vgs2 …（８） となる。いま電流源側の電界効果トランジスタQ3と負荷
側の電界効果トランジスタQ6の素子パラメータを同じと
すれば、電界効果トランジスタQ3のゲート・ソース間電
圧をVgs1として、Vgs2＝Vgs1が保たれるから、（８）式
は次のように書替えられる。
V2−VTT＝Vth＋２φ−Vgs1 …（９） 一方、差動増幅回路２の“H"レベル出力VOHを考える
と、ソースフォロアに関する先の（１）式の関係を考慮
して、 ここで、Ｒは終端抵抗RTの抵抗値であり、K3はソースフ
ォロア用電界効果トランジスタQ4のＫ値である。
と、ソースフォロアに関する先の（１）式の関係を考慮
して、 ここで、Ｒは終端抵抗RTの抵抗値であり、K3はソースフ
ォロア用電界効果トランジスタQ4のＫ値である。
（９）式と（10）式から、V2とVthを消去して、次の
式（11）が得られる。
式（11）が得られる。
この（11）式から、この出力インターフェイス回路の
“H"レベル出力電圧VOHは、使用されている電界効果ト
ランジスタの閾値の変動に係わらず、一定値を示すこと
になる。
“H"レベル出力電圧VOHは、使用されている電界効果ト
ランジスタの閾値の変動に係わらず、一定値を示すこと
になる。
同様にして“L"レベル出力電圧VOLは、差動増幅回路
の論理振幅をΔＶとすると、次式（12）で決まる。
の論理振幅をΔＶとすると、次式（12）で決まる。
これから、“L"レベル出力電圧VOLも電界効果トラン
ジスタの閾値に依存しない。
ジスタの閾値に依存しない。
具体的なデータを挙げる。第１図に示す回路を、電界
効果トランジスタとしてプルダウン用トランジスタQ8を
除き、全てゲート長１μｍのＤタイプMESFETを用いて構
成した。差動増幅回路のドライバ・トランジスタQ1，Q2
のゲート幅は100μｍ、ソースフォロア用トランジスタQ
4のゲート幅は200μｍとした。また差動増幅回路２の電
流源側トランジスタQ3と負荷側トランジスタQ6は共にゲ
ート幅100μｍとし、インバータ回路６のドライバ・ト
ランジスタQ5はゲート幅100μｍ、負荷トランジスタQ7
のゲート幅は１μｍとした。プルダウン用トランジスタ
Q8は、ゲート長10μm,ゲート長２μｍとした。帰還抵抗
R4の抵抗値は1kΩである。
効果トランジスタとしてプルダウン用トランジスタQ8を
除き、全てゲート長１μｍのＤタイプMESFETを用いて構
成した。差動増幅回路のドライバ・トランジスタQ1，Q2
のゲート幅は100μｍ、ソースフォロア用トランジスタQ
4のゲート幅は200μｍとした。また差動増幅回路２の電
流源側トランジスタQ3と負荷側トランジスタQ6は共にゲ
ート幅100μｍとし、インバータ回路６のドライバ・ト
ランジスタQ5はゲート幅100μｍ、負荷トランジスタQ7
のゲート幅は１μｍとした。プルダウン用トランジスタ
Q8は、ゲート長10μm,ゲート長２μｍとした。帰還抵抗
R4の抵抗値は1kΩである。
試作した出力インターフェイス回路を、VSS＝−5.2
V、VTT＝−2V、終端抵抗RTの抵抗値Ｒ＝50Ωで動作させ
た。なお電流源のトランジスタQ3のゲート・ソース間電
圧Vgs1が0Vとなるように、バイアス回路を設定した。試
作した回路のMESFETの閾値がVth＝−0.2Vのとき、SCFL
レベルの“H"レベル＝−1.3V、“L"レベル＝−2.2Vを差
動増幅回路２の二つの入力に与えたところ、得られた
“H"レベル出力はVOH＝−0.8V、“L"レベル出力はVOL＝
−1.8Vとなり、ECLレベルとほぼ同一の値が得られた。M
ESFETの閾値がVth＝−0.4VおよびVth＝0.02Vの試料につ
いても、ほぼ同じ“H"レベル出力，“L"レベル出力が得
られた。
V、VTT＝−2V、終端抵抗RTの抵抗値Ｒ＝50Ωで動作させ
た。なお電流源のトランジスタQ3のゲート・ソース間電
圧Vgs1が0Vとなるように、バイアス回路を設定した。試
作した回路のMESFETの閾値がVth＝−0.2Vのとき、SCFL
レベルの“H"レベル＝−1.3V、“L"レベル＝−2.2Vを差
動増幅回路２の二つの入力に与えたところ、得られた
“H"レベル出力はVOH＝−0.8V、“L"レベル出力はVOL＝
−1.8Vとなり、ECLレベルとほぼ同一の値が得られた。M
ESFETの閾値がVth＝−0.4VおよびVth＝0.02Vの試料につ
いても、ほぼ同じ“H"レベル出力，“L"レベル出力が得
られた。
本発明は上記実施例に限られない。例えば実施例で
は、SCFLレベルのGaAsICでのECLレベルにレベル変換す
る出力インターフェイス回路を説明したが、GaAsICから
他の基本論理回路を用いたGaAsICへの信号接続を行なう
場合、SiICからGaAsICあるいは他の論理回路形式のSiIC
に信号接続を行なう場合等、要するにレベル変換を必要
とする種々の出力インターフェイス回路に本発明を適用
することができる。
は、SCFLレベルのGaAsICでのECLレベルにレベル変換す
る出力インターフェイス回路を説明したが、GaAsICから
他の基本論理回路を用いたGaAsICへの信号接続を行なう
場合、SiICからGaAsICあるいは他の論理回路形式のSiIC
に信号接続を行なう場合等、要するにレベル変換を必要
とする種々の出力インターフェイス回路に本発明を適用
することができる。
［発明の効果］ 以上述べたように本発明によれば、用いる電界効果ト
ランジスタの閾値変動による出力電圧変動を相殺して安
定なレベル変換機能を発揮することを可能とした出力イ
ンターフェイス回路を実現することができる。
ランジスタの閾値変動による出力電圧変動を相殺して安
定なレベル変換機能を発揮することを可能とした出力イ
ンターフェイス回路を実現することができる。
第１図は本発明の一実施例のGaAsICにおける出力インタ
ーフェイス回路を示す図、第２図はそのレベル補償用の
インバータ部を抜き出して示す図、第３図はそのインバ
ータの作用を説明するための図、第４図は従来の出力イ
ンターフェイス回路を示す図である。 １……GaAsIC、２……差動増幅回路、３……出力端子、
４……シールド配線、５……ソースフォロア回路、６…
…インバータ、７……帰還回路、Q1……第１の電界効果
トランジスタ、Q2……第２の電界効果トランジスタ、Q3
……第３の電界効果トランジスタ（電流源用）、Q4……
第４の電界効果トランジスタ（ソースフォロア用）、Q5
……第５の電界効果トランジスタ（インバータ・ドライ
バ）、Q6……第６の電界効果トランジスタ、D1，D2……
ダイオード。
ーフェイス回路を示す図、第２図はそのレベル補償用の
インバータ部を抜き出して示す図、第３図はそのインバ
ータの作用を説明するための図、第４図は従来の出力イ
ンターフェイス回路を示す図である。 １……GaAsIC、２……差動増幅回路、３……出力端子、
４……シールド配線、５……ソースフォロア回路、６…
…インバータ、７……帰還回路、Q1……第１の電界効果
トランジスタ、Q2……第２の電界効果トランジスタ、Q3
……第３の電界効果トランジスタ（電流源用）、Q4……
第４の電界効果トランジスタ（ソースフォロア用）、Q5
……第５の電界効果トランジスタ（インバータ・ドライ
バ）、Q6……第６の電界効果トランジスタ、D1，D2……
ダイオード。
Claims (3)
- 【請求項１】ソースが共通接続されて差動動作する第１
および第２の電界効果トランジスタ、これらトランジス
タのドレインと正極側電源端子との間にそれぞれ設けら
れた負荷、および共通ソースと負極側電源端子との間に
設けられた定電流源用の第３の電界効果トランジスタを
有する差動増幅回路と、この差動増幅回路の少なくとも
一つの出力端子に設けられたソースフォロア用の第４の
電界効果トランジスタとを備えた出力インターフェース
回路において、 第５の電界効果トランジスタをドライバとして構成さ
れ、入出力伝達特性の遷移領域にバイアスされたインバ
ータと、 このインバータの入出力端子間に設けられた第５の電界
効果トランジスタの閾値変動に直線的に対応して変動す
るインバータ出力が得られるように構成された帰還回路
と、 前記差動増幅回路の正極側電源端子と負荷の間に介挿さ
れて前記インバータの出力によりゲートが制御される第
６の電界効果トランジスタと、 を有するレベル補償回路を備えたことを特徴とする出力
インターフェース回路。 - 【請求項２】定電流源用の第３の電界効果トランジスタ
はゲートに所定の直流バイアスが与えられ、ソースと負
極側電源端子の間に抵抗が直列接続されて定電流源回路
が構成され、第６の電界効果トランジスタは第３の電界
効果トランジスタと同じ素子パラメータをもって形成さ
れている請求項１記載の出力インターフェース回路。 - 【請求項３】帰還回路は、複数個直列接続されたダイオ
ードにより構成されている請求項１記載の出力インター
フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025147A JP2736098B2 (ja) | 1989-02-03 | 1989-02-03 | 出力インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025147A JP2736098B2 (ja) | 1989-02-03 | 1989-02-03 | 出力インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205114A JPH02205114A (ja) | 1990-08-15 |
| JP2736098B2 true JP2736098B2 (ja) | 1998-04-02 |
Family
ID=12157886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025147A Expired - Fee Related JP2736098B2 (ja) | 1989-02-03 | 1989-02-03 | 出力インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2736098B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694427A (en) * | 1995-02-21 | 1997-12-02 | Advanced Micro Devices Inc. | Pseudo-AUI line driver and receiver cells for ethernet applications |
-
1989
- 1989-02-03 JP JP1025147A patent/JP2736098B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02205114A (ja) | 1990-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |