JPH01235416A - Ｆｅｔ論理回路 - Google Patents
Ｆｅｔ論理回路Info
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- JPH01235416A JPH01235416A JP63060385A JP6038588A JPH01235416A JP H01235416 A JPH01235416 A JP H01235416A JP 63060385 A JP63060385 A JP 63060385A JP 6038588 A JP6038588 A JP 6038588A JP H01235416 A JPH01235416 A JP H01235416A
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- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信機や計算機などにおけるディジタル信号処
理用のＦＥＴ論理回路に係り、特に［ｉａＡｓＭＥＳＦ
ＥＴデバイス技術の適用によるＩＣ化に好適なＦＥＴ論
理回路に関する。
理用のＦＥＴ論理回路に係り、特に［ｉａＡｓＭＥＳＦ
ＥＴデバイス技術の適用によるＩＣ化に好適なＦＥＴ論
理回路に関する。
近年、通信機や計算機、計測器等におけるディジタル信
号処理の高速化に伴い、Ｓｉ論理ＩＣに代わるものとし
て金属とＧａＡｓ系半導体とを接触させた時に生じるシ
ョットキー障壁を利用した所１１ＭＥｓ形電界効果トラ
ンジスタ（以下、ＭＥＳＦＥＴと称する）で構成される
超高速論理ＩＣの開発が活発に進められてきた。一部の
論理ＩＣが既に市販されているが、ＧａＡｓＭＥＳＦＥ
ＴとＳｉバイポーラトランジスタの動作原理が異なるこ
と、ＭＥＳＦＥＴの製造偏差が非常に大きいことなどの
原因によって既存のＳｉバイポーラ論理ＩＣとの互換性
を実現することが回連であった。第２図は文献［信学技
報５ＳＤ８６−４６．ｐｐ、４０〜４１」に記載のＧａ
ＡｓＭＥＳＦＥＴを用いた論理回路の基本構成を示した
ものである。この回路は、通常、ＳＣＦＬ（Ｓｏｕｒｓ
ｅ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）と呼ばれているが、
ダイオード６と抵抗７〜９を図の如く接続することによ
り出力）１ｎｇｈレベルを既存のＥ ＣＬ （Ｅｎｃｉ
ｔｔｅｒＣｏｕｐｌｅｄ Ｌｏｇｉｃ）の人出カインタ
フェース条件に合わせている。この回路では端子５に生
じる出力ＨｉｇｈレベルＶＯＲは、ダイオード６の両端
の電圧をＶｌ 、抵抗７，８の値を夫’Ｊ Ｒｓ ｙ
Ｒ２＃ Ｆ Ｅ Ｔ１３の国電圧をＶ ｉ ｈ、相互コ
ンダクタンス係数をＫｏ 、出力電流をｌｏ）Ｉとすれ
ば となり、■いの一価関数となる。
号処理の高速化に伴い、Ｓｉ論理ＩＣに代わるものとし
て金属とＧａＡｓ系半導体とを接触させた時に生じるシ
ョットキー障壁を利用した所１１ＭＥｓ形電界効果トラ
ンジスタ（以下、ＭＥＳＦＥＴと称する）で構成される
超高速論理ＩＣの開発が活発に進められてきた。一部の
論理ＩＣが既に市販されているが、ＧａＡｓＭＥＳＦＥ
ＴとＳｉバイポーラトランジスタの動作原理が異なるこ
と、ＭＥＳＦＥＴの製造偏差が非常に大きいことなどの
原因によって既存のＳｉバイポーラ論理ＩＣとの互換性
を実現することが回連であった。第２図は文献［信学技
報５ＳＤ８６−４６．ｐｐ、４０〜４１」に記載のＧａ
ＡｓＭＥＳＦＥＴを用いた論理回路の基本構成を示した
ものである。この回路は、通常、ＳＣＦＬ（Ｓｏｕｒｓ
ｅ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）と呼ばれているが、
ダイオード６と抵抗７〜９を図の如く接続することによ
り出力）１ｎｇｈレベルを既存のＥ ＣＬ （Ｅｎｃｉ
ｔｔｅｒＣｏｕｐｌｅｄ Ｌｏｇｉｃ）の人出カインタ
フェース条件に合わせている。この回路では端子５に生
じる出力ＨｉｇｈレベルＶＯＲは、ダイオード６の両端
の電圧をＶｌ 、抵抗７，８の値を夫’Ｊ Ｒｓ ｙ
Ｒ２＃ Ｆ Ｅ Ｔ１３の国電圧をＶ ｉ ｈ、相互コ
ンダクタンス係数をＫｏ 、出力電流をｌｏ）Ｉとすれ
ば となり、■いの一価関数となる。
式（１）から明らかなように出力Ｈｉｇｈ レベルはＦ
ＥＴ１３のＶｔｈの一価関数であり、Ｖ ｔ ｈ偏差に
比例して出力Ｈｉｇｈレベルが変換することが分る。
ＥＴ１３のＶｔｈの一価関数であり、Ｖ ｔ ｈ偏差に
比例して出力Ｈｉｇｈレベルが変換することが分る。
ＧａＡｓＭＥＳＦＥＴでは、このＶｔｈの製造偏差が最
も大きいため、上記従来技術では、ＥＣＬとの互換性を
実現することは極めて難しいと云う欠点があった。
も大きいため、上記従来技術では、ＥＣＬとの互換性を
実現することは極めて難しいと云う欠点があった。
本発明の目的は上記従来技術の欠点に鑑みＦＥＴの国電
圧の製造偏差を消去することによりＥＣＬとの互換性を
実現でき、且つ、ＩＣ化に好適なＦＥＴ論理回路を提供
することにある。
圧の製造偏差を消去することによりＥＣＬとの互換性を
実現でき、且つ、ＩＣ化に好適なＦＥＴ論理回路を提供
することにある。
上記、本発明の目的はＦＥＴを用いた論理回路において
出力インタフェイス回路を複数段のソースポロア回路に
て構成し、信号伝達用ＦＥＴとこのＦＥＴに電流を供給
する定電流源用ＦＥＴとのゲート幅比を出力信号レベル
がＦＥＴの国電圧に依存しないよう設定するこ泊により
達成される。
出力インタフェイス回路を複数段のソースポロア回路に
て構成し、信号伝達用ＦＥＴとこのＦＥＴに電流を供給
する定電流源用ＦＥＴとのゲート幅比を出力信号レベル
がＦＥＴの国電圧に依存しないよう設定するこ泊により
達成される。
第１図に、本発明の基本構成を示す出力インタフェイス
回路１０２はｎ段のソースポロア回路で構成されている
。同図で３１．３２，３ｎが信号伝達用のＦＥＴであり
、４１，４２．４ｎが定電流源用のＦＥＴである。ＦＥ
Ｔ３１と４１．３２と４２．３ｎと４ｎが夫々単位ソー
スポロア回路を構成している。
回路１０２はｎ段のソースポロア回路で構成されている
。同図で３１．３２，３ｎが信号伝達用のＦＥＴであり
、４１，４２．４ｎが定電流源用のＦＥＴである。ＦＥ
Ｔ３１と４１．３２と４２．３ｎと４ｎが夫々単位ソー
スポロア回路を構成している。
端子３より入力される第１の信号レベルが端子４より入
力される第２の信号レベルより高い場合にはＦＥＴＩＩ
は導通、逆に低い場合には遮断状態となる。従って、出
力信号の“Ｈｉｇｈ”及び“ｌ Ｌ ｏｗ ７ルベルを
夫々ＶＯＨ，ＶＯＬとすると次式で与えられる。
力される第２の信号レベルより高い場合にはＦＥＴＩＩ
は導通、逆に低い場合には遮断状態となる。従って、出
力信号の“Ｈｉｇｈ”及び“ｌ Ｌ ｏｗ ７ルベルを
夫々ＶＯＨ，ＶＯＬとすると次式で与えられる。
ここで、Ｋ ４ｎｙ ＫｓｎはＦＥＴ４ｎ及び３ｎの相
互コンダクタンス係数、ｎはソースポロア回路の段数、
ＲＬは抵抗２２．２３の値、Ｉｓは定電流源２１の出力
電流、Ｉｏｕ＋ ｌ０ＬＩ ＫＯは夫々出力段ＦＥＴ１
３のｇ Ｈｘ ｇｈ ＃ｌ 、 ４１ Ｌ ｏｗｕ レ
ベルニ対応する出力電流及び相互コンダクタンス係数で
ある。
互コンダクタンス係数、ｎはソースポロア回路の段数、
ＲＬは抵抗２２．２３の値、Ｉｓは定電流源２１の出力
電流、Ｉｏｕ＋ ｌ０ＬＩ ＫＯは夫々出力段ＦＥＴ１
３のｇ Ｈｘ ｇｈ ＃ｌ 、 ４１ Ｌ ｏｗｕ レ
ベルニ対応する出力電流及び相互コンダクタンス係数で
ある。
式（２） （３）から分るように、ＶＯＲ，ＶＯＬ共ｎ
＋１＝Σ枦Ｉπ７訂π ・・・（４）ｎ＝１ となるようにＦ Ｅ Ｔ ３１〜３ ｎ及びＦＥＴ４１
〜４ｎの相互コンダクタンス係数とソースポロア回路の
段数を選べば、ＦＥＴの国電圧の影響を除去することが
できる。
＋１＝Σ枦Ｉπ７訂π ・・・（４）ｎ＝１ となるようにＦ Ｅ Ｔ ３１〜３ ｎ及びＦＥＴ４１
〜４ｎの相互コンダクタンス係数とソースポロア回路の
段数を選べば、ＦＥＴの国電圧の影響を除去することが
できる。
以下、本発明の一実施例を第３図により説明する。同図
はソースポロア２段、即ち、式（４）においてｎ＝２の
場合の実施例を示したのである。基本動作は第１図で述
べたが、ここでは更に詳細に説明する。第１の入力信号
レベル（端子３）が”Ｈｉｇｈ”、第２の入力信号レベ
ル（端子４）が“Ｌｏｗ”の時、定電流源２１より供給
される電流Ｉｏは全てＦＥＴＩＩに流れるためソースポ
ロア回路１０２の入力、即ち、ＦＥＴ３１のゲート電位
はダイオード６のカソード電位−Ｖｘになる。
はソースポロア２段、即ち、式（４）においてｎ＝２の
場合の実施例を示したのである。基本動作は第１図で述
べたが、ここでは更に詳細に説明する。第１の入力信号
レベル（端子３）が”Ｈｉｇｈ”、第２の入力信号レベ
ル（端子４）が“Ｌｏｗ”の時、定電流源２１より供給
される電流Ｉｏは全てＦＥＴＩＩに流れるためソースポ
ロア回路１０２の入力、即ち、ＦＥＴ３１のゲート電位
はダイオード６のカソード電位−Ｖｘになる。
第１及び第２の入力信号レベルが逆の場合には電流Ｉｏ
が全てＦＥＴ１２に流れるため、ＦＥＴ３１のゲート電
位は（Ｖｚ ＲＬＩＯ）となる。これらの電位はＦＥ
Ｔ３１，３２及び１３を介して出力端子５に伝達される
。従って、出力電圧はＦＥＴ３１，３２．１３のゲート
・ソース間電圧を夫々Ｖ ｇ ｓ ｐ Ｖ ｚ ２ ＊
Ｖ ｘ ａとすれば、ＶＯＨ＝−Ｖｘ−Ｖ寥ｚ−Ｖｇ
ｔ ＶＩＪＩＭ −（５）ＶｏＬ＝ −Ｖｘ
−ＲＬ Ｉ ｏ−ＶＩＩＩ−Ｖｇｚ−Ｖｌ３Ｌ …（
６）となる。ここで、Ｖｇａｏ＊ ＶｇａＬは出力信号
の１１ Ｈｉｇｈ １１ 、 ＋１ Ｌ ｏｗ ｔＴレ
ベルに対応するＦＥＴ１３のゲート・ソース間電圧を示
す、又、Ｖ ｇ １１Ｖ富ｚ＋”□ｓＨｔ Ｖｇａｔは
次式で表わされる。
が全てＦＥＴ１２に流れるため、ＦＥＴ３１のゲート電
位は（Ｖｚ ＲＬＩＯ）となる。これらの電位はＦＥ
Ｔ３１，３２及び１３を介して出力端子５に伝達される
。従って、出力電圧はＦＥＴ３１，３２．１３のゲート
・ソース間電圧を夫々Ｖ ｇ ｓ ｐ Ｖ ｚ ２ ＊
Ｖ ｘ ａとすれば、ＶＯＨ＝−Ｖｘ−Ｖ寥ｚ−Ｖｇ
ｔ ＶＩＪＩＭ −（５）ＶｏＬ＝ −Ｖｘ
−ＲＬ Ｉ ｏ−ＶＩＩＩ−Ｖｇｚ−Ｖｌ３Ｌ …（
６）となる。ここで、Ｖｇａｏ＊ ＶｇａＬは出力信号
の１１ Ｈｉｇｈ １１ 、 ＋１ Ｌ ｏｗ ｔＴレ
ベルに対応するＦＥＴ１３のゲート・ソース間電圧を示
す、又、Ｖ ｇ １１Ｖ富ｚ＋”□ｓＨｔ Ｖｇａｔは
次式で表わされる。
ここで、Ｉｘ、ＩｚはＦＥＴ３１，３２に流れる電流で
、ＦＥＴ４］、４２より供給されるからで与えられる。
、ＦＥＴ４］、４２より供給されるからで与えられる。
よって、式（５）〜（８）から出力電圧は
・・・（９）
となるので
３＝ ＪＥ〒７７７十 Ｋ ｈｚ／ Ｋ ａｘ ・
・・（１０）となるようにに４１／に３１．に４２／に
δ２を選べばＦＥＴの閾電圧偏差の影響を除去できる。
・・（１０）となるようにに４１／に３１．に４２／に
δ２を選べばＦＥＴの閾電圧偏差の影響を除去できる。
即ち、これは式（４）においてｎ＝２と置いたのに等し
い。
い。
次に、設計例を示す、ここではＫａ１／にδｓ＝に４ｚ
／に８２となるように信号伝達用ＦＥＴと定電流源ＦＥ
Ｔとのゲート幅比を選んだ場合について述べる０式（ｌ
Ｏ）から Ｋｉｓ／Ｋｓｓ＝に番ｚ／にδｘ＝２．２５ ・
・・（１１）が得られる。Ｋｓｉ、 Ｋａｚ、 Ｋ４１
１ ＫＨｚは夫々のＦＥＴ３１，３２，４１．４２（７
）ゲート幅Ｗ ａ ａ ｚ ＊Ｗｇｓｘｖ Ｗｇａｔ＊
ＷＩＩ４２に比例するから、結局、閾電圧の変動を除
去するにはゲート幅比を Ｗｗ４ｘ／Ｗ＊５１＝Ｗｚ＋ｚ／Ｗｔｓｘ＝２．２ ５
−（１１）’に選べばよいことになる。
／に８２となるように信号伝達用ＦＥＴと定電流源ＦＥ
Ｔとのゲート幅比を選んだ場合について述べる０式（ｌ
Ｏ）から Ｋｉｓ／Ｋｓｓ＝に番ｚ／にδｘ＝２．２５ ・
・・（１１）が得られる。Ｋｓｉ、 Ｋａｚ、 Ｋ４１
１ ＫＨｚは夫々のＦＥＴ３１，３２，４１．４２（７
）ゲート幅Ｗ ａ ａ ｚ ＊Ｗｇｓｘｖ Ｗｇａｔ＊
ＷＩＩ４２に比例するから、結局、閾電圧の変動を除
去するにはゲート幅比を Ｗｗ４ｘ／Ｗ＊５１＝Ｗｚ＋ｚ／Ｗｔｓｘ＝２．２ ５
−（１１）’に選べばよいことになる。
ところで、実際のＦＥＴは短チヤネル効果のため、ドレ
イン・ソース間電圧の変動に伴いドレイン電流も変動す
る。従って、式（１１）’の条件が満たされている場合
にもｌ１ｉＩｉｌ電圧変動によって出力電圧が若干変化
する。第３図に示すＦＥＴ４１’ 。
イン・ソース間電圧の変動に伴いドレイン電流も変動す
る。従って、式（１１）’の条件が満たされている場合
にもｌ１ｉＩｉｌ電圧変動によって出力電圧が若干変化
する。第３図に示すＦＥＴ４１’ 。
４１″’、４１”及び４２’ 、４２’はこの短チヤネ
ル効果による影響を軽減するために挿入したものであり
、本来の論理動作には不要なものである。
ル効果による影響を軽減するために挿入したものであり
、本来の論理動作には不要なものである。
しかし、これらのＦ Ｅ Ｔの挿入により、ＦＥＴ４１
．４２のドレイン・ソース間電圧は夫々約１１５．１７
４になる。従って、変動もその分小さくなり国電圧変動
の影響を抑圧することができる。
．４２のドレイン・ソース間電圧は夫々約１１５．１７
４になる。従って、変動もその分小さくなり国電圧変動
の影響を抑圧することができる。
以上、ゲート幅比がＫａ１／Ｋａｔ＝に４２／Ｋａｚと
なる場合について述べたが、式（１ｏ）が満たされれば
必ずしも両者が等しくなくてもよい。又、第３図におい
て、インターフェイス回路１０２と同じ回路をＦＥＴＩ
１のドレインに接続することにより、０ＲＮＯＨの面
出力信号が得られることは自明である。
なる場合について述べたが、式（１ｏ）が満たされれば
必ずしも両者が等しくなくてもよい。又、第３図におい
て、インターフェイス回路１０２と同じ回路をＦＥＴＩ
１のドレインに接続することにより、０ＲＮＯＨの面
出力信号が得られることは自明である。
更に、第４図の他の実施例に示すようにダイオード６を
短絡し、ＦＥＴ３１、或いは、ＦＥＴ３２にレベルシフ
ト用のダイオード６′を挿入しても同様の結果が得られ
る。１０２のタンターフエース回路のＦＥＴ４１’ 、
４１’ 、４１”、４２’ 。
短絡し、ＦＥＴ３１、或いは、ＦＥＴ３２にレベルシフ
ト用のダイオード６′を挿入しても同様の結果が得られ
る。１０２のタンターフエース回路のＦＥＴ４１’ 、
４１’ 、４１”、４２’ 。
４２′もダイオードに置き換えることができる。
一方、論理ゲートはＦＥＴ差動対で構成する必要はない
、第５図（ａ） （ｂ）はそれぞれ論理ゲート１０１を
ＦＥＴインバータ５０１で構成した場合であり、負荷を
抵抗５０２やＦＥＴ５０３で構成できる。又、レベルシ
フト用ダイオードは第３図や第４図の位置に挿入してよ
い。
、第５図（ａ） （ｂ）はそれぞれ論理ゲート１０１を
ＦＥＴインバータ５０１で構成した場合であり、負荷を
抵抗５０２やＦＥＴ５０３で構成できる。又、レベルシ
フト用ダイオードは第３図や第４図の位置に挿入してよ
い。
以上、本発明によればＦＥＴ論理回路において出力イン
タフェイス回路を複数段のソースポロア回路で構成し、
信号伝達用ＦＥＴと定電流源用ＦＥＴのゲート幅比を適
当に選ぶことにより閾電圧の変換を除去でき、その結果
、既存のＥＣＬとの互換性の実現することができる。特
に閾電圧の製造偏差が大きいＧａＡａＭＥＳＦＥＴを用
いた論理回路では、本発明による回路構成は必須であり
、実用化する上で大きな効果がある。
タフェイス回路を複数段のソースポロア回路で構成し、
信号伝達用ＦＥＴと定電流源用ＦＥＴのゲート幅比を適
当に選ぶことにより閾電圧の変換を除去でき、その結果
、既存のＥＣＬとの互換性の実現することができる。特
に閾電圧の製造偏差が大きいＧａＡａＭＥＳＦＥＴを用
いた論理回路では、本発明による回路構成は必須であり
、実用化する上で大きな効果がある。
第１図は本発明の基本構成を示す接続図、第２図は従来
の代表的なＦＥＴ論理回路構成図、第３図、第４図及び
第５図はそれぞれ本発明の一実施例を示す接続図である
。 ３．４・・・入力端子、３ｎ、４ｎ、１１，１２゜１３
．３１，３２，４１．４１’ 、４１’ 、４１” 。 ４２．４２’ 、４２’・・・ＦＥＴ、５・・・出力端
子、６．１．ダイオード、２１・・・定電流源、２２．
２３・・・第 ３ 図 ４ノ′〜４／′ｆ ＦＥＴ 、ｉ２’、４２″ Ｆ Ｅ Ｔ
の代表的なＦＥＴ論理回路構成図、第３図、第４図及び
第５図はそれぞれ本発明の一実施例を示す接続図である
。 ３．４・・・入力端子、３ｎ、４ｎ、１１，１２゜１３
．３１，３２，４１．４１’ 、４１’ 、４１” 。 ４２．４２’ 、４２’・・・ＦＥＴ、５・・・出力端
子、６．１．ダイオード、２１・・・定電流源、２２．
２３・・・第 ３ 図 ４ノ′〜４／′ｆ ＦＥＴ 、ｉ２’、４２″ Ｆ Ｅ Ｔ
Claims (1)
- 【特許請求の範囲】 １、ＦＥＴ、ダイオード、抵抗等から成るＦＥＴ論理回
路において、基本論理ゲートと出力ＦＥＴとを複数段の
ソースポロア回路で接続し、且つ、該ソースポロア回路
の信号伝達用ＦＥＴ及び定電流源用ＦＥＴの各ゲート幅
Ｗ＿ｓ＿１＿ｎとＷ＿ｓ＿２＿ｎの比を ▲数式、化学式、表等があります▼ の如く設定することを特徴とするＦＥＴ論理回路。 ２、上記信号伝達用ＦＥＴと定電流源用ＦＥＴとの間に
複数個のＦＥＴ又はダイオードを接続することを特徴と
する請求項１記載のＦＥＴ論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060385A JP2574859B2 (ja) | 1988-03-16 | 1988-03-16 | Ｆｅｔ論理回路 |
| KR1019890002739A KR920004906B1 (ko) | 1988-03-16 | 1989-03-06 | Fet 논리회로 |
| US07/323,947 US4968904A (en) | 1988-03-16 | 1989-03-15 | MESFET circuit with threshold-compensated source-follower output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060385A JP2574859B2 (ja) | 1988-03-16 | 1988-03-16 | Ｆｅｔ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235416A true JPH01235416A (ja) | 1989-09-20 |
| JP2574859B2 JP2574859B2 (ja) | 1997-01-22 |
Family
ID=13140629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060385A Expired - Fee Related JP2574859B2 (ja) | 1988-03-16 | 1988-03-16 | Ｆｅｔ論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4968904A (ja) |
| JP (1) | JP2574859B2 (ja) |
| KR (1) | KR920004906B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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