JPS5999819A - 入力インタ−フエイス回路 - Google Patents
入力インタ−フエイス回路Info
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- fet
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分骨〕
本発明は、入力インタ−7エイス回路に関し、特にE
CL lzベベル号を受けることができるFET(7)
ディジタル集積回路用入力インターフエイス回路に関す
るものである。
CL lzベベル号を受けることができるFET(7)
ディジタル集積回路用入力インターフエイス回路に関す
るものである。
FET([界効果トランジスタ)で構成されたディジタ
ル集積回路の入力インター7エイスとして、従来より例
えば第1図に示すような回路が用いられている。
ル集積回路の入力インター7エイスとして、従来より例
えば第1図に示すような回路が用いられている。
この回路は、ノーマリ・Aン型FETQ□およびQ8
で構成されるインバータと、ダイオードDおよび抵抗R
1で構成されるレベル・シフト回路からなる。レベル・
シフト回路は、入力レベルvinをシフトすることによ
り、次段のインバータを切り換えることができる電圧レ
ベル、つまり閾値レベル(遷移レベル)に変換するもの
である。
で構成されるインバータと、ダイオードDおよび抵抗R
1で構成されるレベル・シフト回路からなる。レベル・
シフト回路は、入力レベルvinをシフトすることによ
り、次段のインバータを切り換えることができる電圧レ
ベル、つまり閾値レベル(遷移レベル)に変換するもの
である。
笛2図は、第1図における入出力特性曲線図であって、
a、b、oはそれぞれFETQl、Q、のゲ・−ト幅の
比W、/W、を5.13.凸0とした場合の曲線を示す
。ただし、この図では、電源電圧■811を一2v、F
ETの閾値電圧■7を一]■、ダイオードI)のレベル
・シフト量■8 を1.55Vとした場合を示している
。
a、b、oはそれぞれFETQl、Q、のゲ・−ト幅の
比W、/W、を5.13.凸0とした場合の曲線を示す
。ただし、この図では、電源電圧■811を一2v、F
ETの閾値電圧■7を一]■、ダイオードI)のレベル
・シフト量■8 を1.55Vとした場合を示している
。
第2図に示すように、第1図の入力インターフェイス回
路では、F E T Q、 のゲート幅W、とQoの
ゲート幅W工の比が大きいにど、出力を完全に切り換え
るために必要な入力論理振幅は小さくてよい。ここで、
いまE CL (Emitter Couplea L
ogic )レベルの入力信号を仮定すると、−1,4
5■から−1,15Vまでの信号レベルの範囲で完全に
インバータの出力を切り換える必要があり、第2図から
、前記仕様を満たずためには、W、/W。
路では、F E T Q、 のゲート幅W、とQoの
ゲート幅W工の比が大きいにど、出力を完全に切り換え
るために必要な入力論理振幅は小さくてよい。ここで、
いまE CL (Emitter Couplea L
ogic )レベルの入力信号を仮定すると、−1,4
5■から−1,15Vまでの信号レベルの範囲で完全に
インバータの出力を切り換える必要があり、第2図から
、前記仕様を満たずためには、W、/W。
は13以上必要となることがわかる。
ところが、第1図の入力インターフェイス回路には、次
の2つの欠点がある。
の2つの欠点がある。
α)製造条件等のばらつきによりF E ’I’の閾値
電圧vTが変動した場合には、出力を確実に切り換える
ために必要な入力論理振幅が大きくなる。
電圧vTが変動した場合には、出力を確実に切り換える
ために必要な入力論理振幅が大きくなる。
e)電源電圧■ssが変動した場合にも、出力を確実に
切り換えるために必要な入力論理振幅が大きくなる。
切り換えるために必要な入力論理振幅が大きくなる。
第3図は、第1図の回路において閾値電圧■アが変動し
た場合の入出力特性曲線図、第4図は同じく電源電圧V
e8力;変動した場合の入出力特性曲線図である。第3
図、第4図において、曲線dは閾値電圧V、 = −I
V、電源雷、圧V、ll= −2Vの設計値をもつとき
の入出力特性であり、第2図と同一の曲線である。第3
図の曲線e、fは、電源電圧■88が設計値(V、s=
−2V)で、閾値電圧VTがそれぞれ−1,3V、
−0,7V となったときの入出力特性であり、第4図
の曲線g+ hは、閾値電圧V、 カ設Wt[(VT−
−I V) テ、電源電圧■81iがそれぞれ−2,2
■、−1,8Vとなったときの入出力特性である。いず
れの場合も、出力を確実に切り換えるために必要な入力
は、ローレベ/l/が約−1,6V、ハイレベルが約−
〇、9■、すなわち論理振幅が約0.TVとなる。
た場合の入出力特性曲線図、第4図は同じく電源電圧V
e8力;変動した場合の入出力特性曲線図である。第3
図、第4図において、曲線dは閾値電圧V、 = −I
V、電源雷、圧V、ll= −2Vの設計値をもつとき
の入出力特性であり、第2図と同一の曲線である。第3
図の曲線e、fは、電源電圧■88が設計値(V、s=
−2V)で、閾値電圧VTがそれぞれ−1,3V、
−0,7V となったときの入出力特性であり、第4図
の曲線g+ hは、閾値電圧V、 カ設Wt[(VT−
−I V) テ、電源電圧■81iがそれぞれ−2,2
■、−1,8Vとなったときの入出力特性である。いず
れの場合も、出力を確実に切り換えるために必要な入力
は、ローレベ/l/が約−1,6V、ハイレベルが約−
〇、9■、すなわち論理振幅が約0.TVとなる。
この値は、変動のない場合に、元来必要である入力論理
振幅0.3Vの約2倍の値であり、大きな間顧となる。
振幅0.3Vの約2倍の値であり、大きな間顧となる。
なお、0.7■の値は閾値w1圧V、 、または電源電
圧■、の変動により生じるインバータの入力論理閾値の
変化の幅約0.4Vを加えた値に相当し、閾値電圧■ア
と電源電圧■。、の変動が同時に起った場合には、さら
に0.4V加えた1、1■の入力論理振幅が必要となる
。また、ゲート幅比W、/W、を小さくすれば閾値電圧
■アの変動の影響は多少緩和されるが、前述のように、
元来必要な入力論理振幅が大きくなる。したがって、製
造ばらつきや、電源変動がある場合には、第1図の回路
でECLレベルの信号を受けることは不可能と言える。
圧■、の変動により生じるインバータの入力論理閾値の
変化の幅約0.4Vを加えた値に相当し、閾値電圧■ア
と電源電圧■。、の変動が同時に起った場合には、さら
に0.4V加えた1、1■の入力論理振幅が必要となる
。また、ゲート幅比W、/W、を小さくすれば閾値電圧
■アの変動の影響は多少緩和されるが、前述のように、
元来必要な入力論理振幅が大きくなる。したがって、製
造ばらつきや、電源変動がある場合には、第1図の回路
でECLレベルの信号を受けることは不可能と言える。
なお、ここまでの説明では、/−マリ・オン型のFET
を使った場合を述べたが、ノーマリ・オフ型のFETを
使った回路でも同じ2Lうな問題が発生する。
を使った場合を述べたが、ノーマリ・オフ型のFETを
使った回路でも同じ2Lうな問題が発生する。
本発明の目的は、このような従来の問題を解決するため
、消費電力や遅延時間を殆んど増大することなく、イン
ターフェイス出力信号が製造ばらつきや電源変動の影響
を受iJることか少ない入力インターフェイス回路を提
供することにある。
、消費電力や遅延時間を殆んど増大することなく、イン
ターフェイス出力信号が製造ばらつきや電源変動の影響
を受iJることか少ない入力インターフェイス回路を提
供することにある。
〔発明の概要)
本発明の人力インタ−7エイス回路は、ゲート電極に入
力が印加されるFETと、該FETのソース雷、極に、
直接あるいは1個以上のレベルシフト・ダ・イオードを
介してドレイン電極が接紗され、ゲート電極に制御電圧
が印加されるFETとで構成されたソースフォロワ回路
、および該ソースフォロワ回路に、直接あるいはダイオ
ードのレベル・シフト回路を介して接続されたPETイ
ンバータ回路と前記制御電圧を発生する制御回路とを有
することを特徴とする。本回路は該ソースフォロワ回路
によって、従来回路の間顧点であるインバ・−タの入力
論理閾値の変動を吸収し、元来必要な入力論理振幅だけ
で出力を切り換えられるようになっている。
力が印加されるFETと、該FETのソース雷、極に、
直接あるいは1個以上のレベルシフト・ダ・イオードを
介してドレイン電極が接紗され、ゲート電極に制御電圧
が印加されるFETとで構成されたソースフォロワ回路
、および該ソースフォロワ回路に、直接あるいはダイオ
ードのレベル・シフト回路を介して接続されたPETイ
ンバータ回路と前記制御電圧を発生する制御回路とを有
することを特徴とする。本回路は該ソースフォロワ回路
によって、従来回路の間顧点であるインバ・−タの入力
論理閾値の変動を吸収し、元来必要な入力論理振幅だけ
で出力を切り換えられるようになっている。
#5図は、本発明の一実施例を示す入力インターフェイ
ス回路の構成図である。
ス回路の構成図である。
第5図においてQ□p Q、 T QsI Q、はぞれ
ぞれ第1、竿2、第3、第4のFET%D、、Rはイれ
ぞれレベル・シフト用のダイオード群と抵抗である。ま
た、■8B ! ■fll1% I ■IIL は雷、
源w、 r−r’、 、v、。
ぞれ第1、竿2、第3、第4のFET%D、、Rはイれ
ぞれレベル・シフト用のダイオード群と抵抗である。ま
た、■8B ! ■fll1% I ■IIL は雷、
源w、 r−r’、 、v、。
■OUT ”C□NT はそれぞれ入力端、出方端、
制御電圧入力端の電圧である。このうち、Q□、Q、。
制御電圧入力端の電圧である。このうち、Q□、Q、。
D、、Rは、第1図に示す従来の入力インタ−7エイス
回路と同じインバータ回路であり、またQ21+Q、、
LJ’/−スフオロワ回路を構成している。ここテ、コ
ノソースフォロワ回路は、通常のソースフォロワ回路と
異!′rって、制御電圧入力端”CoNTにより流れる
電流を制御できるようになっていることが特徴である。
回路と同じインバータ回路であり、またQ21+Q、、
LJ’/−スフオロワ回路を構成している。ここテ、コ
ノソースフォロワ回路は、通常のソースフォロワ回路と
異!′rって、制御電圧入力端”CoNTにより流れる
電流を制御できるようになっていることが特徴である。
ここで、便宜上、ダイオードD、のレベル・シフト量を
■。、FETQ、のソース電圧を■1 で表し、1”
ET Q1〜Q、のゲート幅をそれぞれW0〜W4で
表すものとする。また、説、明を簡単にするために、F
ETはすべてNチャネルであるとし、それらの閾値重圧
はすべて等しくvT(vT〈0)であると仮定する。寸
だ、ソースフォロワを構成するFET QB r 04
が常に飽和状態でシII作1−るように、電源電圧■8
g、B と閾値電圧VT を選ぶものとする。
■。、FETQ、のソース電圧を■1 で表し、1”
ET Q1〜Q、のゲート幅をそれぞれW0〜W4で
表すものとする。また、説、明を簡単にするために、F
ETはすべてNチャネルであるとし、それらの閾値重圧
はすべて等しくvT(vT〈0)であると仮定する。寸
だ、ソースフォロワを構成するFET QB r 04
が常に飽和状態でシII作1−るように、電源電圧■8
g、B と閾値電圧VT を選ぶものとする。
以)、第5図の回路の動作を説明する。
リースフ′Alコワを構成するQ8. Q4については
、飽和条件かあるから、■in ” l ”CoNT
” ff8!1の関係は次のようになる。
、飽和条件かあるから、■in ” l ”CoNT
” ff8!1の関係は次のようになる。
w、 (v、、−v、−v、) = w、 (v、、o
NT−v8s、 −vT) ’したがって、■□ は次
のように表せる。
NT−v8s、 −vT) ’したがって、■□ は次
のように表せる。
・・・O)
即ち■、は、入力電圧vinをV、 、 V、、、 、
V。。、Tによって定まる定値だけレベル変換した電
圧となる。
V。。、Tによって定まる定値だけレベル変換した電
圧となる。
一方、インバータを構成するQ、 、 Q、につぃては
、出力電圧■。ut が論理m値となるときは両方が
飽和することになる。このときの■、の値、即ちインバ
ータの入力論理閾値を■□T□ とすると、次の式か導
かれる。
、出力電圧■。ut が論理m値となるときは両方が
飽和することになる。このときの■、の値、即ちインバ
ータの入力論理閾値を■□T□ とすると、次の式か導
かれる。
W□(’−V、) =W、 (V、T11−■II ’
P+! ’?)3したがって、■□T□ は次式で与え
られる。
P+! ’?)3したがって、■□T□ は次式で与え
られる。
”1ru−’P ” ■ss +Vy (1−Q” )
・” (2)また、このときの■、−っの値即ち、
第5図の回路の入力論理閾値を■□nTBとすると、上
式(1)、(2)式より、 となる。
・” (2)また、このときの■、−っの値即ち、
第5図の回路の入力論理閾値を■□nTBとすると、上
式(1)、(2)式より、 となる。
上記G3)式から明らかなように、■10THは、制御
電圧■。OMTを次のように選べば、所望の値に設定す
ることができる。
電圧■。OMTを次のように選べば、所望の値に設定す
ることができる。
したがって、■1181 ■BIB および■ア が
変動した場合、あらかじめ設定した閾値vinTHに対
して制御電圧V0゜NTを上記(4)式のように変化さ
せれば、論理閾値の変動しない回路が実現され、本発明
の目的が達成される。この制御電圧■。。NTの発生方
法については、後述する。
変動した場合、あらかじめ設定した閾値vinTHに対
して制御電圧V0゜NTを上記(4)式のように変化さ
せれば、論理閾値の変動しない回路が実現され、本発明
の目的が達成される。この制御電圧■。。NTの発生方
法については、後述する。
第6図、第7図は、それぞれ第5図の回路の入出力特性
曲線図である。
曲線図である。
第6図、第7図において、曲線dは設計値、っまりv、
=−1v、v、、 = −2vにおける入出力特性を示
す。また、第6図の曲線e、tは、それぞれ閾値電圧■
7が−1,3V、−0,7Vになった場合、第7図の曲
線g+hは、それぞれ電源電圧■ssが−2,2V、−
1,8Vになった場合の入出力特性を示している。ただ
し、その他の定数は、W、/W□=13. W、 /W
8=3. VB−1,55V、■□nTB ””’
l” 2 vとしている。いずれの場合にも入力信号が
−1,45Vから−1,15Vまで変化したときに出力
信号がF′!i完全に切り換わっていることがわかる。
=−1v、v、、 = −2vにおける入出力特性を示
す。また、第6図の曲線e、tは、それぞれ閾値電圧■
7が−1,3V、−0,7Vになった場合、第7図の曲
線g+hは、それぞれ電源電圧■ssが−2,2V、−
1,8Vになった場合の入出力特性を示している。ただ
し、その他の定数は、W、/W□=13. W、 /W
8=3. VB−1,55V、■□nTB ””’
l” 2 vとしている。いずれの場合にも入力信号が
−1,45Vから−1,15Vまで変化したときに出力
信号がF′!i完全に切り換わっていることがわかる。
以−Lは、FETの閾値電圧■工がすべて等しいものと
した場合であるが、閾値電圧■7が等しくない場合でも
、■。。。を次のように与えれば、同じ効果が得られる
。
した場合であるが、閾値電圧■7が等しくない場合でも
、■。。。を次のように与えれば、同じ効果が得られる
。
ただし、■ア0.■□l ■?81 ■T4は、それぞ
れQ。
れQ。
Q4 T QB + Q4 の閾値電圧を表ず。
次に、上記(4)式または(5)式で与えられる制御電
圧■。。Nアを発生するための制御回路について、説明
する。
圧■。。Nアを発生するための制御回路について、説明
する。
第8図は、本発明の制御回路部分の実施例を示す構成図
である。
である。
第8図において、Q1′、Q、′、Q8′、Q、′はそ
れぞれ第]1.第2.第3.第4のFET、D、’、R
’はそれぞれレベル・シフト用のダイオード群および抵
抗であり、これらで構成される部分は、FETQ8′の
ゲートに入力電圧■エユの代りに基準電圧■ が接続
されている点を除けば、第5図の入ef カインター7エイス回路と同一構成である。INVは、
インバータ回路である。このインバータ回路INVの入
力論理閾値電圧は、第5図の回路の■out の論理
閾値電圧に近い値になるように設計される。また、Dゞ
、r(’、v ゞは、それぞれダL イオード群、抵抗、電源電圧であり、インバータ回路I
NVの出力レベルを制御電圧■。0)ITのレベルに合
わせるためのレベル・シフト回路を構成している。その
出力■。o8.′はQ4′のゲート電極に接続されフィ
ードバックがかかつている。又、■ooNT′は、制御
電圧を取り出す端子でもあり入力インタ−7エイス回路
の部分の制御電圧■。。NYに接続される。
れぞれ第]1.第2.第3.第4のFET、D、’、R
’はそれぞれレベル・シフト用のダイオード群および抵
抗であり、これらで構成される部分は、FETQ8′の
ゲートに入力電圧■エユの代りに基準電圧■ が接続
されている点を除けば、第5図の入ef カインター7エイス回路と同一構成である。INVは、
インバータ回路である。このインバータ回路INVの入
力論理閾値電圧は、第5図の回路の■out の論理
閾値電圧に近い値になるように設計される。また、Dゞ
、r(’、v ゞは、それぞれダL イオード群、抵抗、電源電圧であり、インバータ回路I
NVの出力レベルを制御電圧■。0)ITのレベルに合
わせるためのレベル・シフト回路を構成している。その
出力■。o8.′はQ4′のゲート電極に接続されフィ
ードバックがかかつている。又、■ooNT′は、制御
電圧を取り出す端子でもあり入力インタ−7エイス回路
の部分の制御電圧■。。NYに接続される。
なお、説明を簡単にするため、第5図と同一構成の部分
はデバイス定数や回路定数が第5図と全く同一であると
仮定し、基準電圧V r、(とじて一定電圧■1.n’
rヨを加える。以下、この制御回路の動作を説明する。
はデバイス定数や回路定数が第5図と全く同一であると
仮定し、基準電圧V r、(とじて一定電圧■1.n’
rヨを加える。以下、この制御回路の動作を説明する。
いま、■。。□′の電圧が、前記性)式または(ハ)式
で与えられた条件を満足するような電位■。OMTに等
しいものとする。このとき、F E T Q、’、 Q
、’により構成されるインバータはm鎖状態となり、電
位■、′が少しでも変動すると、上記インバータの出力
電圧、つまりインバータINVの入力電圧■、′が大き
く変動する。
で与えられた条件を満足するような電位■。OMTに等
しいものとする。このとき、F E T Q、’、 Q
、’により構成されるインバータはm鎖状態となり、電
位■、′が少しでも変動すると、上記インバータの出力
電圧、つまりインバータINVの入力電圧■、′が大き
く変動する。
次に、制御電圧■。−7が■。。。より少し高くなった
とする。これにより鳳チャネルF E T Q、’に流
れる電流が増加してv□′が下がり、■、′が大きく上
昇してインバータINVの出力はローレベルに近くなる
。これにより制御電圧■。−7は下降する。
とする。これにより鳳チャネルF E T Q、’に流
れる電流が増加してv□′が下がり、■、′が大きく上
昇してインバータINVの出力はローレベルに近くなる
。これにより制御電圧■。−7は下降する。
すなわち、第8図の制御回路は、■。’Q M Tが上
昇したときには下げる方向に働くフィードバック回路を
形成している。したがって、逆に制御電圧■ooNTが
少し低くなったときには、インバータ■NVの出力は制
御電圧■。’Q M Tを上げる方向に働く。
昇したときには下げる方向に働くフィードバック回路を
形成している。したがって、逆に制御電圧■ooNTが
少し低くなったときには、インバータ■NVの出力は制
御電圧■。’Q M Tを上げる方向に働く。
これによって、制御電圧■。’ON Tは■。O)Mr
に近い値に落ち着くので、閾値電圧V、r や電源電圧
■88の変動に対し安定な制御電圧を得ることができる
。
に近い値に落ち着くので、閾値電圧V、r や電源電圧
■88の変動に対し安定な制御電圧を得ることができる
。
なお、第8図即ち制御回路の中のi$δ図即ち。
入力インタ−7エイス回路と同一構成の部分は、全く同
じ回路であると述べたが、次の条件が成立していれば、
全く同じである必要はない。
じ回路であると述べたが、次の条件が成立していれば、
全く同じである必要はない。
■7□、■ア、、 VT8. Vア6.W□/W、、W
8/W、 (第5図)−v、□/ 、 v 、、/
、 vア、′、■ア、′、W□’/W、’、 W、’/
W4’ (第8図) ・・・(6) 又、この場合、第5図のダイオード群D2 と竿8図
のダイオード群り、/のレベル・シフ)Itは、互いに
等しくなくてもよい。そのときには、基準電圧■ と
して、■ からレベル・シフト量のref
in丁■差を差し引いた電圧を加えれ
ばよい。なお、各FETの閾値電圧■1を全く等しくす
ることはできないが、1つのLSIチップの中で同時に
作ったFETの閾値電圧■アのばらつきは設計値からの
絶対変動に比べて相対変動を小さくすることができる。
8/W、 (第5図)−v、□/ 、 v 、、/
、 vア、′、■ア、′、W□’/W、’、 W、’/
W4’ (第8図) ・・・(6) 又、この場合、第5図のダイオード群D2 と竿8図
のダイオード群り、/のレベル・シフ)Itは、互いに
等しくなくてもよい。そのときには、基準電圧■ と
して、■ からレベル・シフト量のref
in丁■差を差し引いた電圧を加えれ
ばよい。なお、各FETの閾値電圧■1を全く等しくす
ることはできないが、1つのLSIチップの中で同時に
作ったFETの閾値電圧■アのばらつきは設計値からの
絶対変動に比べて相対変動を小さくすることができる。
また、インバータINVの入力論理閾値は、第5図の回
路の出力電圧■。ut の論理閾値に近い値にしている
が、笛5図の入力電圧■1nの微小変約に対して出力電
圧■。ut が大きく変動する範囲内であればよく、
このことは上記動作原理から明らかである。そして、こ
の条件を満足すれば、インバータINVの構成回路、構
成段数および使用電源の種類については、どのようにし
ても差し支えない。さらに、インバータINVの出力レ
ベルによっては、ダイオード群D※の個数が変わるとき
もあり、インバータINVの出力を直接制御電圧■。−
アおよびF E T Q、’のゲートに接続して、ダイ
オード群D4、抵抗R8、電源電圧■1コが不要になる
ときもあり、またダイオード群D※の向きが逆になると
きもある。
路の出力電圧■。ut の論理閾値に近い値にしている
が、笛5図の入力電圧■1nの微小変約に対して出力電
圧■。ut が大きく変動する範囲内であればよく、
このことは上記動作原理から明らかである。そして、こ
の条件を満足すれば、インバータINVの構成回路、構
成段数および使用電源の種類については、どのようにし
ても差し支えない。さらに、インバータINVの出力レ
ベルによっては、ダイオード群D※の個数が変わるとき
もあり、インバータINVの出力を直接制御電圧■。−
アおよびF E T Q、’のゲートに接続して、ダイ
オード群D4、抵抗R8、電源電圧■1コが不要になる
ときもあり、またダイオード群D※の向きが逆になると
きもある。
また、第6図および第8図の回路において、電源電圧■
ssと■11g2 ’あるいは電源電圧vL1とV、
L’ 、 V11※を、それぞれ等しくしてもよい。
ssと■11g2 ’あるいは電源電圧vL1とV、
L’ 、 V11※を、それぞれ等しくしてもよい。
第9図、第10図、第11図、第12図、第14図およ
び第15図は、本発明の仲、の実施例を示す入力インタ
−7エイス回路の構成図である。
び第15図は、本発明の仲、の実施例を示す入力インタ
−7エイス回路の構成図である。
第5図の回路あるいは第8図の中の第5図と同じ構成部
分を、それぞれ第9図、第10図、第11図、第14図
あるいは第15図に示す回路に置き換えても、本発明の
効果は同じである。そして、入力インターフェイス回路
として使う回路と、制御回路の一部として使う回路は、
それぞれ独立に第5.第9.第10.第11.第1牛2
竿15図の中から選択することができる。このとき、入
力インターフェイス回路として使う回路と、制御回路の
一部として使う回路のFETのデバイス定数と回路定数
が満足すべき関係は、前記(6)式の関係と同じである
O V、0.Vア、、v、、、v、、、Wl/W、+ W、
/W、(入力インタ−7エイス回路)mvア、′、■。
分を、それぞれ第9図、第10図、第11図、第14図
あるいは第15図に示す回路に置き換えても、本発明の
効果は同じである。そして、入力インターフェイス回路
として使う回路と、制御回路の一部として使う回路は、
それぞれ独立に第5.第9.第10.第11.第1牛2
竿15図の中から選択することができる。このとき、入
力インターフェイス回路として使う回路と、制御回路の
一部として使う回路のFETのデバイス定数と回路定数
が満足すべき関係は、前記(6)式の関係と同じである
O V、0.Vア、、v、、、v、、、Wl/W、+ W、
/W、(入力インタ−7エイス回路)mvア、′、■。
/ 、 v T、/ 、 vア。′、W工′/W、’、
W8’/W4’ (制御回路) ・・・(
7)なお、この場合、電圧降下■8を第9図の回路に対
しては、ダイオード群D0 のレベル・シフト量、第1
0図の回路に対してはダイオード群I)、およびD8
のレベル・シフト量の和、第11図の回路に対してはO
■と考えることにより、これまでの説明がそのまま使え
る。第5図、第9図、第10図、第14図および第15
図のダイオード群り工およびり、の個数は、1個以上の
任意の数であることは勿論である。
W8’/W4’ (制御回路) ・・・(
7)なお、この場合、電圧降下■8を第9図の回路に対
しては、ダイオード群D0 のレベル・シフト量、第1
0図の回路に対してはダイオード群I)、およびD8
のレベル・シフト量の和、第11図の回路に対してはO
■と考えることにより、これまでの説明がそのまま使え
る。第5図、第9図、第10図、第14図および第15
図のダイオード群り工およびり、の個数は、1個以上の
任意の数であることは勿論である。
また、第5図、第9図、第10図および第11図におけ
るF E T Q、を抵抗Rよに置き替えても、本発明
の効果は変らない。第12図は、第10図の回路に対し
て置き替えた例であるが、第5図。
るF E T Q、を抵抗Rよに置き替えても、本発明
の効果は変らない。第12図は、第10図の回路に対し
て置き替えた例であるが、第5図。
第9図、第11図の回路に対しても、同様の置き替えが
可能である。なお、この置き換えは入力インターフェイ
ス回路および制御回路の両方に対して行うことになり、
上記(7)式の条件は次のようになる。
可能である。なお、この置き換えは入力インターフェイ
ス回路および制御回路の両方に対して行うことになり、
上記(7)式の条件は次のようになる。
VT s T V−r s t VT 4 + Ws
/W4 t R工×W、(入力インターフェイス回路)
mv、、’+ v、r、’tV、、’、W、’/W4’
、R,’XW、′(制御回路)−−−(8) なお、置き替えを行わない回路で、次の条件を備えた場
合、 ■ア□−■Tll = ■T8 = ■74かつ、V夙
ンへ+V司7夙=2 ・・・(9)前We (4−
)式で与えられる制御電圧■。。NTは、・・・00) となり、閾値雷、圧■アに無関係となる。
/W4 t R工×W、(入力インターフェイス回路)
mv、、’+ v、r、’tV、、’、W、’/W4’
、R,’XW、′(制御回路)−−−(8) なお、置き替えを行わない回路で、次の条件を備えた場
合、 ■ア□−■Tll = ■T8 = ■74かつ、V夙
ンへ+V司7夙=2 ・・・(9)前We (4−
)式で与えられる制御電圧■。。NTは、・・・00) となり、閾値雷、圧■アに無関係となる。
1つの入力インターフェイス回路内の4つのFETは、
人力インタ−7エイス回路と制御回路との距離よりも近
づけることができるので、閾値雷圧■アのばらつきは上
記(6)式の条件のときよりさらに小さくできる。した
がって、より顕著な効果が期待できる。
人力インタ−7エイス回路と制御回路との距離よりも近
づけることができるので、閾値雷圧■アのばらつきは上
記(6)式の条件のときよりさらに小さくできる。した
がって、より顕著な効果が期待できる。
第13図は、本発明の制御回路部分の他の実施例を示す
構成図である。
構成図である。
電源電圧■。と■sss が等しく、その変動が小さ
いときには、第13図に示すような簡単な構成の制御回
路を用いることも可能である。
いときには、第13図に示すような簡単な構成の制御回
路を用いることも可能である。
第13図において、Ra/”b−’司フベー1となるよ
うに抵抗R,、Rllの比を定め、レベル・シフト量v
、’が前記00)式の(v、−v□fiTIl )と等
しくなるように、ダイオード群D′の個数と抵抗R&、
R5の値を決めれば、制御電圧■。’Q M Tは次の
ようにな上記CLI)式は、前記Cl0)式で■88B
−■8sとしたときの■。QN?に一致する。
うに抵抗R,、Rllの比を定め、レベル・シフト量v
、’が前記00)式の(v、−v□fiTIl )と等
しくなるように、ダイオード群D′の個数と抵抗R&、
R5の値を決めれば、制御電圧■。’Q M Tは次の
ようにな上記CLI)式は、前記Cl0)式で■88B
−■8sとしたときの■。QN?に一致する。
また、第13図に示す簡略な制御回路を除き、各実施例
で用いたレベル・ジフト用の抵抗は、どの1個をとって
も任意の電流調節手段に置き替えることができる。例え
ば、ソース雷、極とゲート電極を共通に接続したFET
は、その1つである。
で用いたレベル・ジフト用の抵抗は、どの1個をとって
も任意の電流調節手段に置き替えることができる。例え
ば、ソース雷、極とゲート電極を共通に接続したFET
は、その1つである。
また、本発明の制御回路は、複数組の入力インターフェ
イス回路に制御電圧を供給することもできる。さらに、
各実施例に使用したFETはすべでnチャネルであった
が、これらをすべてPチャネルFETにして、ダイオー
ドと電源の極性を逆にしても差し支えない。
イス回路に制御電圧を供給することもできる。さらに、
各実施例に使用したFETはすべでnチャネルであった
が、これらをすべてPチャネルFETにして、ダイオー
ドと電源の極性を逆にしても差し支えない。
また、第14図、第15図に示すように、入力端とF
E T Q、 のゲート電極の間に結合コンデンサC
を接続すれば、遅延時間の増大を低減することができる
。第1+i<、fl、a図はそれぞれ第5図、第9図に
示す回路に適用した例であるが、これは、第]O図、第
11図に示す回路、あるいはFETQ、を抵抗に置き替
えた回路等にも適用できるのけ勿論である。
E T Q、 のゲート電極の間に結合コンデンサC
を接続すれば、遅延時間の増大を低減することができる
。第1+i<、fl、a図はそれぞれ第5図、第9図に
示す回路に適用した例であるが、これは、第]O図、第
11図に示す回路、あるいはFETQ、を抵抗に置き替
えた回路等にも適用できるのけ勿論である。
また、定数の選び方によっては、制御回路が発振するお
それもあるが、これを避けるには、制御電圧■。;)I
アの端子と電源との間に容量を接続することが有効であ
る。
それもあるが、これを避けるには、制御電圧■。;)I
アの端子と電源との間に容量を接続することが有効であ
る。
なお、実施例では、ECLレベルの信号を受ける場合を
述べたが、制御回路の基準電圧■ア。、に加える電圧を
変更することにより、任意のレベルの信号を受けること
ができる。
述べたが、制御回路の基準電圧■ア。、に加える電圧を
変更することにより、任意のレベルの信号を受けること
ができる。
以−1−、vh明したように、本発明によれば、消費電
力や遅延時間を増大することなく、製造ばらつきや電源
変動の影響を受けることが少ない入力インタ−7エイス
回路を実現できるので、Ga As M ESFETや
StMO8等のあらゆるFET集積回路に適用すればき
わめて有効である。
力や遅延時間を増大することなく、製造ばらつきや電源
変動の影響を受けることが少ない入力インタ−7エイス
回路を実現できるので、Ga As M ESFETや
StMO8等のあらゆるFET集積回路に適用すればき
わめて有効である。
第1図は従来の入力インターフェイス回路の構成図、第
2図、第3図、第4図は第1図の回路の入出力特性曲線
図、@5図は本発明の入力インタ−7エイス回路の一実
施例を示ず構成図、M6図、竺7図は第5図の回路の入
出力特性曲線図、第8図は本発明の一実施例を示す制御
回路の構成図、第9図、第10図、第11図、第12図
、第14図、第15図はそれぞれ本発明の他の実施例を
示す入力インタ−7エイス回路の構成図、第13図は本
発明の他の実施例を示す制御回路の構成図である。 Q□v QB + QB + Q4 ”入力インタ−7
エイス回路のF E T 、 Q’1 *Q’B +
QB vQ’4 ”制御回路のFET、■8B 1■
1ll11 ”電源電圧、■LL l ■Il!l’
l VLL※ :レベル・シフ) 用N源、R、R’、
TI’ : L/ ヘル・シフト用抵抗、D工、D、
、D、’、 D、D※ニレベル。 シフト用ダイA−ド、XNV:インバータ、C:結合コ
ンデンサ、R,、R,、R,:抵抗、■□。:入力電圧
、■out:出力電圧、■Cl0NT l■o’QNT
’制御電圧、■ :基準電圧。 ef 特許出願人 株式会社 日立製作所 第 1 図 第 2 図 −2−L5 刊 −Q、 ji入力
電[E α) 第 3 図 −15−1〜05 入力端子 (\・) タへ 4 図 −2−15−1−0,5 入力端子 M 第 5 図 第 6 図 −2−15−1−0,5 入力端子 へり 第 7 図 入力tfE、(V) 第 8 図 第 9 図 第 10 図 LL 第 1 コ、 図 ■SS2 ■SS 第 12 図 〜”LL 第 13 図 杢 ■6S
2図、第3図、第4図は第1図の回路の入出力特性曲線
図、@5図は本発明の入力インタ−7エイス回路の一実
施例を示ず構成図、M6図、竺7図は第5図の回路の入
出力特性曲線図、第8図は本発明の一実施例を示す制御
回路の構成図、第9図、第10図、第11図、第12図
、第14図、第15図はそれぞれ本発明の他の実施例を
示す入力インタ−7エイス回路の構成図、第13図は本
発明の他の実施例を示す制御回路の構成図である。 Q□v QB + QB + Q4 ”入力インタ−7
エイス回路のF E T 、 Q’1 *Q’B +
QB vQ’4 ”制御回路のFET、■8B 1■
1ll11 ”電源電圧、■LL l ■Il!l’
l VLL※ :レベル・シフ) 用N源、R、R’、
TI’ : L/ ヘル・シフト用抵抗、D工、D、
、D、’、 D、D※ニレベル。 シフト用ダイA−ド、XNV:インバータ、C:結合コ
ンデンサ、R,、R,、R,:抵抗、■□。:入力電圧
、■out:出力電圧、■Cl0NT l■o’QNT
’制御電圧、■ :基準電圧。 ef 特許出願人 株式会社 日立製作所 第 1 図 第 2 図 −2−L5 刊 −Q、 ji入力
電[E α) 第 3 図 −15−1〜05 入力端子 (\・) タへ 4 図 −2−15−1−0,5 入力端子 M 第 5 図 第 6 図 −2−15−1−0,5 入力端子 へり 第 7 図 入力tfE、(V) 第 8 図 第 9 図 第 10 図 LL 第 1 コ、 図 ■SS2 ■SS 第 12 図 〜”LL 第 13 図 杢 ■6S
Claims (1)
- 【特許請求の範囲】 (1)ゲート電極に入力が接続された第1のF 1’、
Tと、該FETのソース電極に直接、あるいは1個以
上のレベルシフト・ダイオードを介してドレイン電極が
接続され、ゲート電極に制御電圧発生回路が接続された
第2のF ETとで構成されるソースフォロワ回路なら
びに該第2のFETのドレイ>wc%に直接、あるいは
レベルシフト・ダイオードを介して接続されたF B
Tインバータ回路を具備し、該F E 1’インバ一タ
回路より出力信号を取り出すことを特徴とする入力イン
ターフェイス回路。 C)前記制御電圧発生回路は、ゲート電極にあらかじめ
定められた電圧が接続された第5のF E Tと、該第
3のFETのソース電極に直接、あるいは1個以上のレ
ベルシフト・ダイオードを介して。 ドレイン電極が接続された第4のFETとで構成される
ソースフォロワ回路、および該第4のFETのドレイン
電極に直接、あるいはレベルシフト・ダイオードを介し
て接続されたFETインバータ回路、ならびに該FET
インバータ回路に接続された仙のインバータ回路を有し
、該他のインバータ回路の出力を直接あるいは1個以上
のレベルシフトダイオードを介して上記第4のFETの
ゲート電極に接続し、この電圧を制n雷庄としたことを
特徴とする特許請求の笥囲#f1項の入力インタ−7エ
イス回路。 (3)前記FETインバータ回路は、抵抗素子、あるい
はゲート電極とソース電極を共通に接続したFET、お
よび該抵抗素子あるいはFETのソースにドレイン電極
を接続したFETから構成されることを特徴とする特許
請求の範囲第1項または第2項記載の入力インタ−7エ
イス回路。 (4)前記ソースフォロワ回路とFETインバータ回路
を構成する各FETは、それぞれ閾値電圧が等しく、前
記ソースフォロワ回路の2つのFETのゲート幅比の平
方根と、FETインバータ回路の2っのFETのゲート
幅比の逆数の平方根の和が略々2であることを特徴とす
る特許請求の範囲第3項記載の入力インタ−7エイス回
路。 (5)前記人力信号が印加されるソースフォロワ回路と
出力信号を取り出すFETインバータ回路は、入力信号
が印加される端子と該FETインバータ回路の入力との
間に、容量を接続することを特徴とする特許請求の範@
第1項、第2項、fP:3項または第45項記載の入力
インターフェイス回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208301A JPS5999819A (ja) | 1982-11-27 | 1982-11-27 | 入力インタ−フエイス回路 |
CA000442012A CA1201179A (en) | 1982-11-27 | 1983-11-25 | Input buffer |
DE8383307239T DE3373963D1 (en) | 1982-11-27 | 1983-11-28 | Input buffer circuit |
EP83307239A EP0110701B1 (en) | 1982-11-27 | 1983-11-28 | Input buffer circuit |
US06/555,618 US4697110A (en) | 1982-11-27 | 1983-11-28 | Fluctuation-free input buffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208301A JPS5999819A (ja) | 1982-11-27 | 1982-11-27 | 入力インタ−フエイス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5999819A true JPS5999819A (ja) | 1984-06-08 |
Family
ID=16553980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57208301A Pending JPS5999819A (ja) | 1982-11-27 | 1982-11-27 | 入力インタ−フエイス回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4697110A (ja) |
EP (1) | EP0110701B1 (ja) |
JP (1) | JPS5999819A (ja) |
CA (1) | CA1201179A (ja) |
DE (1) | DE3373963D1 (ja) |
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JP2016136742A (ja) * | 2009-10-09 | 2016-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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- 1982-11-27 JP JP57208301A patent/JPS5999819A/ja active Pending
-
1983
- 1983-11-25 CA CA000442012A patent/CA1201179A/en not_active Expired
- 1983-11-28 EP EP83307239A patent/EP0110701B1/en not_active Expired
- 1983-11-28 US US06/555,618 patent/US4697110A/en not_active Expired - Fee Related
- 1983-11-28 DE DE8383307239T patent/DE3373963D1/de not_active Expired
Patent Citations (1)
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