JPH0613884A - 信号トランスレータ回路 - Google Patents
信号トランスレータ回路Info
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- JPH0613884A JPH0613884A JP4338849A JP33884992A JPH0613884A JP H0613884 A JPH0613884 A JP H0613884A JP 4338849 A JP4338849 A JP 4338849A JP 33884992 A JP33884992 A JP 33884992A JP H0613884 A JPH0613884 A JP H0613884A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
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Abstract
(57)【要約】
【目的】 ＋５および０ボルトの従来のＣＭＯＳ信号レ
ベルを０および−５ボルトの変更されたＣＭＯＳ信号レ
ベルに変換し、その降伏電圧が５ボルトより僅かに２、
３ボルトしか大きくないトランジスタから構成される信
号トランスレータを提供する。 【構成】 信号トランスレータ回路は一方の電圧極性の
デジタル入力信号を受信し、それらを反対の極性のデジ
タル出力信号に変換する。このトランスレータの一実施
例は＋５および０ボルトの従来のＣＭＯＳ信号レベルを
０および−５．２ボルトの変更されたＣＭＯＳ信号レベ
ルに変換する。トランスレータの他の実施例は０および
−５．２ボルト信号を＋５および０ボルト信号に変換す
る。このトランスレータの双方の実施例はその降伏電圧
が＋５ボルトを僅かしか越えないトランジスタから作ら
れる。
ベルを０および−５ボルトの変更されたＣＭＯＳ信号レ
ベルに変換し、その降伏電圧が５ボルトより僅かに２、
３ボルトしか大きくないトランジスタから構成される信
号トランスレータを提供する。 【構成】 信号トランスレータ回路は一方の電圧極性の
デジタル入力信号を受信し、それらを反対の極性のデジ
タル出力信号に変換する。このトランスレータの一実施
例は＋５および０ボルトの従来のＣＭＯＳ信号レベルを
０および−５．２ボルトの変更されたＣＭＯＳ信号レベ
ルに変換する。トランスレータの他の実施例は０および
−５．２ボルト信号を＋５および０ボルト信号に変換す
る。このトランスレータの双方の実施例はその降伏電圧
が＋５ボルトを僅かしか越えないトランジスタから作ら
れる。
Description
【０００１】
【発明の背景】この発明はデジタル論理信号のためのト
ランスレータに関し、より特定的に、従来のＣＭＯＳ論
理ゲートおよび従来のＢｉＣＭＯＳ論理ゲートがお互い
に配線されかつお互いに通信することを可能にする信号
トランスレータに関する。
ランスレータに関し、より特定的に、従来のＣＭＯＳ論
理ゲートおよび従来のＢｉＣＭＯＳ論理ゲートがお互い
に配線されかつお互いに通信することを可能にする信号
トランスレータに関する。
【０００２】従来のＣＭＯＳ論理ゲート（ＮＡＮＤゲー
ト、ＮＯＲゲート、など）は０と＋５ボルトとの間で動
作する。つまり、論理ゲートを構成するＣＭＯＳトラン
ジスタは＋５ボルト電力バスと接地バスとの間に配線さ
れる。ＣＭＯＳ論理ゲートのための入力信号および出力
信号は＋５ボルトのハイレベルおよび０ボルトのローレ
ベルを有する。
ト、ＮＯＲゲート、など）は０と＋５ボルトとの間で動
作する。つまり、論理ゲートを構成するＣＭＯＳトラン
ジスタは＋５ボルト電力バスと接地バスとの間に配線さ
れる。ＣＭＯＳ論理ゲートのための入力信号および出力
信号は＋５ボルトのハイレベルおよび０ボルトのローレ
ベルを有する。
【０００３】比較すると、従来のバイポーラ論理ゲート
は０と−５．２ボルトとの間で動作する。つまり、論理
ゲートを構成するバイポーラトランジスタは接地バスと
−５．２ボルト電力バスとの間に配線される。バイポー
ラ論理ゲートのための入力信号および出力信号は−０．
８ボルトのハイレベルと−１．６ボルトのローレベルと
を有する。
は０と−５．２ボルトとの間で動作する。つまり、論理
ゲートを構成するバイポーラトランジスタは接地バスと
−５．２ボルト電力バスとの間に配線される。バイポー
ラ論理ゲートのための入力信号および出力信号は−０．
８ボルトのハイレベルと−１．６ボルトのローレベルと
を有する。
【０００４】従来のＣＭＯＳ論理ゲートおよび従来のバ
イポーラ論理ゲートの電源電圧ならびに入力および出力
信号レベルの差のために、これらの２つの型の論理ゲー
トはお互いに直接接続され得ない。先行技術においてこ
の問題を解決するために、従来のＣＭＯＳ論理ゲートは
接地バスを−５．２ボルト電力バスと置換することによ
って、および＋５ボルトバスを接地バスと置換すること
によって変更されてきた。この変更で、変更されたＣＭ
ＯＳ論理ゲートからのハイ電圧レベルは０ボルトにな
り、ロー論理レベルは−５．２ボルトになる。そして、
かかる変更されたＣＭＯＳ論理ゲートが従来のバイポー
ラ論理ゲートに配線されることを可能にするために、０
および−５．２ボルト変更されたＣＭＯＳ論理信号を−
０．８ボルトおよび−１．６ボルトバイポーラ論理信号
に変換する信号トランスレータが開発されてきた。これ
らの変更されたＣＭＯＳ論理ゲート、信号トランスレー
タおよびバイポーラ論理ゲートを含む回路は従来のＢｉ
ＣＭＯＳ論理回路と呼ばれる。
イポーラ論理ゲートの電源電圧ならびに入力および出力
信号レベルの差のために、これらの２つの型の論理ゲー
トはお互いに直接接続され得ない。先行技術においてこ
の問題を解決するために、従来のＣＭＯＳ論理ゲートは
接地バスを−５．２ボルト電力バスと置換することによ
って、および＋５ボルトバスを接地バスと置換すること
によって変更されてきた。この変更で、変更されたＣＭ
ＯＳ論理ゲートからのハイ電圧レベルは０ボルトにな
り、ロー論理レベルは−５．２ボルトになる。そして、
かかる変更されたＣＭＯＳ論理ゲートが従来のバイポー
ラ論理ゲートに配線されることを可能にするために、０
および−５．２ボルト変更されたＣＭＯＳ論理信号を−
０．８ボルトおよび−１．６ボルトバイポーラ論理信号
に変換する信号トランスレータが開発されてきた。これ
らの変更されたＣＭＯＳ論理ゲート、信号トランスレー
タおよびバイポーラ論理ゲートを含む回路は従来のＢｉ
ＣＭＯＳ論理回路と呼ばれる。
【０００５】上述のＢｉＣＭＯＳ論理回路の開発にもか
かわらず、０と＋５ボルトとの間で動作する従来のＣＭ
ＯＳ論理ゲートは依然として多くの論理システムにおい
て使用される。さらに、これらの従来のＣＭＯＳ論理ゲ
ートをＢｉＣＭＯＳ回路の変更されたＣＭＯＳ論理ゲー
トに配線することは、＋５および０ボルト信号を０およ
び−５ボルト信号に（および逆も同様）変換する他の型
のトランスレータを必要とするであろう。この型のトラ
ンスレータは先行技術では与えられなかった。
かわらず、０と＋５ボルトとの間で動作する従来のＣＭ
ＯＳ論理ゲートは依然として多くの論理システムにおい
て使用される。さらに、これらの従来のＣＭＯＳ論理ゲ
ートをＢｉＣＭＯＳ回路の変更されたＣＭＯＳ論理ゲー
トに配線することは、＋５および０ボルト信号を０およ
び−５ボルト信号に（および逆も同様）変換する他の型
のトランスレータを必要とするであろう。この型のトラ
ンスレータは先行技術では与えられなかった。
【０００６】かかるトランスレータは＋５ボルトと−５
ボルトとの間で動作しなければならないであろう。これ
は入力信号が＋５ボルトまで上がり、出力信号が−５ボ
ルトまで下がる（または逆も同様）からである。その結
果、トランスレータのトランジスタは１０ボルトの電圧
差にさらされることになり、それはひいてはいかにして
そのトランジスタが降伏しないようにトランスレータを
設計するかという問題を提起する。
ボルトとの間で動作しなければならないであろう。これ
は入力信号が＋５ボルトまで上がり、出力信号が−５ボ
ルトまで下がる（または逆も同様）からである。その結
果、トランスレータのトランジスタは１０ボルトの電圧
差にさらされることになり、それはひいてはいかにして
そのトランジスタが降伏しないようにトランスレータを
設計するかという問題を提起する。
【０００７】明らかに、もしトランスレータのトランジ
スタが１０ボルトを越える高い降伏電圧で製造されれ
ば、降伏は回避されるであろう。しかしながら、従来の
ＣＭＯＳ論理ゲートおよび変更されたＣＭＯＳ論理ゲー
トを構成するトランジスタは、通常小さなマージン（た
とえば２、３ボルト）分だけその５ボルト信号を越える
降伏電圧をスイングさせる。この小さな降伏電圧マージ
ンが所望されるのは、トランジスタの降伏電圧を上昇さ
せることは本質的にトランジスタが切換わる速度を減少
させるからである。
スタが１０ボルトを越える高い降伏電圧で製造されれ
ば、降伏は回避されるであろう。しかしながら、従来の
ＣＭＯＳ論理ゲートおよび変更されたＣＭＯＳ論理ゲー
トを構成するトランジスタは、通常小さなマージン（た
とえば２、３ボルト）分だけその５ボルト信号を越える
降伏電圧をスイングさせる。この小さな降伏電圧マージ
ンが所望されるのは、トランジスタの降伏電圧を上昇さ
せることは本質的にトランジスタが切換わる速度を減少
させるからである。
【０００８】トランジスタの降伏電圧はたとえばトラン
ジスタのソースおよびドレイン領域のドーピング濃度を
高くすることによって上昇され得る。しかし、これは本
質的にソースおよびドレインキャパシタンスを上昇さ
せ、そのことが切換速度を低減する。また、信号トラン
スレータのトランジスタのみが１０ボルトを越える降伏
電圧で製造されれば、特別な工程が従来のＣＭＯＳ論理
ゲートおよび変更されたＣＭＯＳ論理ゲートのすべての
他のトランジスタを製造するために使用される製作プロ
セスに加えられなければならないであろう。しかし、そ
れはひいてはトランスレータのコストを上昇させるであ
ろう。
ジスタのソースおよびドレイン領域のドーピング濃度を
高くすることによって上昇され得る。しかし、これは本
質的にソースおよびドレインキャパシタンスを上昇さ
せ、そのことが切換速度を低減する。また、信号トラン
スレータのトランジスタのみが１０ボルトを越える降伏
電圧で製造されれば、特別な工程が従来のＣＭＯＳ論理
ゲートおよび変更されたＣＭＯＳ論理ゲートのすべての
他のトランジスタを製造するために使用される製作プロ
セスに加えられなければならないであろう。しかし、そ
れはひいてはトランスレータのコストを上昇させるであ
ろう。
【０００９】したがって、この発明の主要な目的は＋５
および０ボルトの従来のＣＭＯＳ信号レベルを０および
−５ボルトの変更されたＣＭＯＳ信号レベルに変換し、
かつその降伏電圧が５ボルトより僅か２、３ボルトしか
大きくないトランジスタから構成される信号トランスレ
ータを提供することである。
および０ボルトの従来のＣＭＯＳ信号レベルを０および
−５ボルトの変更されたＣＭＯＳ信号レベルに変換し、
かつその降伏電圧が５ボルトより僅か２、３ボルトしか
大きくないトランジスタから構成される信号トランスレ
ータを提供することである。
【００１０】
【発明の簡単な概要】この発明に従って、信号トランス
レータ回路は＋５および０ボルトの従来のＣＭＯＳ入力
信号を受信し、０および−５ボルトの変更されたＣＭＯ
Ｓ出力信号を発生する。このトランスレータ回路は正の
電源電圧バスに結合された第１の抵抗および負の電源電
圧バスに結合された第２の抵抗を含む。ソースおよびド
レインが第１および第２の抵抗の間に直列に結合され、
ゲートが接地バスに結合されるＰチャネルトランジスタ
もまた含まれる。ゲートが入力信号を受信するための入
力端子に接続され、ソースおよびドレインがＰチャネル
トランジスタのゲートおよびソースにそれぞれ結合され
るＮチャネルトランジスタもさらに含まれる。最後に、
出力端子はその上で出力信号が発生されるＰチャネルト
ランジスタのドレインに結合される。
レータ回路は＋５および０ボルトの従来のＣＭＯＳ入力
信号を受信し、０および−５ボルトの変更されたＣＭＯ
Ｓ出力信号を発生する。このトランスレータ回路は正の
電源電圧バスに結合された第１の抵抗および負の電源電
圧バスに結合された第２の抵抗を含む。ソースおよびド
レインが第１および第２の抵抗の間に直列に結合され、
ゲートが接地バスに結合されるＰチャネルトランジスタ
もまた含まれる。ゲートが入力信号を受信するための入
力端子に接続され、ソースおよびドレインがＰチャネル
トランジスタのゲートおよびソースにそれぞれ結合され
るＮチャネルトランジスタもさらに含まれる。最後に、
出力端子はその上で出力信号が発生されるＰチャネルト
ランジスタのドレインに結合される。
【００１１】第１および第２の抵抗に対するＮチャネル
およびＰチャネルトランジスタのソース−ドレイン抵抗
を正しく選択することによって、トランジスタの降伏電
圧は電源電圧より上で小さなマージン（たとえば−２ボ
ルト）で維持され得る。
およびＰチャネルトランジスタのソース−ドレイン抵抗
を正しく選択することによって、トランジスタの降伏電
圧は電源電圧より上で小さなマージン（たとえば−２ボ
ルト）で維持され得る。
【００１２】またＰチャネルトランジスタがＮチャネル
トランジスタに変更される場合、およびＮチャネルトラ
ンジスタがＰチャネルトランジスタに変更される場合、
回路は変更されたＣＭＯＳ信号レベルを従来のＣＭＯＳ
信号レベルに変換する。つまり、回路は０および−５ボ
ルト信号を＋５および０ボルト信号に変換する。
トランジスタに変更される場合、およびＮチャネルトラ
ンジスタがＰチャネルトランジスタに変更される場合、
回路は変更されたＣＭＯＳ信号レベルを従来のＣＭＯＳ
信号レベルに変換する。つまり、回路は０および−５ボ
ルト信号を＋５および０ボルト信号に変換する。
【００１３】この発明の様々な好ましい実施例を添付の
図面とともに以下に詳細に説明する。
図面とともに以下に詳細に説明する。
【００１４】
【詳細な説明】図１を参照すると、この発明に従って構
成される信号トランスレータ回路１０の１つの好ましい
実施例の詳細が説明されるであろう。このトランスレー
タ回路１０はＣＭＯＳ電圧レベルにあるリード１１上で
デジタル入力信号ｖi を受信し、かつそれはそれらの信
号をＢｉＣＭＯＳ電圧レベルにある出力リード１２上で
デジタル出力信号ｖo に変換する。入力信号ｖi のため
のハイレベルは正の電源電圧Ｖ＋であり、入力信号ｖi
のためのローレベルは接地（０ボルト）であり、出力信
号ｖo のためのハイレベルは接地でありかつ出力信号ｖ
o に対するローレベルは負の電源電圧Ｖ−である。電源
電圧Ｖ＋およびＶ−の１つの特定的な例はそれぞれに＋
５ボルトおよび−５．２ボルトである。
成される信号トランスレータ回路１０の１つの好ましい
実施例の詳細が説明されるであろう。このトランスレー
タ回路１０はＣＭＯＳ電圧レベルにあるリード１１上で
デジタル入力信号ｖi を受信し、かつそれはそれらの信
号をＢｉＣＭＯＳ電圧レベルにある出力リード１２上で
デジタル出力信号ｖo に変換する。入力信号ｖi のため
のハイレベルは正の電源電圧Ｖ＋であり、入力信号ｖi
のためのローレベルは接地（０ボルト）であり、出力信
号ｖo のためのハイレベルは接地でありかつ出力信号ｖ
o に対するローレベルは負の電源電圧Ｖ−である。電源
電圧Ｖ＋およびＶ−の１つの特定的な例はそれぞれに＋
５ボルトおよび−５．２ボルトである。
【００１５】図１が示すように、信号トランスレータ回
路１０は４つの電界効果トランジスタを含み、それらに
はＴP 、ＴN 、Ｔ1 およびＴ2 が付される。それらのト
ランジスタは示されるようにＶ＋電圧バス１３、接地バ
ス１４とＶ−電圧バス１５との間で相互接続される。ト
ランジスタＴP はＰチャネルトランジスタであり、かつ
残余のトランジスタはＮチャネルトランジスタである。
トランジスタＴN およびＴP はそれらのソースにＳが付
されかつそれらのドレインにＤが付され、かつそれらは
以下に説明されるようにオン（ＯＮ）状態かまたはオフ
（ＯＦＦ）状態のいずれかで動作し所望の電圧変換を達
成する。比較によって、トランジスタＴ 1 およびＴ2 は
それらのゲートがそれらのドレインに接続され、それに
よってそれぞれのソース−ドレイン抵抗Ｒ1 およびＲ2
を有する抵抗器として単に動作する。
路１０は４つの電界効果トランジスタを含み、それらに
はＴP 、ＴN 、Ｔ1 およびＴ2 が付される。それらのト
ランジスタは示されるようにＶ＋電圧バス１３、接地バ
ス１４とＶ−電圧バス１５との間で相互接続される。ト
ランジスタＴP はＰチャネルトランジスタであり、かつ
残余のトランジスタはＮチャネルトランジスタである。
トランジスタＴN およびＴP はそれらのソースにＳが付
されかつそれらのドレインにＤが付され、かつそれらは
以下に説明されるようにオン（ＯＮ）状態かまたはオフ
（ＯＦＦ）状態のいずれかで動作し所望の電圧変換を達
成する。比較によって、トランジスタＴ 1 およびＴ2 は
それらのゲートがそれらのドレインに接続され、それに
よってそれぞれのソース−ドレイン抵抗Ｒ1 およびＲ2
を有する抵抗器として単に動作する。
【００１６】入力信号ｖi がハイの電圧レベルにあると
き（ｖi ＝Ｈ）、トランジスタＴNはオンであり、かつ
電流Ｉ1 がトランジスタＴ1 およびＴN を介して流れ
る。このことは図２に示される。電流Ｉ1 はトランジス
タＴ1 を介する電圧降下を発生し、かつその電圧降下に
起因してトランジスタＴP のゲート電圧へのソースがト
ランジスタＴP のしきい値電圧の大きさよりも少なくさ
れる。結果として、トランジスタＴP はオフとなる。そ
の結果、トランジスタＴP を介していずれの電流も流れ
ず、それによって導体１２上の出力電圧ｖo がローとな
る（ｖo ＝Ｌ）。
き（ｖi ＝Ｈ）、トランジスタＴNはオンであり、かつ
電流Ｉ1 がトランジスタＴ1 およびＴN を介して流れ
る。このことは図２に示される。電流Ｉ1 はトランジス
タＴ1 を介する電圧降下を発生し、かつその電圧降下に
起因してトランジスタＴP のゲート電圧へのソースがト
ランジスタＴP のしきい値電圧の大きさよりも少なくさ
れる。結果として、トランジスタＴP はオフとなる。そ
の結果、トランジスタＴP を介していずれの電流も流れ
ず、それによって導体１２上の出力電圧ｖo がローとな
る（ｖo ＝Ｌ）。
【００１７】逆に、入力信号ｖi がローの電圧レベルで
あるとき、トランジスタＴN はオフとなり、かつ電流Ｉ
1 は０となる。このことは図３に示される。電流Ｉ1 の
停止に起因して、トランジスタＴ1 を介する電圧降下が
減少し、順にトランジスタＴ P のソース電圧へのゲート
が立上がりかつトランジスタＴP のしきい値電圧の大き
さを越えることを引起こす。結果として、トランジスタ
ＴP はオンとなる。トランジスタＴP がオンである一方
で、電流Ｉ2 がトランジスタＴ1 、ＴP およびＴ2 を介
して流れる。この電流Ｉ2 はそれがトランジスタＴ2 を
通過するときに電圧降下を引起こし、こうして出力電圧
ｖo がハイとなる。
あるとき、トランジスタＴN はオフとなり、かつ電流Ｉ
1 は０となる。このことは図３に示される。電流Ｉ1 の
停止に起因して、トランジスタＴ1 を介する電圧降下が
減少し、順にトランジスタＴ P のソース電圧へのゲート
が立上がりかつトランジスタＴP のしきい値電圧の大き
さを越えることを引起こす。結果として、トランジスタ
ＴP はオンとなる。トランジスタＴP がオンである一方
で、電流Ｉ2 がトランジスタＴ1 、ＴP およびＴ2 を介
して流れる。この電流Ｉ2 はそれがトランジスタＴ2 を
通過するときに電圧降下を引起こし、こうして出力電圧
ｖo がハイとなる。
【００１８】さて、トランスレータ回路１０の動作をよ
り詳細に説明するために、図４が参照されなければなら
ない。ここで、トランジスタＴN がオンでありかつトラ
ンジスタＴP がオフであるとき式１ないし４が適用され
る。式１において、左手側の項はトランジスタＴN を介
する電圧を示し、かつ右手側の項はトランジスタＴPの
しきい値電圧の大きさを示す。式１はトランジスタＴP
をオフ状態に維持するために満たされなければならな
い。
り詳細に説明するために、図４が参照されなければなら
ない。ここで、トランジスタＴN がオンでありかつトラ
ンジスタＴP がオフであるとき式１ないし４が適用され
る。式１において、左手側の項はトランジスタＴN を介
する電圧を示し、かつ右手側の項はトランジスタＴPの
しきい値電圧の大きさを示す。式１はトランジスタＴP
をオフ状態に維持するために満たされなければならな
い。
【００１９】次に、式１の左手側の項が方程式２に示さ
れるように書換えられ得る。式２において、Ｒ1 はトラ
ンジスタＴ1 のソース−ドレイン抵抗であり、かつＲN
はトランジスタＴN のソース−ドレイン抵抗である。電
流Ｉ1 はＲ1 ＋ＲN によって割られる電源電圧Ｖ＋と等
しく、かつその電流Ｉ1 掛ける抵抗ＲN は電圧ＶＴNと
等しい。
れるように書換えられ得る。式２において、Ｒ1 はトラ
ンジスタＴ1 のソース−ドレイン抵抗であり、かつＲN
はトランジスタＴN のソース−ドレイン抵抗である。電
流Ｉ1 はＲ1 ＋ＲN によって割られる電源電圧Ｖ＋と等
しく、かつその電流Ｉ1 掛ける抵抗ＲN は電圧ＶＴNと
等しい。
【００２０】式２を調べることによって、抵抗Ｒ1 が抵
抗ＲN よりも大きいと式が満たされ得るということが示
される。このことは式３によって説明される。抵抗Ｒ1
はトランジスタＴ1 のチャネル幅Ｗ1 に反比例し、かつ
抵抗ＲN はトランジスタＴNのチャネル幅ＷN に反比例
する。結果として、式３はチャネル幅ＷN をチャネル幅
Ｗ1 よりも大きくすることによって満たされ得る。好ま
しくは、式４によって示されるように、チャネル幅ＷN
はチャネル幅Ｗ1 の１．５倍および１０倍の間の大きさ
であるように制限される。
抗ＲN よりも大きいと式が満たされ得るということが示
される。このことは式３によって説明される。抵抗Ｒ1
はトランジスタＴ1 のチャネル幅Ｗ1 に反比例し、かつ
抵抗ＲN はトランジスタＴNのチャネル幅ＷN に反比例
する。結果として、式３はチャネル幅ＷN をチャネル幅
Ｗ1 よりも大きくすることによって満たされ得る。好ま
しくは、式４によって示されるように、チャネル幅ＷN
はチャネル幅Ｗ1 の１．５倍および１０倍の間の大きさ
であるように制限される。
【００２１】次に、図４の式１１ないし１５を考慮され
たい。それらの式はトランジスタＴ N がオフでありかつ
トランジスタＴP がオンであるときに適用される。式１
１において、左手側の項はオンであるときのトランジス
タＴP を介する電圧を示し、かつ右手側の項はトランジ
スタＴP の降伏電圧を示す。式１１はトランジスタＴ P
が降伏しないということを保証するために満たされるべ
きである。
たい。それらの式はトランジスタＴ N がオフでありかつ
トランジスタＴP がオンであるときに適用される。式１
１において、左手側の項はオンであるときのトランジス
タＴP を介する電圧を示し、かつ右手側の項はトランジ
スタＴP の降伏電圧を示す。式１１はトランジスタＴ P
が降伏しないということを保証するために満たされるべ
きである。
【００２２】この出願の背景部分において与えられる理
由のために、トランジスタＴP の降伏電圧は電源電圧Ｖ
＋または電源電圧Ｖ−（そのいずれか大きい方）よりも
ほんの２、３ボルト大きいだけである。その場合、式１
１は式１２のように書換えられ得、ここでは右手側の項
における二重の垂直線が「大きい方」を意味する。
由のために、トランジスタＴP の降伏電圧は電源電圧Ｖ
＋または電源電圧Ｖ−（そのいずれか大きい方）よりも
ほんの２、３ボルト大きいだけである。その場合、式１
１は式１２のように書換えられ得、ここでは右手側の項
における二重の垂直線が「大きい方」を意味する。
【００２３】また、式１２において、項ＶＴP は図３に
示されるように電流Ｉ2 掛けるトランジスタＴP のソー
ス−ドレイン抵抗に等しい。この関係を利用することに
よって、式１２が式１３のように書換えられ得る。そこ
では、抵抗Ｒ1 、Ｒ2 、ＲPはそれぞれにトランジスタ
Ｔ1 、Ｔ2 およびＴP のソース−ドレイン抵抗である。
示されるように電流Ｉ2 掛けるトランジスタＴP のソー
ス−ドレイン抵抗に等しい。この関係を利用することに
よって、式１２が式１３のように書換えられ得る。そこ
では、抵抗Ｒ1 、Ｒ2 、ＲPはそれぞれにトランジスタ
Ｔ1 、Ｔ2 およびＴP のソース−ドレイン抵抗である。
【００２４】式１３を調べることによって、それが、抵
抗Ｒ2 を抵抗ＲP よりも大きくすることによって満たさ
れ得るということが示される。このことは式１４におい
て示される。抵抗Ｒ2 はトランジスタＴ2 のチャネルの
幅Ｗ2 に反比例し、かつ抵抗ＲP はトランジスタＴP の
チャネルの幅ＷP に反比例する。好ましくは、式１４は
式１５の制限を課することによって満たされ、ここでは
チャネル幅ＷP はチャネル幅Ｗ2 の２および１０倍の間
の大きさであるように制限される。
抗Ｒ2 を抵抗ＲP よりも大きくすることによって満たさ
れ得るということが示される。このことは式１４におい
て示される。抵抗Ｒ2 はトランジスタＴ2 のチャネルの
幅Ｗ2 に反比例し、かつ抵抗ＲP はトランジスタＴP の
チャネルの幅ＷP に反比例する。好ましくは、式１４は
式１５の制限を課することによって満たされ、ここでは
チャネル幅ＷP はチャネル幅Ｗ2 の２および１０倍の間
の大きさであるように制限される。
【００２５】さて、式２１ないし２４を考慮すると、そ
れらはまたトランジスタＴN がオフでありかつトランジ
スタＴP がオンであるときに適用される。まず式２１か
ら説明すると、それはハイの出力電圧（ｖo ＝Ｈ）が電
源電圧Ｖ−の０．８倍よりも大きくあるべきであるとい
うことを示す。このことはハイの出力電圧がローの出力
電圧よりも実質的に大きいということを保証し、したが
って出力電圧振動が他のトランジスタ（ＢｉＣＭＯＳ論
理ブロックにおけるトランスレータ回路に従う）をオン
およびオフに切換えるために使用され得る。
れらはまたトランジスタＴN がオフでありかつトランジ
スタＴP がオンであるときに適用される。まず式２１か
ら説明すると、それはハイの出力電圧（ｖo ＝Ｈ）が電
源電圧Ｖ−の０．８倍よりも大きくあるべきであるとい
うことを示す。このことはハイの出力電圧がローの出力
電圧よりも実質的に大きいということを保証し、したが
って出力電圧振動が他のトランジスタ（ＢｉＣＭＯＳ論
理ブロックにおけるトランスレータ回路に従う）をオン
およびオフに切換えるために使用され得る。
【００２６】同時に、ハイの出力電圧は降伏電圧ｖBDを
越えてはならない。ここで、降伏電圧は電源電圧Ｖ＋ま
たは電源電圧Ｖ−（その大きい方）よりもほんの２、３
ボルト大きいだけであり、こうして式２１は式２２のよ
うに書換えられ得る。式２２を調べることによって、そ
れが抵抗Ｒ2 を抵抗Ｒ1 よりも大きくすることによって
満たされ得るということが示される。このことは式２３
によって示される。好ましくは、式２３は式２４の制約
条件を課することによって満たされ、ここではトランジ
スタＴ1 のチャネル幅Ｗ1 はトランジスタＴ2 のチャネ
ル幅Ｗ2 の３ないし１０倍の大きさにされる。
越えてはならない。ここで、降伏電圧は電源電圧Ｖ＋ま
たは電源電圧Ｖ−（その大きい方）よりもほんの２、３
ボルト大きいだけであり、こうして式２１は式２２のよ
うに書換えられ得る。式２２を調べることによって、そ
れが抵抗Ｒ2 を抵抗Ｒ1 よりも大きくすることによって
満たされ得るということが示される。このことは式２３
によって示される。好ましくは、式２３は式２４の制約
条件を課することによって満たされ、ここではトランジ
スタＴ1 のチャネル幅Ｗ1 はトランジスタＴ2 のチャネ
ル幅Ｗ2 の３ないし１０倍の大きさにされる。
【００２７】さて、図５に戻ると、この発明に従って構
成される信号トランスレータ回路２０の別の好ましい実
施例の詳細が説明されるであろう。このトランスレータ
回路２０はＢｉＣＭＯＳ電圧レベルにあるリード２１上
でデジタル入力信号ｖi を受取り、かつそれはそれらの
信号をＣＭＯＳ電圧レベルにある出力リード２２上でデ
ジタル出力信号ｖo へと変換する。入力信号ｖi に対す
るハイレベルは接地であり、入力信号ｖi に対するロー
レベルは負の電源電圧Ｖ−であり、出力信号ｖ o に対す
るハイレベルは正の電源電圧Ｖ＋でありかつ出力信号ｖ
o に対するローレベルは接地である。言換えれば、この
トランスレータ回路２０は図１のトランスレータ回路が
行なう変換を取消すように動作する。
成される信号トランスレータ回路２０の別の好ましい実
施例の詳細が説明されるであろう。このトランスレータ
回路２０はＢｉＣＭＯＳ電圧レベルにあるリード２１上
でデジタル入力信号ｖi を受取り、かつそれはそれらの
信号をＣＭＯＳ電圧レベルにある出力リード２２上でデ
ジタル出力信号ｖo へと変換する。入力信号ｖi に対す
るハイレベルは接地であり、入力信号ｖi に対するロー
レベルは負の電源電圧Ｖ−であり、出力信号ｖ o に対す
るハイレベルは正の電源電圧Ｖ＋でありかつ出力信号ｖ
o に対するローレベルは接地である。言換えれば、この
トランスレータ回路２０は図１のトランスレータ回路が
行なう変換を取消すように動作する。
【００２８】図５が示すように、信号トランスレータ回
路２０は４つの電界効果トランジスタを含み、それらに
はＴP ′、ＴN ′、Ｔ1 ′およびＴ2 ′が付される。そ
れらのトランジスタは示されるようにＶ＋電圧バス１
３、接地バス１４とＶ−電圧バス１５との間に相互接続
される。トランジスタＴN ′はＮ−チャネルトランジス
タであり、かつ残余のトランジスタはＰ−チャネルトラ
ンジスタである。トランジスタＴN ′およびＴP ′はそ
れらのソースにＳが付されかつそれらのドレインにＤが
付され、かつそれらは以下に説明されるようにオン状態
またはオフ状態のいずれかにおいて動作し所望の電圧変
換を達成する。比較により、トランジスタＴ1 ′および
Ｔ2 ′はそれらのゲートがそれらのドレインに接続さ
れ、それによってそれらは単にそれぞれのソース−ドレ
イン抵抗Ｒ1 ′およびＲ2 ′を有する抵抗器として動作
する。
路２０は４つの電界効果トランジスタを含み、それらに
はＴP ′、ＴN ′、Ｔ1 ′およびＴ2 ′が付される。そ
れらのトランジスタは示されるようにＶ＋電圧バス１
３、接地バス１４とＶ−電圧バス１５との間に相互接続
される。トランジスタＴN ′はＮ−チャネルトランジス
タであり、かつ残余のトランジスタはＰ−チャネルトラ
ンジスタである。トランジスタＴN ′およびＴP ′はそ
れらのソースにＳが付されかつそれらのドレインにＤが
付され、かつそれらは以下に説明されるようにオン状態
またはオフ状態のいずれかにおいて動作し所望の電圧変
換を達成する。比較により、トランジスタＴ1 ′および
Ｔ2 ′はそれらのゲートがそれらのドレインに接続さ
れ、それによってそれらは単にそれぞれのソース−ドレ
イン抵抗Ｒ1 ′およびＲ2 ′を有する抵抗器として動作
する。
【００２９】入力信号ｖi がローの電圧レベルにあると
き（ｖi ＝Ｌ）、トランジスタＴP′はオンでありかつ
電流Ｉ1 ′はトランジスタＴP ′およびＴ2 ′を介して
流れる。このことは図６において示される。電流Ｉ1 ′
はトランジスタＴ2 ′を介する電圧降下を発生し、かつ
その電圧降下に起因して、トランジスタＴN ′のゲート
電圧へのソースがトランジスタＴN ′のしきい値電圧の
大きさよりも少なくされる。結果として、トランジスタ
ＴN ′はオフとなる。その結果、トランジスタＴN ′を
介していずれの電流も流れず、それによって導体２２上
の出力電圧ｖoがハイとなる（ｖo ＝Ｈ）。
き（ｖi ＝Ｌ）、トランジスタＴP′はオンでありかつ
電流Ｉ1 ′はトランジスタＴP ′およびＴ2 ′を介して
流れる。このことは図６において示される。電流Ｉ1 ′
はトランジスタＴ2 ′を介する電圧降下を発生し、かつ
その電圧降下に起因して、トランジスタＴN ′のゲート
電圧へのソースがトランジスタＴN ′のしきい値電圧の
大きさよりも少なくされる。結果として、トランジスタ
ＴN ′はオフとなる。その結果、トランジスタＴN ′を
介していずれの電流も流れず、それによって導体２２上
の出力電圧ｖoがハイとなる（ｖo ＝Ｈ）。
【００３０】逆に、入力信号ｖi がハイの電圧レベルに
あるとき、トランジスタＴP ′はオフとなり、かつ電流
Ｉ1 ′は０となる。こことは図７において示される。電
流Ｉ 1 ′の停止に起因して、トランジスタＴ2 ′を介す
る電圧降下が減少し、それによって順にトランジスタＴ
N ′のソース電圧へのゲートが立上がりかつトランジス
タＴN ′のしきい値電圧の大きさを越えることを引起こ
す。結果として、トランジスタＴN ′はオンとなる。ト
ランジスタＴN ′がオンである一方で、電流Ｉ 2 ′がト
ランジスタＴ1 ′、ＴN ′およびＴ2 ′を介して流れ
る。この電流Ｉ2′はそれがトランジスタＴ1 ′を通過
するときに電圧降下を引起こし、こうして出力電圧ｖo
がローとなる。
あるとき、トランジスタＴP ′はオフとなり、かつ電流
Ｉ1 ′は０となる。こことは図７において示される。電
流Ｉ 1 ′の停止に起因して、トランジスタＴ2 ′を介す
る電圧降下が減少し、それによって順にトランジスタＴ
N ′のソース電圧へのゲートが立上がりかつトランジス
タＴN ′のしきい値電圧の大きさを越えることを引起こ
す。結果として、トランジスタＴN ′はオンとなる。ト
ランジスタＴN ′がオンである一方で、電流Ｉ 2 ′がト
ランジスタＴ1 ′、ＴN ′およびＴ2 ′を介して流れ
る。この電流Ｉ2′はそれがトランジスタＴ1 ′を通過
するときに電圧降下を引起こし、こうして出力電圧ｖo
がローとなる。
【００３１】トランスレータ回路２０の動作をより詳細
に説明するために、図８が参照されるべきである。そこ
では、トランジスタＴP ′がオンであり、かつトランジ
スタＴN ′がオフ状態であるときに式３１ないし３４が
適用される。式３１において、左手側の項はトランジス
タＴP ′を介する電圧を示し、かつ右手側の項はトラン
ジスタＴN ′のしきい値電圧の大きさを示す。式３１は
トランジスタＴN ′をオフ状態に維持するために満たさ
れなければならない。
に説明するために、図８が参照されるべきである。そこ
では、トランジスタＴP ′がオンであり、かつトランジ
スタＴN ′がオフ状態であるときに式３１ないし３４が
適用される。式３１において、左手側の項はトランジス
タＴP ′を介する電圧を示し、かつ右手側の項はトラン
ジスタＴN ′のしきい値電圧の大きさを示す。式３１は
トランジスタＴN ′をオフ状態に維持するために満たさ
れなければならない。
【００３２】次に、式３１の左手側の項が式３２に示さ
れるように書換えられ得る。式３２において、Ｒ2 ′は
トランジスタＴ2 ′のソース−ドレイン抵抗であり、か
つＲ P ′はトランジスタＴP ′のソース−ドレイン抵抗
である。電流Ｉ1 ′はＲ2 ′＋ＲP ′によって割られる
電源電圧Ｖ−の大きさに等しく、かつその電流Ｉ1 ′掛
ける抵抗ＲP ′は電圧ＶＴP ′に等しい。
れるように書換えられ得る。式３２において、Ｒ2 ′は
トランジスタＴ2 ′のソース−ドレイン抵抗であり、か
つＲ P ′はトランジスタＴP ′のソース−ドレイン抵抗
である。電流Ｉ1 ′はＲ2 ′＋ＲP ′によって割られる
電源電圧Ｖ−の大きさに等しく、かつその電流Ｉ1 ′掛
ける抵抗ＲP ′は電圧ＶＴP ′に等しい。
【００３３】式３２を調べることによって、抵抗Ｒ2 ′
が抵抗ＲP ′よりも大きければその式が満たされ得ると
いうことが示される。このことは式３３によって述べら
れる。抵抗Ｒ2 ′はトランジスタＴ2 ′のチャネル幅Ｗ
2 ′に反比例し、かつ抵抗Ｒ P ′はトランジスタＴP ′
のチャネル幅ＷP ′に反比例する。結果として、式３３
はチャネル幅ＷP ′をチャネル幅Ｗ2 ′よりも大きくす
ることによって満たされ得る。好ましくは、式３４によ
って示されるように、チャネル幅ＷP ′はチャネル幅Ｗ
2 ′の１．５および１０倍の間の大きさにあるように制
限される。
が抵抗ＲP ′よりも大きければその式が満たされ得ると
いうことが示される。このことは式３３によって述べら
れる。抵抗Ｒ2 ′はトランジスタＴ2 ′のチャネル幅Ｗ
2 ′に反比例し、かつ抵抗Ｒ P ′はトランジスタＴP ′
のチャネル幅ＷP ′に反比例する。結果として、式３３
はチャネル幅ＷP ′をチャネル幅Ｗ2 ′よりも大きくす
ることによって満たされ得る。好ましくは、式３４によ
って示されるように、チャネル幅ＷP ′はチャネル幅Ｗ
2 ′の１．５および１０倍の間の大きさにあるように制
限される。
【００３４】次に、図８の式４１ないし４５を考慮され
たい。それらの式はトランジスタＴ P ′がオフ状態であ
りかつトランジスタＴN ′がオン状態であるときに適用
される。式４１において、左手側の項はオンであるとき
のトランジスタＴN ′を介する電圧を示し、かつ右手側
の項はトランジスタＴN ′の降伏電圧を示す。式４１は
トランジスタＴN ′が降伏しないということを保証する
ために満たされるべきである。
たい。それらの式はトランジスタＴ P ′がオフ状態であ
りかつトランジスタＴN ′がオン状態であるときに適用
される。式４１において、左手側の項はオンであるとき
のトランジスタＴN ′を介する電圧を示し、かつ右手側
の項はトランジスタＴN ′の降伏電圧を示す。式４１は
トランジスタＴN ′が降伏しないということを保証する
ために満たされるべきである。
【００３５】この出願の背景部分において与えられる理
由のために、トランジスタＴN ′の降伏電圧は電源電圧
Ｖ＋または電源電圧Ｖ−（その大きい方）よりも２、３
ボルト大きいのみである。その場合、式４１は式４２と
して書換えられ得、ここでは右手側の項における二重の
垂直線は「大きい方」を意味する。
由のために、トランジスタＴN ′の降伏電圧は電源電圧
Ｖ＋または電源電圧Ｖ−（その大きい方）よりも２、３
ボルト大きいのみである。その場合、式４１は式４２と
して書換えられ得、ここでは右手側の項における二重の
垂直線は「大きい方」を意味する。
【００３６】また、式４２において、項ＶＴN ′は図７
に示されるように電流Ｉ2 ′掛けるトランジスタＴN ′
のソース−ドレイン抵抗に等しい。この関係を利用する
ことによって、式４２が式４３のように書換えられ得
る。そこでは、抵抗Ｒ1 ′、Ｒ 2 ′およびＲN ′はそれ
ぞれにトランジスタＴ1 ′、Ｔ2 ′およびＴN ′のソー
ス−ドレイン抵抗である。
に示されるように電流Ｉ2 ′掛けるトランジスタＴN ′
のソース−ドレイン抵抗に等しい。この関係を利用する
ことによって、式４２が式４３のように書換えられ得
る。そこでは、抵抗Ｒ1 ′、Ｒ 2 ′およびＲN ′はそれ
ぞれにトランジスタＴ1 ′、Ｔ2 ′およびＴN ′のソー
ス−ドレイン抵抗である。
【００３７】式４３を調べることによって、それが、抵
抗Ｒ1 ′を抵抗ＲN ′よりも大きくすることによって満
たされ得るということが示される。このことは式３４に
よって示される。抵抗Ｒ1 ′はトランジスタＴ1 ′のチ
ャネルの幅Ｗ1 ′に反比例し、かつ抵抗ＲN ′はトラン
ジスタＴN ′のチャネルの幅ＷN ′に反比例する。好ま
しくは、式３４は式３５の制限を課すことによって満た
され得、ここではチャネル幅ＷN ′はチャネル幅Ｗ1 ′
の２および１０倍の間になるように制限される。
抗Ｒ1 ′を抵抗ＲN ′よりも大きくすることによって満
たされ得るということが示される。このことは式３４に
よって示される。抵抗Ｒ1 ′はトランジスタＴ1 ′のチ
ャネルの幅Ｗ1 ′に反比例し、かつ抵抗ＲN ′はトラン
ジスタＴN ′のチャネルの幅ＷN ′に反比例する。好ま
しくは、式３４は式３５の制限を課すことによって満た
され得、ここではチャネル幅ＷN ′はチャネル幅Ｗ1 ′
の２および１０倍の間になるように制限される。
【００３８】さて、式５１ないし５４を考慮すると、そ
れらはまたトランジスタＴP ′がオフでありかつトラン
ジスタＴN ′がオンであるときに適用される。式５１か
ら説明すると、それはローの出力電圧（ｖo ＝Ｌ）が正
の電源電圧Ｖ＋の０．２倍よりも少なくなるべきである
ということを示す。このことはローの出力電圧がハイの
出力電圧よりも実質的に小さいということを保証し、こ
うして出力電圧振動が他のトランジスタ（ＣＭＯＳ論理
ブロックにおけるトランスレータ回路に従う）をオンお
よびオフに切換えるために使用され得る。
れらはまたトランジスタＴP ′がオフでありかつトラン
ジスタＴN ′がオンであるときに適用される。式５１か
ら説明すると、それはローの出力電圧（ｖo ＝Ｌ）が正
の電源電圧Ｖ＋の０．２倍よりも少なくなるべきである
ということを示す。このことはローの出力電圧がハイの
出力電圧よりも実質的に小さいということを保証し、こ
うして出力電圧振動が他のトランジスタ（ＣＭＯＳ論理
ブロックにおけるトランスレータ回路に従う）をオンお
よびオフに切換えるために使用され得る。
【００３９】同時に、ローの出力電圧は、トランジスタ
Ｔ1 ′を介する降伏電圧ｖBDを超過するほど低くなって
はならない。ここで、降伏電圧は電源電圧Ｖ＋または電
源電圧Ｖ−（その大きい方）よりもほんの２、３ボルト
大きく、それによってローの出力電圧が０ボルトを越え
ることを要求することによって降伏が妨げられ得る。式
５１はローの出力電圧が正の電源電圧Ｖ＋引くトランジ
スタＴ1 ′を介する電圧降下に等しいという関係を利用
することによって式５２のように書換えられ得る。式５
２を調べることによって、それが、抵抗Ｒ1 ′を抵抗Ｒ
2 ′よりも大きくすることによって満たされ得るという
ことが示される。このことは式５３によって示される。
好ましくは、式５３は式５４の制約条件を課することに
よって満たされ、ここではトランジスタＴ2 ′のチャネ
ル幅Ｗ2 ′はトランジスタＴ1 ′のチャネル幅Ｗ1 ′の
３ないし１０倍の大きさにされる。
Ｔ1 ′を介する降伏電圧ｖBDを超過するほど低くなって
はならない。ここで、降伏電圧は電源電圧Ｖ＋または電
源電圧Ｖ−（その大きい方）よりもほんの２、３ボルト
大きく、それによってローの出力電圧が０ボルトを越え
ることを要求することによって降伏が妨げられ得る。式
５１はローの出力電圧が正の電源電圧Ｖ＋引くトランジ
スタＴ1 ′を介する電圧降下に等しいという関係を利用
することによって式５２のように書換えられ得る。式５
２を調べることによって、それが、抵抗Ｒ1 ′を抵抗Ｒ
2 ′よりも大きくすることによって満たされ得るという
ことが示される。このことは式５３によって示される。
好ましくは、式５３は式５４の制約条件を課することに
よって満たされ、ここではトランジスタＴ2 ′のチャネ
ル幅Ｗ2 ′はトランジスタＴ1 ′のチャネル幅Ｗ1 ′の
３ないし１０倍の大きさにされる。
【００４０】この発明の２つの好ましい実施例が詳細に
説明されてきた。さらに、しかしながらこの発明の性質
および真意から逸脱することなしに様々な修正がその詳
細な実施例に対して成され得る。たとえば、将来、ＣＭ
ＯＳ論理ゲートおよび修正されたＣＭＯＳ論理を構成す
るトランジスタがその大きさにおいて縮小されるかもし
れない。その場合、Ｖ＋およびＶ−電圧もまた＋５およ
び−５．２ボルトから減少されるかもしれない。しかし
ながら、図１および５のトランスレータのための回路構
造はたとえＶ＋およびＶ−電圧が約＋３および−３ボル
トへと低くされるときでも同じ状態のままであり得る。
また、１つの他の修正として、トランジスタＴ1 、
Ｔ2 、Ｔ1 ′およびＴ2 ′が抵抗器として製作され得
る。
説明されてきた。さらに、しかしながらこの発明の性質
および真意から逸脱することなしに様々な修正がその詳
細な実施例に対して成され得る。たとえば、将来、ＣＭ
ＯＳ論理ゲートおよび修正されたＣＭＯＳ論理を構成す
るトランジスタがその大きさにおいて縮小されるかもし
れない。その場合、Ｖ＋およびＶ−電圧もまた＋５およ
び−５．２ボルトから減少されるかもしれない。しかし
ながら、図１および５のトランスレータのための回路構
造はたとえＶ＋およびＶ−電圧が約＋３および−３ボル
トへと低くされるときでも同じ状態のままであり得る。
また、１つの他の修正として、トランジスタＴ1 、
Ｔ2 、Ｔ1 ′およびＴ2 ′が抵抗器として製作され得
る。
【００４１】したがって、この発明が説明された好まし
い実施例の詳細に制限されるのではなく添付の特許請求
の範囲によって規定されるということが理解されるべき
である。
い実施例の詳細に制限されるのではなく添付の特許請求
の範囲によって規定されるということが理解されるべき
である。
【図１】従来のＣＭＯＳ論理レベルを変更されたＣＭＯ
Ｓ論理レベルに変換する一実施例の回路図である。
Ｓ論理レベルに変換する一実施例の回路図である。
【図２】入力信号がハイ論理レベルである条件下での図
１の実施例の動作を例示する図である。
１の実施例の動作を例示する図である。
【図３】入力信号がロー論理レベルである条件下での図
１の実施例の動作を例示する図である。
１の実施例の動作を例示する図である。
【図４】図２および図３に例示される動作をより詳細に
説明する３組の式を示す図である。
説明する３組の式を示す図である。
【図５】変更されたＣＭＯＳ論理レベルを従来のＣＭＯ
Ｓレベルに変換するこの発明の第２の実施例を例示する
図である。
Ｓレベルに変換するこの発明の第２の実施例を例示する
図である。
【図６】入力信号がロー論理レベルである条件下での図
５の実施例の動作を例示する図である。
５の実施例の動作を例示する図である。
【図７】入力信号がハイ論理レベルである条件下での図
５の実施例の動作を例示する図である。
５の実施例の動作を例示する図である。
【図８】図６および図７に例示された動作をさらに説明
する３組の式を示す図である。
する３組の式を示す図である。
１０ 信号トランスレータ回路 １２ 出力リード １４ 電圧バス １４ 接地バス ２０ 信号トランスレータ回路 ２２ 導体
フロントページの続き (72)発明者 クレイグ・トーマス・プランティー アメリカ合衆国、92103 カリフォルニア 州、サン・ディエゴ、エセックス・ストリ ート、1020
Claims (15)
- 【請求項１】 信号トランスレータ回路であって、一方
の電圧極性のデジタル入力信号を受信し、反対の極性を
有するデジタル出力信号を発生し、 正の電圧バスに結合された第１の抵抗手段と、負の電圧
バスに結合された第２の抵抗手段と、 Ｘチャネルトランジスタであって、ＸはＰまたはＮであ
る場合、ソースおよびドレインが前記第１および第２の
抵抗手段の間に直列に結合され、ゲートが接地バスに結
合されるＸチャネルトランジスタと、 Ｙチャネルトランジスタであって、ＹはＸがＮである場
合Ｐであり、かつ逆もまた同様であり、ゲートが前記入
力信号を受信するための入力端子に結合され、ソースお
よびドレインが前記Ｘチャネルトランジスタの前記ゲー
トおよびソースにそれぞれ結合されるＹチャネルトラン
ジスタと、さらにその上で前記出力信号が発生される前
記Ｘチャネルトランジスタの前記ドレインに結合された
出力端子とを含む、信号トランスレータ回路。 - 【請求項２】 前記第１の抵抗装置は抵抗Ｒ1 を有し、
前記Ｙチャネルトランジスタはオンドレイン−ソース抵
抗ＲN を有するＮチャネルトランジスタであり、前記Ｘ
チャネルトランジスタはしきい値電圧ＶTPを有するＰチ
ャネルトランジスタであり、前記正の電圧バスは電圧Ｖ
+ を運び、さらにＶ+ ＲN ／（ＲN ＋Ｒ1 ）＜｜ＶTP｜
である、請求項１に記載の回路。 - 【請求項３】 前記第２の抵抗装置は抵抗Ｒ2 を有し、
前記Ｐチャネルトランジスタはオンソース−ドレイン抵
抗ＲP を有し、前記負の電圧バスは電圧Ｖ-を運び、さ
らに（Ｖ+ ＋Ｖ- ）（ＲP ）／（Ｒ1 ＋Ｒ2 ＋ＲP ）＜
（Ｖ+ およびＶ- のうちの大きい方）である、請求項２
に記載の回路。 - 【請求項４】 （Ｖ+ およびＶ- のうちの大きい方）＞
（Ｖ+ ＋Ｖ- ）Ｒ2／（Ｒ1 ＋Ｒ2 ＋ＲP ）＞０．８
（Ｖ+ およびＶ- のうちの大きい方）である、請求項３
に記載の回路。 - 【請求項５】 Ｒ1 ＞ＲN 、Ｒ2 ＞ＲP 、Ｒ2 ＞Ｒ1 で
ある、請求項４に記載の回路。 - 【請求項６】 Ｒ1 ／ＲN は１．５と１０との間であ
る、請求項５に記載の回路。 - 【請求項７】 Ｒ2 ／ＲP は２と１０との間である、請
求項５に記載の回路。 - 【請求項８】 Ｒ2 ／Ｒ1 は３と１０との間である、請
求項５に記載の回路。 - 【請求項９】 前記第２の抵抗装置は抵抗Ｒ2 を有し、
前記Ｙチャネルトランジスタはオンドレイン−ソース抵
抗ＲP を有するＰチャネルトランジスタであり、前記Ｘ
チャネルトランジスタはしきい値電圧ＶTNを有するＮチ
ャネルトランジスタであり、前記負の電圧バスは電圧Ｖ
- を運び、さらにＶ- ＲP ／（ＲP ＋Ｒ2 ）＞｜ＶTN｜
である、請求項１に記載の回路。 - 【請求項１０】 前記第１の抵抗装置は抵抗Ｒ1 を有
し、前記Ｎチャネルトランジスタはオンソース−ドレイ
ン抵抗ＲN を有し、前記正の電圧バスは電圧Ｖ + を運
び、さらに（Ｖ+ ＋Ｖ- ）ＲN ／（Ｒ1 ＋Ｒ2 ＋ＲN ）
＜（Ｖ+ およびＶ - のうちの大きい方）である、請求項
９に記載の回路。 - 【請求項１１】 ０＜Ｖ+ −（Ｖ+ ＋Ｖ- ）Ｒ2 ／（Ｒ
1 ＋Ｒ2 ＋ＲN ）＜０．２Ｖ+ である、請求項１０に記
載の回路。 - 【請求項１２】 Ｒ2 ＞ＲP 、Ｒ1 ＞ＲN 、Ｒ1 ＞Ｒ2
である、請求項１１に記載の回路。 - 【請求項１３】 Ｒ2 ／ＲP は１．５と１０との間であ
る、請求項１１に記載の回路。 - 【請求項１４】 Ｒ1 ＞ＲN は２と１０との間である、
請求項１１に記載の回路。 - 【請求項１５】 Ｒ1 ＞Ｒ2 は３と１０との間である、
請求項１１に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US809994 | 1991-12-18 | ||
| US07/809,994 US5225721A (en) | 1991-12-18 | 1991-12-18 | Signal translator for interconnecting CMOS and BiCMOS logic gates |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613884A true JPH0613884A (ja) | 1994-01-21 |
| JP3220536B2 JP3220536B2 (ja) | 2001-10-22 |
Family
ID=25202701
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33884992A Expired - Fee Related JP3220536B2 (ja) | 1991-12-18 | 1992-12-18 | 信号トランスレータ回路 |
Country Status (2)
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|---|---|
| US (1) | US5225721A (ja) |
| JP (1) | JP3220536B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0758623A (ja) * | 1993-08-20 | 1995-03-03 | Mitsubishi Electric Corp | Ｃｍｏｓ入力回路 |
| US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| DE4419892C1 (de) * | 1994-06-07 | 1995-06-01 | Siemens Ag | Schaltungsanordnung zur Pegelumsetzung |
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Family Cites Families (5)
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|---|---|---|---|---|
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1992
- 1992-12-18 JP JP33884992A patent/JP3220536B2/ja not_active Expired - Fee Related
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|---|---|
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| US5225721A (en) | 1993-07-06 |
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