JPH0758623A - Ｃｍｏｓ入力回路 - Google Patents

Ｃｍｏｓ入力回路

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JPH0758623A
JPH0758623A JP5206270A JP20627093A JPH0758623A JP H0758623 A JPH0758623 A JP H0758623A JP 5206270 A JP5206270 A JP 5206270A JP 20627093 A JP20627093 A JP 20627093A JP H0758623 A JPH0758623 A JP H0758623A
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JP
Japan
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potential
channel transistor
gate
logic
circuit
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JP5206270A
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Inventor
Kazuto Tsuchida
一人 土田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

(57)【要約】 （修正有） 【目的】 同一の論理に対応する電位を異なる電位に迅
速に変換する。 【構成】 ＣＭＯＳ回路７にはそれぞれ電位点５０，５
２によって電位ＶCC，ＶEE1 が与えられており、その出
力はトランジスタ３ａのゲートに与えられている。また
トランジスタ３ａのドレインには、電位ＶEE2 を与える
電位点５３が抵抗４を介して接続されている。トランジ
スタ６のゲートはトランジスタ３ａのドレインと共に抵
抗４を介して電位点５３に接続されている。トランジス
タ５のゲートは入力端子ＩＮに接続されている。 【効果】 抵抗４を介してトランジスタ６のゲートの電
位が電位ＶEE2 へ向かって低下する時の時定数は、トラ
ンジスタ５のゲートにおける容量が関与しないので小さ
く、トランジスタ６のゲートの電位の低下は迅速にな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＣＭＯＳ入力回路に関
し、特に同一論理を示す電位を変換する入力回路に関す
るものである。
【０００２】
【従来の技術】図２３は、従来のＣＭＯＳ入力回路７０
の構成を示す回路図である。ＣＭＳ入力回路７０はＰチ
ャネルトランジスタ７１及びＮチャネルトランジスタ７
２を備え、それぞれには２値論理に対応する電位ＶCC，
ＶEEが与えられる。入力端子ＩＮに与えられた信号のレ
ベルによって、安定状態においては出力端子ＯＵＴには
電位ＶCC，ＶEEのいずれかが与えられる。
【０００３】例えばゲートアレイで構成された装置から
出力される信号は論理“Ｌ”，“Ｈ”に対応してそれぞ
れ０Ｖ，５Ｖの電位をとる。このような信号を受ける場
合には、ＣＭＯＳ入力回路７０に与えられる電位ＶCC，
ＶEEもそれぞれ電位０Ｖ，５Ｖを採る。このため出力端
子ＯＵＴにも０Ｖ〜５Ｖの電位が与えられる。
【０００４】
【発明が解決しようとする課題】しかし、論理“Ｌ”，
“Ｈ”に対応して０Ｖ，５Ｖの電位をとる装置からの信
号を入力する入力回路であっても、その出力端子に接続
される次段の回路において扱うことのできる信号の範囲
が０Ｖ〜５Ｖに無い場合がある。例えば、次段の回路に
おいて論理“Ｌ”，“Ｈ”には電位−５Ｖ，５Ｖがそれ
ぞれ対応する場合がある。このような場合にはＣＭＯＳ
入力回路７０の出力端子ＯＵＴをそのまま次段の回路に
与えることはできないという問題点があった。
【０００５】この発明は上記の問題点を解消するために
なされたもので、同一論理に対応する電位を異ならせる
変換が可能で、かつ高速動作が可能なＣＭＯＳ入力回路
を提供することを目的とすものである。
【０００６】
【課題を解決するための手段】この発明にかかるＣＭＯ
Ｓ入力回路の第１の態様は、（ａ）互いに相補的な第１
及び第２論理に対応する入力信号が与えられる入力端子
と、（ｂ）前記入力信号を受け、前記入力信号が前記第
２論理に対応する場合には前記第１論理に対応する第１
電位をとり、前記入力信号が前記第１論理に対応する場
合には前記第２論理に対応する第２電位をとる、中間信
号を出力するインバータと、（ｃ）前記第１論理に対応
する第３電位が与えられる第１端と、第２端とを有し、
前記中間信号が前記第１論理に対応する場合に前記第１
及び第２端が絶縁状態となり、前記中間信号が前記第２
論理に対応する場合に前記第１及び第２端が導通状態と
なるスイッチング素子と、（ｄ）前記入力信号が与えら
れるゲートと、前記第１論理に対応する第４電位が与え
られるソースと、ドレインとを有し、前記入力信号が前
記第１論理に対応する場合にオフし、前記入力信号が前
記第２論理に対応する場合にオンする第１ＭＯＳトラン
ジスタと、（ｅ）前記スイッチング素子の前記第２端に
接続されたゲートと、前記第２論理に対応する第５電位
が与えられるソースと、ドレインとを有し、前記第３電
位が前記ゲートに与えられた場合にオンする第２ＭＯＳ
トランジスタと、（ｆ）前記第２ＭＯＳトランジスタの
前記ゲートに接続され、前記第２ＭＯＳトランジスタを
オフする方向の電流を供給する電流供給回路と、（ｇ）
前記第１及び第２ＭＯＳトランジスタのいずれの前記ド
レインにも共通して接続された出力端子と、を備える。
【０００７】望ましくは、第２の態様として前記第１Ｍ
ＯＳトランジスタのゲート幅を、前記第２ＭＯＳトラン
ジスタのゲート幅よりも大きくする。
【０００８】また、前記第３電位は前記第１電位と等し
くても、また前記第４電位と等しくてもよい。また、前
記電流供給回路は、前記第２ＭＯＳトランジスタの前記
ゲートに接続された第１端と、前記第２論理に対応する
第６電位が与えられる第２端と、を含む抵抗から実質的
に構成することができる。
【０００９】望ましくは、第３の態様としてこの抵抗
は、電流源で置換できる。
【００１０】
【作用】この発明において、互いに相補的な第１及び第
２論理の少なくとも一方には異なる複数の電位が対応し
ている。第１ＭＯＳトランジスタは、そのゲートに入力
信号が与えられており、入力信号が第２論理に対応する
場合にオンする。一方、中間信号は第１論理に対応して
いるので、スイッチング素子はオフする。この際、第１
ＭＯＳトランジスタのゲート容量には関係なく、第２Ｍ
ＯＳトランジスタのゲート容量のみに関係して電流供給
回路が第２ＭＯＳトランジスタをオフ状態へと導く。こ
のため、基本的に第１及び第２ＭＯＳトランジスタは相
補的にオン／オフし、出力端子には第１論理に対応して
第５電位が与えられる。
【００１１】但し、過渡的に第１及び第２ＭＯＳトラン
ジスタの両方がオンする時期がある。第２の態様におい
ては、第１ＭＯＳトランジスタのゲート幅を第２ＭＯＳ
トランジスタのゲート幅よりも大きくすることにより、
出力端子の電位が第５電位へと遷移する初期状態が、一
層第５電位に近づく。また、第２ＭＯＳトランジスタの
ゲート幅を小さくすることで、そのゲート容量を低減
し、出力端子の電位が第５電位へと遷移する際の時定数
が小さくなる。
【００１２】第２ＭＯＳトランジスタをオフさせる電流
供給回路は、第２ＭＯＳトランジスタのゲートの電位
を、抵抗を用いて第２論理に対応する第６電位へと導く
ので、所定の時定数で該ゲートの電荷を引き抜く。特に
第３の態様においては、電流供給回路が電流源からな
り、一定の電流で該ゲートの電荷を引き抜く。
【００１３】
【実施例】Ａ．この発明の前段階となる考え方： （Ａ−１）構成及び動作：この発明の実施例の詳細な説
明に入る前に、この発明自体ではないが、その前段階と
なる考え方（以下「前段階思想」という）について回路
図を用いて説明する。この前段階思想は、単に同一論理
に対応する電位を異ならせる変換が可能な思想であり、
後述する発明は更に高速な動作が可能なＣＭＯＳ入力回
路に関するものである。
【００１４】図１はこの前段階思想を具体化するＣＭＯ
Ｓ入力回路１００の構成を示す回路図である。ＣＭＯＳ
入力回路１００は従来のＣＭＯＳ入力回路７０と同様の
構成を有するＣＭＯＳ回路７，８を備えている。
【００１５】ＣＭＯＳ回路７には比較的高い電位、例え
ば５Ｖの電位ＶCCと、比較的低い電位、例えば０Ｖの電
位ＶEE1 とが与えられている。詳しくは、Ｐチャネルト
ランジスタ１及びＮチャネルトランジスタ２のゲートが
入力端子ＩＮに共通に接続されている。そしてＰチャネ
ルトランジスタ１及びＮチャネルトランジスタ２のソー
スには、それぞれ電位ＶCC及び電位ＶEE1 を与える電位
点５０，５２が接続されている。
【００１６】Ｐチャネルトランジスタ３ａのゲートは、
Ｐチャネルトランジスタ１及びＮチャネルトランジスタ
２のドレインに共通して接続されている。またＰチャネ
ルトランジスタ３ａのドレインには抵抗４を介して、電
位ＶEE1 よりも低い、例えば−５Ｖの電位ＶEE2 を与え
る電位点５３が接続されている。またＰチャネルトラン
ジスタ３ａのソースには電位点５０が接続されている。
【００１７】ＣＭＯＳ回路８においては、Ｐチャネルト
ランジスタ５及びＮチャネルトランジスタ６のゲートが
Ｐチャネルトランジスタ３ａのドレインに共通に接続さ
れており、それぞれのソースには電位点５０，５３が接
続されている。
【００１８】そして出力端子ＯＵＴはＰチャネルトラン
ジスタ５及びＮチャネルトランジスタ６のドレインに共
通して接続されている。
【００１９】このように構成されたＣＭＯＳ入力回路１
００の動作について説明する。入力端子ＩＮに与えられ
る信号が論理値“Ｈ”に対応して電位ＶCCを採る場合、
Ｐチャネルトランジスタ１及びＮチャネルトランジスタ
２がそれぞれオフ、オンするので、ＣＭＯＳ回路７は電
位ＶEE1 を出力する。即ちＰチャネルトランジスタ３ａ
のゲートには電位ＶEE1 が与えられる。このためＰチャ
ネルトランジスタ３ａはオンし、そのドレインには電位
ＶCCが与えられることになる。
【００２０】よってＣＭＯＳ回路８は、Ｐチャネルトラ
ンジスタ５及びＮチャネルトランジスタ６がそれぞれオ
フ、オンするので、出力端子ＯＵＴには電位ＶEE2 が与
えられる。
【００２１】一方、入力端子ＩＮに与えられる信号が論
理値“Ｌ”に対応して電位ＶEE1 を採る場合、Ｐチャネ
ルトランジスタ１及びＮチャネルトランジスタ２がそれ
ぞれオン、オフするのでＣＭＯＳ回路７は電位ＶCCを出
力する。即ちＰチャネルトランジスタ３ａのゲートには
電位ＶCCが与えられる。このためＰチャネルトランジス
タ３ａはオフし、そのドレインには抵抗４を介して電位
ＶEE2 が与えられることになる。
【００２２】よってＣＭＯＳ回路８は、Ｐチャネルトラ
ンジスタ５及びＮチャネルトランジスタ６がそれぞれオ
ン、オフするので、出力端子ＯＵＴには電位ＶCCが与え
られる。
【００２３】結局、ＣＭＯＳ入力回路１００は入力端子
ＩＮに与えられた論理を反転して出力端子ＯＵＴに与え
るインバータとして機能し、しかもその論理に対応する
電位の一方を変換する機能をも併せ備える。つまり入力
端子ＩＮにおいて論理“Ｈ”，“Ｌ”に対応する電位は
それぞれ電位ＶCC，ＶEE1 であるが、出力端子ＯＵＴに
おいて論理“Ｈ”，“Ｌ”に対応する電位はそれぞれ電
位ＶCC，ＶEE2 である。
【００２４】（Ａ−２）前段階思想の問題点 このような構成をとるＣＭＯＳ入力回路１００は、従来
の技術において招来していた問題点を解決しているよう
に見える。しかし、このままではその動作が遅くなり、
高速動作が要求されるＣＭＯＳ回路においては不適当と
なるという、新たな問題点を招来することになる。
【００２５】既述のようにＰチャネルトランジスタ３ａ
がオフする際には、最終的には抵抗４を介してそのドレ
インに電位ＶEE2 が与えられることになる。しかし、Ｐ
チャネルトランジスタ３ａのドレインにはＣＭＯＳ回路
８の備えるＰチャネルトランジスタ５及びＮチャネルト
ランジスタ６の両方のゲートが共通に接続されている。
このためＣＭＯＳ回路８に入力する電位は、２つのトラ
ンジスタのゲート容量と抵抗４とで定まる時定数によっ
て低下してゆくことになり、電位ＶEE2 へと向かう出力
の電位の遷移は急峻ではなくなってしまう。ＣＭＯＳ回
路８の出力は直接に出力端子ＯＵＴに与えられるので、
この電位の遷移の遅延は結局ＣＭＯＳ入力回路１００の
動作の遅延を招来することになる。
【００２６】この発明は、同一論理に対応する電位の変
換という前段階思想の効果を保ちつつ、その動作を高速
にするものである。
【００２７】Ｂ．一方の論理に対応する電位の変換を行
う実施例： （Ｂ−１）第１実施例：図２は、この発明の第１実施例
にかかるＣＭＯＳ入力回路１０１の構成を示す回路図で
ある。前段階思想にかかるＣＭＯＳ入力回路１００と同
様にしてＣＭＯＳ回路７には電位ＶCC，ＶEE1 が与えら
れており、その出力はＰチャネルトランジスタ３ａのゲ
ートに与えられている。またＣＭＯＳ入力回路１００と
同様にして、Ｐチャネルトランジスタ３ａのドレインに
は抵抗４を介して電位点５３が接続されている。
【００２８】しかし、ＣＭＯＳ入力回路１００とは異な
り、Ｐチャネルトランジスタ５及びＮチャネルトランジ
スタ６のゲートは共通に接続されてはいない。Ｎチャネ
ルトランジスタ６のゲートはＣＭＯＳ入力回路１００と
同様にＰチャネルトランジスタ３ａのドレインと共に抵
抗４を介して電位点５３に接続されているものの、Ｐチ
ャネルトランジスタ５のゲートは入力端子ＩＮに接続さ
れている。即ち、この発明の第１実施例たるＣＭＯＳ入
力回路１０１は、Ｐチャネルトランジスタ５のゲートの
接続される箇所が異なるという点で前段階思想の具体例
たるＣＭＯＳ入力回路１００と異なっている。
【００２９】このように構成されたＣＭＯＳ入力回路１
０１の動作について説明する。入力端子ＩＮに与えられ
る信号が論理値“Ｈ”に対応して電位ＶCCを採る場合に
は、Ｐチャネルトランジスタ３ａはオンし、そのドレイ
ンには電位ＶCCが与えられることになる。よってＮチャ
ネルトランジスタ６はオンする。一方、Ｐチャネルトラ
ンジスタ５は、そのゲートが入力端子ＩＮに接続されて
おり、電位ＶCCが与えられるのでオフする。よって出力
端子ＯＵＴには電位ＶEE2 が与えられる。
【００３０】一方、入力端子ＩＮに与えられる信号が論
理値“Ｌ”に対応して電位ＶEE1 を採る場合、Ｐチャネ
ルトランジスタ３ａはオフする。この時、Ｐチャネルト
ランジスタ５はそのゲートに電位ＶEE1 が与えられるの
でオンする。通常、入力端子ＩＮに信号を与える回路の
駆動能力は大きいのでこのスイッチングは迅速に行われ
る。一方、抵抗４を介してＮチャネルトランジスタ６の
ゲートの電位が電位ＶEE2 へ向かって低下し始める。こ
の電位の低下に関する時定数は、ＣＭＯＳ入力回路１０
０の場合と比較してＰチャネルトランジスタ５のゲート
における容量が関与しない分小さくなる。つまりＮチャ
ネルトランジスタ６のゲートの電位の低下は迅速にな
る。
【００３１】このため、Ｎチャネルトランジスタ６は、
ＣＭＯＳ入力回路１００の場合と比較して早めにオフす
る。よって出力端子ＯＵＴの電位が電位ＶCCに達するの
に必要な時間は短くなる。
【００３２】以上のように動作するため、ＣＭＯＳ入力
回路１０１はＣＭＯＳ入力回路１００と同様、同一の論
理に対応する電位の一方を変換する機能を備える一方、
更にその動作を高速に行うことができる。
【００３３】図３及び図４は第１実施例の効果を示すシ
ミュレーショングラフである。図３は図１に示された前
段階思想にかかるＣＭＯＳ入力回路１００の動作を示
し、図４は第１実施例にかかるＣＭＯＳ入力回路１０１
の動作を示す。シミュレーションにおいては全てのゲー
ト幅を５０μｍに同一にし、抵抗４を１００ｋΩ、電位
ＶCC，ＶEE1 ，ＶEE2 をそれぞれ５Ｖ，０Ｖ，−５Ｖと
設定した。即ち、Ｐチャネルトランジスタ３ａがオンし
た場合には抵抗４には１００μＡが流れるように設定さ
れている。また入力端子ＩＮには０Ｖまたは５Ｖの値を
とる矩形波が２００ｎｓ周期で入力するものとしてい
る。具体的には時刻０ｎｓで５Ｖから０Ｖへと立ち下が
り、時刻１００ｎｓで５Ｖから０Ｖへと立ち上がり、時
刻２００ｎｓで０Ｖから５Ｖへと立ち下がる矩形波を設
定しているが、グラフが複雑になるのを回避するために
図示していない。
【００３４】いずれのグラフも実線は出力端子ＯＵＴに
おける電位の、破線はＮチャネルトランジスタ６のゲー
トにおける電位の、それぞれ波形を示している。ＣＭＯ
Ｓ入力回路１００の出力端子ＯＵＴの電位が遷移するの
に要する時間（以下「遷移時間」という）が約７３ｎｓ
であるのに対し、ＣＭＯＳ入力回路１０１の遷移時間は
約３７ｎｓと改善されていることがわかる。このような
遷移時間の改善は、破線で示されるＮチャネルトランジ
スタ６のゲートにおける電位の低下が急峻になったこと
に起因すると考えられる。抵抗４を介して電位点５３に
接続されるゲート容量が小さくなったためである。この
ように短い遷移時間を得られるため、ＣＭＯＳ入力回路
１０１は２０ＭＨｚの信号にも対応することができる。
【００３５】（Ｂ−２）第１実施例の変形：（Ｂ−１）
において示されたシミュレーションは、全てのトランジ
スタのゲート幅を５０μｍに統一した場合に関するもの
であった。しかし、Ｐチャネルトランジスタ５及びＮチ
ャネルトランジスタ６のゲート幅を調整することによっ
て、ＣＭＯＳ入力回路１０１の遷移時間を更に改善する
ことができる。
【００３６】図５は、図４に示されたシミュレーション
において他の条件を同一にし、Ｐチャネルトランジスタ
５のゲート幅を１０倍の５００μｍにし、Ｎチャネルト
ランジスタ６のゲート幅を０．４倍の２０μｍとしてシ
ミュレーションを行った結果を示すグラフである。この
場合の遷移時間は約１７ｎｓであり、図４に示された場
合よりも更に遷移時間が短縮されている。
【００３７】この発明と前段階思想との効果の相違はこ
のようにトランジスタサイズを調整した場合に顕著に現
れる。図６は図３に示されたシミュレーションにおいて
他の条件を同一にし、Ｐチャネルトランジスタ５のゲー
ト幅を１０倍の５００μｍにし、Ｎチャネルトランジス
タ６のゲート幅を０．４倍の２０μｍとしてシミュレー
ションを行った結果を示すグラフである。この場合には
出力端子ＯＵＴの電位は５Ｖまで上昇しきれず、遷移時
間は１００ｎｓ以上となり、図３に示された場合（遷移
時間７３ｎｓ）と比較して遷移時間が劣化してしまうこ
とがわかる。
【００３８】同様のトランジスタサイズの調整を行った
にもかかわらず、この発明ではより改善され、前段階思
想では却って劣化する原因はトランジスタのゲート容量
にあると考えられる。
【００３９】ＣＭＯＳ入力回路１０１（この発明）では
Ｐチャネルトランジスタ５のゲート容量が電位点５３に
よって行われる電位の低下の時定数に関与しないのに対
し、ＣＭＯＳ入力回路１００（前段階思想）ではＰチャ
ネルトランジスタ５のゲート容量がこの時定数に関与す
る。このためＰチャネルトランジスタ５のゲート幅を大
きくし、そのゲート容量を増大させると、ＣＭＯＳ入力
回路１００の動作は遅くなる。
【００４０】次に、この発明においてトランジスタサイ
ズを調整することで遷移時間が一層短くなる理由につい
て説明する。図７は、図４に示されたシミュレーション
において他の条件を同一にし、Ｎチャネルトランジスタ
６のゲート幅のみを０．４倍の２０μｍとしてシミュレ
ーションを行った結果を示すグラフである。この場合の
遷移時間は約２２ｎｓであり、図５に示された場合の遷
移時間（１７ｎｓ）には及ばないものの、図４に示され
た場合の遷移時間（３７ｎｓ）よりも短縮されている。
即ち、Ｎチャネルトランジスタ６のゲート幅のみを小さ
くしても遷移時間の改善は可能である。Ｎチャネルトラ
ンジスタ６のゲート容量が低下し、これと抵抗４との積
で決定される時定数が小さくなり、Ｎチャネルトランジ
スタ６がオフするタイミングが早くなったために遷移時
間が短縮されたと考えられる。
【００４１】一方、Ｎチャネルトランジスタ５のゲート
幅のみを大きくしても遷移時間の改善は可能である。図
８及び図９は、図４に示されたシミュレーションにおい
て他の条件を同一にし、Ｐチャネルトランジスタ５のゲ
ート幅のみをそれぞれ２倍の１００μｍ、１０倍の５０
０μｍとしてシミュレーションを行った結果を示すグラ
フである。これらの場合の遷移時間はそれぞれ約３５ｎ
ｓ，約２８ｎｓであり、図５に示された場合の遷移時間
（１７ｎｓ）には及ばないものの、図４に示された場合
の遷移時間（３７ｎｓ）よりも短縮されている。即ち、
Ｐチャネルトランジスタ５のゲート幅のみを大きくして
も遷移時間の改善は可能である。これはＰチャネルトラ
ンジスタ５のゲート容量は直接には遷移時間には関与し
ないものの、そのオン抵抗によって遷移時間の短縮を招
来するためと考えられる。
【００４２】図１０は出力端子ＯＵＴ近傍を等価的に示
した回路図である。ＣＭＯＳ入力回路１００，１０１の
いずれに対しても、出力端子ＯＵＴ近傍は等価的に、電
位点５０と出力端子ＯＵＴの間に接続されるＰチャネル
トランジスタ５のソース・ドレイン間の抵抗Ｒ5 と、電
位点５３と出力端子ＯＵＴの間に接続されるＮチャネル
トランジスタ６のソース・ドレイン間の抵抗Ｒ6 とで表
される。
【００４３】これらの抵抗Ｒ5 ，Ｒ6 は、それぞれが代
表するトランジスタの状態によってその大きさが様々な
値をとる可変抵抗として表現される。Ｎチャネルトラン
ジスタ６のゲートの電位は、抵抗４とＮチャネルトラン
ジスタ６のゲート容量とで決定する時定数によって徐々
に低下するので、入力端子ＩＮに与えられた信号の電位
が電位ＶCCから電位ＶEE1 に遷移した直後では、抵抗Ｒ
6 の値はまだＮチャネルトランジスタ６のオン抵抗程度
の小さな値をとっている。
【００４４】一方、Ｐチャネルトランジスタ５は、その
ゲートが入力端子ＩＮに接続されているので、入力端子
ＩＮに与えられた信号の電位が電位ＶCCから電位ＶEE1
に遷移すると、Ｐチャネルトランジスタ５は直ちにオン
する。このため、抵抗Ｒ5 の値はＰチャネルトランジス
タ５のオン抵抗の値まで急激に低下する。
【００４５】従って、入力端子ＩＮに与えられた信号の
電位が電位ＶCCから電位ＶEE1 に遷移した直後において
はＰチャネルトランジスタ５とＮチャネルトランジスタ
６に貫通電流が流れる。このため、抵抗Ｒ5 の値が小さ
いほど抵抗Ｒ5 における電圧降下が小さく、出力端子Ｏ
ＵＴの電位は速やかに電位点５０が与える電位ＶCCを目
指して上昇する。ここで、Ｐチャネルトランジスタ５の
ゲート幅を大きくすることによりそのオン抵抗が小さく
なるので、図１０に示した抵抗Ｒ5 の値をも小さくする
ことができる。
【００４６】この後、Ｎチャネルトランジスタ６は、そ
のゲート電位が低下し、オフするので抵抗Ｒ6 の値が非
常に大きくなって遷移時間経過後、出力端子ＯＵＴの電
位が電位ＶCCに至る。しかし、Ｐチャネルトランジスタ
５のゲート幅を大きくすることにより、入力端子ＩＮに
与えられた信号の電位が電位ＶCCから電位ＶEE1 に遷移
した直後における出力端子ＯＵＴの電位を高めることが
できるので、遷移時間を短縮させることができる。
【００４７】このように、入力端子ＩＮに接続されるゲ
ートを有するトランジスタのゲート幅を大きく、抵抗を
介して電位点に接続されるゲートを有するトランジスタ
のゲート幅を小さくすることで、この発明の第１実施例
の効果を一層高めることができる。
【００４８】（Ｂ−３）第２実施例：図１１はこの発明
の第２実施例にかかるＣＭＯＳ入力回路１０２の構成を
示す回路図である。ＣＭＯＳ入力回路１０２は、この発
明の第１実施例にかかるＣＭＯＳ入力回路１０１の抵抗
４を電流源４０に置換した構成をとっている。このよう
な構成をとることによっても、前段階思想にかかるＣＭ
ＯＳ入力回路１００と比較して遷移時間の短縮を実現す
ることができる。
【００４９】図１２は、ＣＭＯＳ入力回路１０２の動作
のシミュレーションを示すグラフである。電流源４０に
流れる電流を、ＣＭＯＳ入力回路１０１においてＰチャ
ネルトランジスタ３ａがオンした場合（但しオン抵抗を
無視する）に抵抗４に流れる電流値１００μＡに等しく
設定し、他の条件を同一にして図４に示されたシミュレ
ーションと同様のシミュレーションを行った結果を示
す。
【００５０】このようなシミュレーションに対応する回
路として図１３のような構成を持つＣＭＯＳ入力回路１
０２ａを例示できる。ここで電流源４０は、Ｎチャネル
トランジスタ４２，４３及び抵抗４１からなるカレント
ミラー回路を構成している。抵抗４１の抵抗値は抵抗４
の抵抗値と等しく、電位点５０とＮチャネルトランジス
タ４２のドレイン及びゲート、並びにＮチャネルトラン
ジスタ４３のゲートに共通して接続されている。Ｎチャ
ネルトランジスタ４２，４３のソースは共通して電位点
５３に接続され、Ｎチャネルトランジスタ４３のドレイ
ンはＰチャネルトランジスタ３ａのドレイン及びＮチャ
ネルトランジスタ６のゲートに共通して接続されてい
る。
【００５１】図１２に示されたシミュレーションの場合
の遷移時間は約１５ｎｓであり、図４に示された場合よ
りも更に遷移時間が短縮されている。これは、Ｎチャネ
ルトランジスタ６のゲートから電位点５３に流れる電
流、即ちＮチャネルトランジスタ６のゲート容量に蓄積
された正の電荷を引き抜く電流が、ＣＭＯＳ入力回路１
０１においては抵抗４を介して流れるので徐々に低下す
るのに対し、ＣＭＯＳ入力回路１０２においては電流源
４０によって流されるので一定の電流値を保ち続けるこ
とに起因する。以下、これを半定量的に説明する。
【００５２】Ｎチャネルトランジスタ６のゲート容量を
０．１４ｐＦとすると、ＣＭＯＳ入力回路１０１におい
てＣＭＯＳ回路７の動作が理想的であれば、時刻１００
ｎｓから、
【００５３】
【数１】
【００５４】だけ経過してＮチャネルトランジスタ６の
ゲートの電位が０Ｖに達する。一方、ＣＭＯＳ入力回路
１０２においては、引き抜くべき電荷量をＱとして時刻
１００ｎｓから、
【００５５】
【数２】
【００５６】だけ経過してＮチャネルトランジスタ６の
ゲートの電位が０Ｖに達する。
【００５７】実際には他の要因も関係するが、上記の数
１、数２からも理解できるように、電流源４０を用い、
一定の電流値を以てＮチャネルトランジスタ６のゲート
に蓄えられた電荷を引き抜くことで一層の高速動作を図
ることができる。
【００５８】（Ｂ−４）第３実施例：図１４はこの発明
の第３実施例にかかるＣＭＯＳ入力回路１０３の構成を
示す回路図である。ＣＭＯＳ回路７には電位ＶCC及びＶ
EE1 が与えられている。詳しくは、Ｐチャネルトランジ
スタ１及びＮチャネルトランジスタ２のゲートが入力端
子ＩＮに共通に接続されている。そしてＰチャネルトラ
ンジスタ１及びＮチャネルトランジスタ２のソースに
は、それぞれ電位点５０，５２が接続されている。
【００５９】Ｎチャネルトランジスタ３ｂのゲートは、
Ｐチャネルトランジスタ１及びＮチャネルトランジスタ
２のドレインに共通して接続されている。またそのドレ
インには抵抗４を介して電位点５０が接続されている。
またそのソースには電位点５３が接続されている。
【００６０】Ｐチャネルトランジスタ５のゲートはＮチ
ャネルトランジスタ３ｂのドレイン及び抵抗４に共通し
て接続され、そのソースは電位点５０に接続されてい
る。また、Ｎチャネルトランジスタ６のソースは電位点
５３に接続され、そのドレインはＰチャネルトランジス
タ５のドレインと共に出力端子ＯＵＴに共通して接続さ
れている。そしてＮチャネルトランジスタ６のゲートが
入力端子ＩＮに接続されている。
【００６１】このように構成されたＣＭＯＳ入力回路１
０３の動作について説明する。入力端子ＩＮに与えられ
る信号が論理値“Ｌ”に対応して電位ＶEE1 を採る場合
には、Ｎチャネルトランジスタ３ｂはオンし、そのドレ
インには電位ＶEE2 が与えられることになる。よってＰ
チャネルトランジスタ５はオンする。一方、Ｎチャネル
トランジスタ６は、そのゲートが入力端子ＩＮに接続さ
れており、電位ＶEE1が与えられるのでオフする。よっ
て出力端子ＯＵＴには電位ＶCCが与えられる。
【００６２】一方、入力端子ＩＮに与えられる信号が論
理値“Ｈ”に対応して電位ＶCCを採る場合、Ｎチャネル
トランジスタ３ｂはオフする。この時、Ｎチャネルトラ
ンジスタ６はそのゲートに電位ＶCCが与えられるのでオ
ンする。通常、入力端子ＩＮに信号を与える回路の駆動
能力は大きいのでこのスイッチングは迅速に行われる。
一方、抵抗４を介してＰチャネルトランジスタ５のゲー
トの電位が電位ＶCCへ向かって上昇し始める。この電位
の上昇に関する時定数は、ＣＭＯＳ入力回路１０１の場
合と類似してＮチャネルトランジスタ６のゲート容量が
関与しない分小さくなる。つまりＰチャネルトランジス
タ５のゲートの電位の上昇はＣＭＯＳ入力回路１０１と
同様に迅速になる。
【００６３】以上のように動作するため、第３実施例も
第１実施例と同様にして、同一の論理に対応する電位の
一方を変換する機能を備え、しかもその動作を高速に行
うことができる。但し、第１実施例は入力端子ＩＮの電
位が論理“Ｈ”から論理“Ｌ”に遷移する場合の高速化
を実現するものであったが、この第３実施例は入力端子
ＩＮの電位が論理“Ｌ”から論理“Ｈ”に遷移する場合
の高速化を実現するものである。
【００６４】なお、もちろんのこと、ＣＭＯＳ入力回路
１０２と類似して、ＣＭＯＳ入力回路１０３における抵
抗４を電流源に置換して更に高速化を図ることもでき
る。
【００６５】（Ｂ−５）第４実施例：（Ｂ−１）乃至
（Ｂ−４）においては、論理“Ｌ”を異なる電位に変換
するＣＭＯＳ入力回路について説明した。しかし、この
発明は論理“Ｈ”を異なる電位に変換する場合にも容易
に適用することができるのは明白である。
【００６６】図１５は、そのような場合にこの発明を適
用したＣＭＯＳ入力回路１０４の構成を示す回路図であ
る。ここでは論理“Ｈ”に対応する電位を電位ＶCC1 か
ら電位ＶCC2 へと変換させるため、電位ＶCC1 ，ＶCC2
をそれぞれ与える電位点５１，５４を設けている。例え
ばこれらの電位はそれぞれ５Ｖ，３Ｖを採る。
【００６７】ＣＭＯＳ回路７には電位ＶCC1 ，ＶEE1 が
与えられ、その出力はＮチャネルトランジスタ３ｂのゲ
ートに与えられる。Ｎチャネルトランジスタ３ｂのソー
スは電位点５２に接続され、ドレインは抵抗４を介して
電位点５４に接続されている。Ｐチャネルトランジスタ
５及びＮチャネルトランジスタ６のそれぞれのソースは
電位点５４，５２に接続され、それぞれのドレインは共
通して出力端子ＯＵＴに接続されている。Ｐチャネルト
ランジスタ５のゲートはＮチャネルトランジスタ３ｂの
ドレインに接続され、Ｎチャネルトランジスタ６のゲー
トは入力端子ＩＮに接続されている。
【００６８】以上のように構成されているので、ＣＭＯ
Ｓ入力回路１０４は変換されるべき電位に対応する論理
へと遷移する信号（ここでは“Ｌ”から“Ｈ”への遷
移）が入力端子ＩＮに与えられた場合に、前段階思想と
比較して迅速な動作を得ることができる。この意味でＣ
ＭＯＳ入力回路１０４はＣＭＯＳ入力回路１０１と類似
している。
【００６９】図１６は、ＣＭＯＳ入力回路１０５の構成
を示す回路図である。ＣＭＯＳ入力回路１０５は、変換
されるべき電位に対応する論理からこれと異なる論理へ
と遷移する信号（ここでは“Ｈ”から“Ｌ”への遷移）
が入力端子ＩＮに与えられた場合に迅速な動作を得るこ
とができる、という点でＣＭＯＳ入力回路１０３と類似
している。
【００７０】ＣＭＯＳ回路７には電位ＶCC1 ，ＶEE1 が
与えられ、その出力はＰチャネルトランジスタ３ａのゲ
ートに与えられる。Ｐチャネルトランジスタ３ａのソー
スは電位点５４に接続され、ドレインは抵抗４を介して
電位点５２に接続されている。Ｐチャネルトランジスタ
５及びＮチャネルトランジスタ６のそれぞれのソースは
電位点５４，５２に接続され、それぞれのドレインは共
通して出力端子ＯＵＴに接続されている。Ｎチャネルト
ランジスタ６のゲートはＰチャネルトランジスタ３ａの
ドレインに接続され、Ｐチャネルトランジスタ５のゲー
トは入力端子ＩＮに接続されている。
【００７１】つまり、ＣＭＯＳ入力回路１０５のＣＭＯ
Ｓ入力回路１０３に対する関係は、ＣＭＯＳ入力回路１
０４のＣＭＯＳ入力回路１０１に対する関係と同じであ
る。
【００７２】もちろん、ＣＭＯＳ入力回路１０４，１０
５においてもＣＭＯＳ入力回路１０２のように、抵抗４
の代わりに電流源を用いることもできる。
【００７３】Ｃ．両方の論理に対応する電位の変換を行
う実施例：第１乃至第４実施例においては、２値論理の
うち、対応する電位が変換される論理は一方のみであっ
たが、この発明によれば“Ｈ”、“Ｌ”のいずれの論理
をも異なる電位に変換することも可能である。
【００７４】（Ｃ−１）第５実施例：図１７は、この発
明の第５実施例にかかるＣＭＯＳ入力回路１０６の構成
を示す回路図である。ＣＭＯＳ回路７には、入力端子Ｉ
Ｎに入力する信号の論理“Ｈ”，“Ｌ”のそれぞれに対
応する電位ＶCC1 （例えば５Ｖ）及び電位ＶEE1 （−５
Ｖ）が与えられている。詳しくは、Ｐチャネルトランジ
スタ１及びＮチャネルトランジスタ２のゲートが入力端
子ＩＮに共通に接続されている。そしてＰチャネルトラ
ンジスタ１及びＮチャネルトランジスタ２のソースに
は、それぞれ電位ＶCC1 を与える電位点５１、電位Ｖ
EE1 を与える電位点５２が接続されている。
【００７５】Ｐチャネルトランジスタ３ａのゲートは、
Ｐチャネルトランジスタ１及びＮチャネルトランジスタ
２のドレインに共通して接続されている。またＰチャネ
ルトランジスタ３ａのドレインには抵抗４を介して電位
点５３が接続されている。またそのソースには電位点５
１が接続されている。
【００７６】Ｎチャネルトランジスタ６のゲートはＰチ
ャネルトランジスタ３ａのドレイン及び抵抗４に共通し
て接続され、そのソースは電位点５３に接続されてい
る。また、Ｐチャネルトランジスタ５のソースは電位点
５４に接続され、そのドレインはＮチャネルトランジス
タ６のドレインと共に出力端子ＯＵＴに共通して接続さ
れている。そしてＰチャネルトランジスタ５のゲートが
入力端子ＩＮに接続されている。
【００７７】電位点５３，５４はそれぞれ電位ＶCC2 ，
ＶEE2 を与える。電位ＶCC2 ，ＶEE2 は例えばそれぞれ
３Ｖ，−３Ｖに設定され、それぞれ出力端子ＯＵＴに与
えられる信号の論理“Ｈ”，“Ｌ”に対応する。以下、
同一の論理に対して異なる電位へ変換する動作について
説明する。
【００７８】入力端子ＩＮに与えられる信号が論理値
“Ｈ”に対応して電位ＶCC1 を採る場合、Ｐチャネルト
ランジスタ３ａは、そのゲートに電位ＶEE1 が与えられ
るのでオンする。この時、Ｎチャネルトランジスタ６は
そのゲートに電位ＶCC1 が与えられるのでオンする。一
方Ｐチャネルトランジスタ５は、そのゲートに入力端子
ＩＮと等しい電位ＶCC1 が与えられるので、オフする。
よって出力端子ＯＵＴには電位ＶEE2 が与えられる。従
って、入力端子ＩＮに与えられる信号が論理値“Ｈ”に
対応して電位ＶCC1 を採る場合、出力端子ＯＵＴに与え
られる信号が論理値“Ｌ”に対応して電位ＶEE2 をと
る。
【００７９】入力端子ＩＮに与えられる信号が論理値
“Ｌ”に対応して電位ＶEE1 を採る場合、Ｐチャネルト
ランジスタ３ａは、そのゲートに電位ＶCC1 が与えられ
るのでオフする。Ｎチャネルトランジスタ６は、抵抗４
を介して接続される電位点５３によってそのゲートの電
位が低下するので、オフする。第１乃至第３実施例と同
様にして抵抗４はＰチャネルトランジスタ５のゲートに
は接続されていないのでそのオンからオフへの状態の遷
移は、迅速に行われる。また、Ｐチャネルトランジスタ
５のゲートは入力端子ＩＮに与えられた電位ＶEE1 を受
けてオンするので、このオンへの状態の遷移も迅速に行
われる。よって出力端子ＯＵＴにおいては、論理値
“Ｈ”に対応して電位ＶCC2 が与えられる。
【００８０】以上のように動作するため、第５実施例も
第１乃至第４実施例と同様にして、論理の反転を迅速に
行う機能を有している。さらに、同一の論理に対応する
電位の両方を変換することができる。
【００８１】ここでＰチャネルトランジスタ３ａは、オ
ンした場合にＮチャネルトランジスタ６をオンさせれば
よいので、そのソースには必ずしも電位ＶCC1 を与える
必要はない。図１８はＣＭＯＳ入力回路１０７の構成を
示す回路図である。ＣＭＯＳ入力回路１０６と異なるの
は、Ｐチャネルトランジスタ３ａのソースが電位点５４
に接続されていることのみである。このように、Ｐチャ
ネルトランジスタ３ａのソースに電位ＶCC2 が与えられ
た場合でも、Ｐチャネルトランジスタ３ａがオンするこ
とにより、Ｎチャネルトランジスタ６がオンし、ＣＭＯ
Ｓ入力回路１０６と同様の効果を得ることができる。ま
た、第２実施例と類似して抵抗４を電流源に置換しても
よい。
【００８２】（Ｃ−２）第６実施例：第５実施例では、
入力端子ＩＮに与えられる信号が“Ｈ”から“Ｌ”へ遷
移する場合の動作速度を改善するものであったが、第３
実施例と同様に、この逆の場合にこの発明を適用するこ
ともできる。
【００８３】図１９はこの発明の第６実施例にかかるＣ
ＭＯＳ入力回路１０８の構成を示す回路図である。Ｎチ
ャネルトランジスタ３ｂのゲートは、Ｐチャネルトラン
ジスタ１及びＮチャネルトランジスタ２のドレインに共
通して接続されている。またＮチャネルトランジスタ３
ｂのドレインには抵抗４を介して電位点５４が接続され
ている。またそのソースには電位点５２が接続されてい
る。
【００８４】Ｐチャネルトランジスタ５のゲートはＮチ
ャネルトランジスタ３ｂのドレイン及び抵抗４に共通し
て接続され、そのソースは電位点５４に接続されてい
る。また、Ｎチャネルトランジスタ６のソースは電位点
５３に接続され、そのドレインはＰチャネルトランジス
タ５のドレインと共に出力端子ＯＵＴに共通して接続さ
れている。そしてＮチャネルトランジスタ６のゲートが
入力端子ＩＮに接続されている。
【００８５】このように、ＣＭＯＳ入力回路１０８のＣ
ＭＯＳ入力回路１０６に対する関係は、ＣＭＯＳ入力回
路１０３のＣＭＯＳ入力回路１０１に対する関係と同一
であるため、第６実施例も第５実施例と同様の効果を得
ることができる。
【００８６】もちろん、ＣＭＯＳ入力回路１０７と類似
して、Ｎチャネルトランジスタ３ｂのソースを電位点５
３に接続してもよい。また、第２実施例と類似して抵抗
４を電流源に置換してもよい。
【００８７】Ｄ．応用例：図２０は、この発明を適用し
たＣＭＯＳ入力回路１０９の構成を示す回路図である。
ＣＭＯＳ入力回路１０９はそれぞれ電位ＶCC1 ，
ＶCC2 ，ＶEE1 ，ＶEE2，ＶEE3 を与える電位点５１，
５４，５２，５３，５５に接続されている。これらの電
位は例えば、それぞれ５Ｖ，３Ｖ，０Ｖ，−３Ｖ，−５
Ｖに設定される。そしてＣＭＯＳ入力回路１０９は、論
理“Ｈ”，“Ｌ”に対して電位５Ｖ，０Ｖがそれぞれ対
応する信号（以下「５Ｖ系信号」という）を、論理
“Ｈ”，“Ｌ”に対して電位３Ｖ，−３Ｖがそれぞれ対
応する信号（以下「３Ｖ系信号」という）へと変換す
る。
【００８８】図２１はＣＭＯＳ入力回路１０９が適用さ
れる回路２００の構成を示すブロック図である。回路２
００においては、３Ｖ系信号を取り扱う回路（以下「３
Ｖ系回路」という）９４と、５Ｖ系信号を取り扱う回路
（以下「５Ｖ系回路」という）９３，９５が混在してい
る。これらの回路９３〜９５に対してマイクロコンピュ
ータ９１が制御命令を与え、またゲートアレイ９２から
所定の信号が与えられている。ここでマイクロコンピュ
ータ９１から与えられる命令や、ゲートアレイ９２から
与えられる信号が５Ｖ系信号であった場合、５Ｖ系回路
９３，９５はこれらの信号をそのまま電位を変換するこ
となく受けることができる。しかし、３Ｖ系回路９４で
は、これらの信号の電位を変換する必要がある。更に
は、５Ｖ系回路９３，９５から伝達される信号の電位を
も変換する必要がある。
【００８９】図２２は、同一の論理であっても、異なる
電位を扱う装置の例を示すブロック図である。回路２０
０ａはコピー機の一部であり、ダイミングジェネレータ
９３ａは信号処理回路９４ａに５Ｖ系信号を与える。信
号処理回路９４ａにはサンプルホールド回路、ゲインコ
ントロールアンプ、黒レベルクランプ回路が備えられて
おり、これらは全て３Ｖ系信号を取り扱う。このような
場合には５Ｖ系信号を３Ｖ系信号に変換するＣＭＯＳ入
力回路１０９が要求される。
【００９０】図２０に戻ってＣＭＯＳ入力回路１０９の
構成と動作を説明する。入力端子ＩＮに与えられる信号
のスパイクに対する保護のため、入力端子ＩＮはダイオ
ードＤ１，Ｄ２を介してそれぞれ電位点５１，５５に接
続されている。そして更に抵抗２０を介してＣＭＯＳ回
路７に接続されている。抵抗２０とＣＭＯＳ回路７との
接続点と電位点５１との間には、ゲートが電位点５２に
接続されることによって常時オンしているＰチャネルト
ランジスタ２１が接続され、プルアップの処理がなされ
ている。
【００９１】ＣＭＯＳ入力回路１０９におけるＣＭＯＳ
回路７は、第５実施例で示されたＣＭＯＳ入力回路１０
７において設けられたものと同じ構成を有しており、Ｎ
チャネルトランジスタ２のソースも第５実施例と同様に
して電位点５２に接続されているものの、Ｐチャネルト
ランジスタ１のソースは電位点５１ではなく電位点５４
に接続されている。このように接続された場合でも、５
Ｖ系信号で論理“Ｈ”に対応する電位５Ｖが両トランジ
スタ１，２のゲートに共通して与えられた場合には、電
位点５４の与える電位３Ｖよりも高いので、Ｐチャネル
トランジスタ１はオフする。その一方、Ｎチャネルトラ
ンジスタ２はオンするので、ＣＭＯＳ入力回路１０９に
おいてもＣＭＯＳ回路７はＣＭＯＳ入力回路１０７にお
いて設けられたものと同じ動作を行うことができる。
【００９２】Ｐチャネルトランジスタ３ａは、ＣＭＯＳ
入力回路１０７と同様にそのゲートがＣＭＯＳ回路７の
両トランジスタ１，２のドレインに共通して接続され、
そのソースが電位点５４に接続される。そしてそのドレ
インにはＮチャネルトランジスタ６のゲートが接続され
ている。しかし、Ｎチャネルトランジスタ６のゲートに
は抵抗４の代わりに電流源４４が接続される。このよう
に抵抗４を電流源４４で置換しても同様の効果が得られ
ることは、第５実施例で述べた通りである。
【００９３】但し、電流源４４はＮチャネルトランジス
タ６のゲートと電位点５５との間に接続されている。こ
れは、電流源４４には必ずしも電位ＶEE2 が与えられな
くとも、Ｎチャネルトランジスタ６をオフさせる際にそ
のゲートから正の電荷を引き抜くことができるためであ
る。Ｎチャネルトランジスタ６がオンする際には、Ｐチ
ャネルトランジスタ３ａがオンしているので、電位点５
５の電位ＶEE3 が動作に影響を与えることはない。
【００９４】なお、ここで電位点５５は、電流源４４を
構成するトランジスタや、後述するトランジスタ６０１
をも含めて、Ｎチャネルトランジスタのバックゲート電
位として電位ＶEE3 を与えている。Ｎチャネルトランジ
スタ６のバックゲート電位も電位ＶEE3 を採るが、ＣＭ
ＯＳ入力回路１０７と同様にＮチャネルトランジスタ６
のソースは電位点５３に接続されて電位ＶEE2 が与えら
れ、電位ＶEE2 よりも電位ＶEE3 の方が低く設定される
ので、Ｎチャネルトランジスタ６の動作に支障はない。
【００９５】Ｐチャネルトランジスタ５のゲートはＣＭ
ＯＳ入力回路１０７と同様、入力端子ＩＮに接続され、
そのドレインはＮチャネルトランジスタ６のドレインに
接続されている。しかし、Ｐチャネルトランジスタ５の
ソースは電位点５１に接続されている。
【００９６】よって、Ｐチャネルトランジスタ５及びＮ
チャネルトランジスタ６のそれぞれのドレインが共通し
て接続される点、即ち、ＣＭＯＳ入力回路１０７におけ
る出力端子ＯＵＴに対応する点においては、論理
“Ｈ”，“Ｌ”にそれぞれ電位ＶCC1 ，ＶEE2 が対応
し、論理“Ｈ”の電位は変換されていない。よって３Ｖ
系信号を得るためには論理“Ｈ”の電位として電位Ｖ
CC2 を対応させる回路を更に設ける必要がある。
【００９７】Ｐチャネルトランジスタ５０１は上記の対
応をさせるために設けられており、そのゲートはＰチャ
ネルトランジスタ５及びＮチャネルトランジスタ６のそ
れぞれのドレインに共通して接続されている。そしてＰ
チャネルトランジスタ５０１のソースは電位点５４に接
続されて電位ＶCC2 が与えられている。またそのドレイ
ンにはＮチャネルトランジスタ６０１のドレインが接続
されており、ここに出力端子ＯＵＴが接続される。そし
てＮチャネルトランジスタ６０１のソースには電位点５
３が接続されて電位ＶEE2 が与えられており、そのゲー
トはＰチャネルトランジスタ５０１のゲートに接続され
ている。
【００９８】このＣＭＯＳ入力回路１０９におけるＣＭ
ＯＳ回路７の動作の説明において述べたように、Ｐチャ
ネルトランジスタ５０１のソースには電位ＶCC2 が与え
られているものの、これは電位ＶCC1 よりも低いので、
両トランジスタ５０１，６０１のゲートに電位ＶCC1 が
与えられた場合にはＮチャネルトランジスタ５０１はオ
フする。また、ここに電位ＶEE2 が与えられた場合は当
然オンするので、結局出力端子ＯＵＴには論理“Ｈ”，
“Ｌ”に対応して電位ＶCC2 ，ＶEE2 が与えられること
になる。
【００９９】ＣＭＯＳ入力回路１０９は以上のように、
まず論理“Ｌ”の電位を変換し、その後論理“Ｈ”の電
位を変換しており、全体として両方の論理の電位を変換
している。
【０１００】なお、Ｎチャネルトランジスタ５０１のバ
ックゲート電位として電位点５１から電位ＶCC1 が与え
られているが、これはソースに与えられる電位ＶCC2 よ
りも高いので、Ｎチャネルトランジスタ５０１の動作に
支障はない。
【０１０１】
【発明の効果】この発明は以上のように構成されている
ので、第２ＭＯＳトランジスタを迅速にオフしつつ、同
一の論理を異なる電位へと変換することができる。
【０１０２】特に、第２の態様では、出力端子の電位が
第５電位へと遷移する初期状態を一層第５電位に近づ
き、また、出力端子の電位が第５電位へと遷移する際の
時定数が小さくなるので、その動作は一層迅速になる。
【０１０３】また、第３の態様では、第２ＭＯＳトラン
ジスタをオフさせる際に、そのゲートに蓄積された電荷
を一定電流で引き抜くので、一層迅速な動作を得ること
ができる。
【図面の簡単な説明】
【図１】前段階思想を示す回路図である。
【図２】この発明の第１実施例を示す回路図である。
【図３】この発明の第１実施例の効果を示すグラフであ
る。
【図４】この発明の第１実施例の効果を示すグラフであ
る。
【図５】この発明の第１実施例の変形の効果を示すグラ
フである。
【図６】この発明の第１実施例の変形の効果を示すグラ
フである。
【図７】この発明の第１実施例の変形の効果を示すグラ
フである。
【図８】この発明の第１実施例の変形の効果を示すグラ
フである。
【図９】この発明の第１実施例の変形の効果を示すグラ
フである。
【図１０】この発明の第１実施例の変形の効果を説明す
る回路図である。
【図１１】この発明の第２実施例を示す回路図である。
【図１２】この発明の第２実施例の効果を示すグラフで
ある。
【図１３】この発明の第２実施例を示す回路図である。
【図１４】この発明の第３実施例を示す回路図である。
【図１５】この発明の第４実施例を示す回路図である。
【図１６】この発明の第４実施例を示す回路図である。
【図１７】この発明の第５実施例を示す回路図である。
【図１８】この発明の第５実施例を示す回路図である。
【図１９】この発明の第６実施例を示す回路図である。
【図２０】この発明の応用例を示す回路図である。
【図２１】この発明の応用例を示すブロック図である。
【図２２】この発明の応用例を示すブロック図である。
【図２３】従来の技術を示す回路図である。
【符号の説明】
３ａ，５ Ｐチャネルトランジスタ ３ｂ，６ Ｎチャネルトランジスタ ４ 抵抗 ７ ＣＭＯＳ回路 ４０，４４ 電流源 ５０〜５５ 電位点 １０１〜１０９，１０２ａ ＣＭＯＳ入力回路 ＩＮ 入力端子 ＯＵＴ 出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図２３は、従来のＣＭＯＳ入力回路７０
の構成を示す回路図である。ＣＭＯＳ入力回路７０はＰ
チャネルトランジスタ７１及びＮチャネルトランジスタ
７２を備え、それぞれには２値論理に対応する電位
ＶCC，ＶEEが与えられる。入力端子ＩＮに与えられた信
号のレベルによって、安定状態においては出力端子ＯＵ
Ｔには電位ＶCC，ＶEEのいずれかが与えられる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】この発明は上記の問題点を解消するために
なされたもので、同一論理に対応する電位を異ならせる
変換が可能で、かつ高速動作が可能なＣＭＯＳ入力回路
を提供することを目的とするものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】一方、Ｐチャネルトランジスタ５のゲート
幅のみを大きくしても遷移時間の改善は可能である。図
８及び図９は、図４に示されたシミュレーションにおい
て他の条件を同一にし、Ｐチャネルトランジスタ５のゲ
ート幅のみをそれぞれ２倍の１００μｍ、１０倍の５０
０μｍとしてシミュレーションを行った結果を示すグラ
フである。これらの場合の遷移時間はそれぞれ約３５ｎ
ｓ，約２８ｎｓであり、図５に示された場合の遷移時間
（１７ｎｓ）には及ばないものの、図４に示された場合
の遷移時間（３７ｎｓ）よりも短縮されている。即ち、
Ｐチャネルトランジスタ５のゲート幅のみを大きくして
も遷移時間の改善は可能である。これはＰチャネルトラ
ンジスタ５のゲート容量は直接には遷移時間には関与し
ないものの、そのオン抵抗によって遷移時間の短縮を招
来するためと考えられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】図２２は、同一の論理であっても、異なる
電位を扱う装置の例を示すブロック図である。回路２０
０ａはコピー機の一部であり、ダイミングジェネレータ
９３ａは信号処理回路９４ａに０〜５Ｖ信号を与える。
信号処理回路９４ａにはサンプルホールド回路、ゲイン
コントロールアンプ、黒レベルクランプ回路が備えられ
ており、これらは全て±５Ｖ信号を取り扱う。このよう
な場合にはＣＭＯＳの耐圧を考慮してＢｉＣＭＯＳ回路
のＣＭＯＳ部の電圧を下げたり、また±５Ｖ信号系でＣ
ＭＯＳをスイッチとして用いる場合には±３Ｖでそのス
イッチを駆動したりする必要があり、ＣＭＯＳ入力回路
１０９の様な回路が要求される。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）互いに相補的な第１及び第２論理
    に対応する入力信号が与えられる入力端子と、 （ｂ）前記入力信号を受け、 前記入力信号が前記第２論理に対応する場合には前記第
    １論理に対応する第１電位をとり、 前記入力信号が前記第１論理に対応する場合には前記第
    ２論理に対応する第２電位をとる、中間信号を出力する
    インバータと、 （ｃ）前記第１論理に対応する第３電位が与えられる第
    １端と、第２端とを有し、 前記中間信号が前記第１論理に対応する場合に前記第１
    及び第２端が絶縁状態となり、 前記中間信号が前記第２論理に対応する場合に前記第１
    及び第２端が導通状態となるスイッチング素子と、 （ｄ）前記入力信号が与えられるゲートと、前記第１論
    理に対応する第４電位が与えられるソースと、ドレイン
    とを有し、 前記入力信号が前記第１論理に対応する場合にオフし、
    前記入力信号が前記第２論理に対応する場合にオンする
    第１ＭＯＳトランジスタと、 （ｅ）前記スイッチング素子の前記第２端に接続された
    ゲートと、前記第２論理に対応する第５電位が与えられ
    るソースと、ドレインとを有し、 前記第３電位が前記ゲートに与えられた場合にオンする
    第２ＭＯＳトランジスタと、 （ｆ）前記第２ＭＯＳトランジスタの前記ゲートに接続
    され、前記第２ＭＯＳトランジスタをオフする方向の電
    流を供給する電流供給回路と、 （ｇ）前記第１及び第２ＭＯＳトランジスタのいずれの
    前記ドレインにも共通して接続された出力端子と、 を備えるＣＭＯＳ入力回路。
  2. 【請求項２】 前記第１ＭＯＳトランジスタのゲート幅
    は、前記第２ＭＯＳトランジスタのゲート幅よりも大き
    い、請求項１記載のＣＭＯＳ入力回路。
  3. 【請求項３】 前記第３電位は前記第１電位及び前記第
    ４電位のいずれか一方と等しい、請求項１記載のＣＭＯ
    Ｓ入力回路。
  4. 【請求項４】 前記電流供給回路は、前記第２ＭＯＳト
    ランジスタの前記ゲートに接続された第１端と、前記第
    ２論理に対応する第６電位が与えられる第２端と、を含
    む抵抗から実質的に構成される、請求項１記載のＣＭＯ
    Ｓ入力回路。
  5. 【請求項５】 前記電流供給回路は、前記第２ＭＯＳト
    ランジスタの前記ゲートに接続された第１端と、前記第
    ２論理に対応する第６電位が与えられる第２端と、を含
    む電流源から実質的に構成される、請求項１記載のＣＭ
    ＯＳ入力回路。
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