JPH0738420A

JPH0738420A - 多値論理回路

Info

Publication number: JPH0738420A
Application number: JP5178866A
Authority: JP
Inventors: Shinji Toyoyama; 愼治豊山; Yasuaki Iwase; 泰章岩瀬; Yasushi Kubota; 靖久保田; Yoji Kanie; 洋二蟹江
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-07-20
Filing date: 1993-07-20
Publication date: 1995-02-07
Anticipated expiration: 2017-01-21
Also published as: JP3248784B2

Abstract

(57)【要約】【目的】消費電力が小さく、動作余裕が大きく、ＭＯ
Ｓトランジスタの製造プロセスを増加させない多値論理
回路を提供する。【構成】各Ｂ回路２１,２２,２３は、入力端子ＩＮ1,
ＩＮ2の電圧が共に供給電圧ＶＨ,ＶＬ間の所定電圧以上
になると供給電圧ＶＬの信号を出力する一方、それ以外
には供給電圧ＶＨの信号を出力する。各Ａ回路２４,２
５,２６は、入力端子ＩＮの電圧が供給電圧ＶＨ,ＶＬと
の間の所定電圧以上になると供給電圧ＶＬの信号を出力
する一方、それ以外には供給電圧ＶＨの信号を出力す
る。その結果、出力信号Ｚの論理レベルは入力信号Ｘ,
Ｙの何れか低い方の論理レベルと一致するＡＮＤ論理が
実現する。その際にＡ回路,Ｂ回路を貫通電流が流れず
消費電力が小さく、出力信号Ｚの論理レベルが電源電圧
に対応して動作余裕が大きく、使用するＭＯＳトランジ
スタの閾値が一つで製造プロセスが増加しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多値論理回路に関
し、特に論理レベルを電圧で表す電圧モード多値論理回
路に関する。

【０００２】

【従来の技術】現在、実用に供されている半導体集積回
路では２値処理が用いられており、このような半導体集
積回路の高性能化を妨げる問題の一つとして、集積度の
上昇に伴う配線量の増加が挙げられる。そこで、このよ
うな問題を直接的に解決する目的で多値集積回路が期待
されている。また、多値符号化によって、高並列性・高
速性を有する演算アルゴリズムを実現しようとする目的
でも多値集積回路の研究がなされている。

【０００３】図７および図９は、夫々ＮＡＮＤ論理回路
およびＮＯＲ論理回路を従来の電圧モード多値論理回路
で構成した回路図である。また、図８および図１０は、
夫々上記ＮＡＮＤ論理回路およびＮＯＲ論理回路の入出
力信号の論理レベルを表す。

【０００４】図７において、１はデプリションＮＭＯＳ
(Ｎ型金属酸化膜半導体)トランジスタ(以下、デプリシ
ョン・トランジスタと略称する)であり、２〜９はエンハ
ンスメントＮＭＯＳトランジスタ（以下、エンハンスメ
ント・トランジスタと略称する)である。表現しようとす
る論理レベルは“０,１,２,３"の４種類であり、夫々
“０(Ｖ)，Ｖdd/３(Ｖ)，２Ｖdd/３(Ｖ)，Ｖdd(Ｖ)"の
電圧を取るように設定される。

【０００５】上記エンハンスメント・トランジスタ３,
４,５の閾値電圧は、論理レベル“０"(＝０(Ｖ))と論理
レベル“１"(＝Ｖdd/３(Ｖ))との間に設定されている。
また、エンハンスメント・トランジスタ２,６,７の閾値
電圧は論理レベル“１"(＝Ｖdd/３(Ｖ))と論理レベル
“２"(＝２Ｖdd/３(Ｖ)）との間に設定されている。ま
た、エンハンスメント・トランジスタ８,９の閾値電圧
は、論理レベル“２"(＝２Ｖdd/３(Ｖ))と論理レベル
“３"(＝Ｖdd(Ｖ))との間に設定されている。

【０００６】その結果、上記エンハンスメント・トラン
ジスタ３は、入力信号Ｘの論理レベルが“１",“２"又
は“３"の際に導通する。また、エンハンスメント・トラ
ンジスタ６は、入力信号Ｘの論理レベルが“２"又は
“３"の際に導通する。また、エンハンスメント・トラン
ジスタ８は、入力信号Ｘの論理レベルが“３"の際に導
通する。同様に、上記エンハンスメント・トランジスタ
４,７,９も、入力信号Ｙの論理レベルに応じて導通す
る。

【０００７】上記構成のＮＡＮＤ論理回路は次のように
動作する。すなわち、上記入力信号Ｘの論理レベルおよ
び入力信号Ｙの論理レベルが共に“３"である場合に
は、エンハンスメント・トランジスタ８,９が同時に導通
して出力信号Ｚの電圧は“０(Ｖ)"となるために出力信
号Ｚの論理レベルは“０"となる。

【０００８】上記入力信号Ｘの論理レベルおよび入力信
号Ｙの論理レベルが“２"又は“３"の何れか一つであっ
て且つ両論理レベルが同時に“３"を取らない場合に
は、エンハンスメント・トランジスタ６,７は同時に導通
するがエンハンスメント・トランジスタ８,９は同時には
導通しない。したがって、出力信号Ｚの電圧は、デプリ
ション・トランジスタ１とエンハンスメント・トランジス
タ５との導通抵抗の比によって約“Ｖdd/３(Ｖ)"とな
り、出力信号Ｚの論理レベルは“１"となる。

【０００９】上記入力信号Ｘの論理レベルおよび入力信
号Ｙの論理レベルが“１",“２"あるいは“３"の何れか
一つであって且つ両論理レベルが同時に“２"以上を取
らない場合には、エンハンスメント・トランジスタ３,４
は同時に導通するがエンハンスメント・トランジスタ６,
７は同時には導通しない。したがって、出力信号Ｚの電
圧は、デプリション・トランジスタ１とエンハンスメン
ト・トランジスタ２との導通抵抗の比によって約“２Ｖd
d/３(Ｖ)"となって、出力信号Ｚの論理レベルは“２"と
なる。

【００１０】上記入力信号Ｘの論理レベルおよび入力信
号Ｙの論理レベルが同時に“１"以上を取らない場合に
は、エンハンスメント・トランジスタ３,４は同時に導通
しない。したがって、出力信号Ｚの電圧は“Ｖdd(Ｖ)"
となって出力信号Ｚの論理レベルは“３"となる。

【００１１】以上の動作結果より、入力信号Ｘ,Ｙと出
力信号Ｚとの関係を論理レベルの表で表すと図８に示す
ようになり、多値ＮＡＮＤ論理が実現されていることが
分かる。

【００１２】図９において、１１はデプリション・トラ
ンジスタであり、１２〜１９はエンハンスメント・トラ
ンジスタである。図７に示すＮＡＮＤ論理回路の場合と
同じ様に、論理レベルは“０,１,２,３"の４種類で、夫
々“０(Ｖ)，Ｖdd/３(Ｖ)，２Ｖdd/３(Ｖ)，Ｖdd(Ｖ)"
の電圧を取るように設定される。

【００１３】上記エンハンスメント・トランジスタ１３,
１４,１５の閾値電圧は論理レベル“０"(＝０(Ｖ))と論
理レベル“１"(＝Ｖdd/３(Ｖ))との間に設定されてい
る。また、エンハンスメント・トランジスタ１２,１６,
１７の閾値電圧は、論理レベル“１"(＝Ｖdd/３(Ｖ))と
論理レベル“２"(＝２Ｖdd/３(Ｖ))との間に設定されて
いる。また、エンハンスメント・トランジスタ１８,１９
の閾値電圧は論理レベル“２"(＝２Ｖdd/３(Ｖ))と論理
レベル“３"(＝Ｖdd(Ｖ))との間に設定されている。

【００１４】その結果、上記エンハンスメント・トラン
ジスタ１３は、入力信号Ｘの論理レベルが“１",“２"
または“３"の際に導通する。また、エンハンスメント・
トランジスタ１６は、入力信号Ｘの論理レベルが“２"
または“３"の際に導通する。また、エンハンスメント・
トランジスタ１８は、入力信号Ｘの論理レベルが“３"
の際に導通する。同様に、上記エンハンスメント・トラ
ンジスタ１４,１７,１９も、入力信号Ｙの論理レベルに
応じて導通する。

【００１５】上記構成のＮＯＲ論理回路は次のように動
作する。すなわち、上記入力信号Ｘの論理レベルあるい
は入力信号Ｙの論理レベルの少なくとも一方が“３"で
ある場合には、エンハンスメント・トランジスタ１８あ
るいはエンハンスメント・トランジスタ１９の少なくと
も一方が導通する。したがって、出力信号Ｚの電圧が
“０(Ｖ)"となって出力信号Ｚの論理レベルは“０"とな
る。

【００１６】上記入力信号Ｘの論理レベルあるいは入力
信号Ｙの論理レベルの何れか一方が“２"であって何れ
か他方が“３"以外である場合には、エンハンスメント・
トランジスタ１６あるいはエンハンスメント・トランジ
スタ１７の少なくとも一方は導通するがエンハンスメン
ト・トランジスタ１８,１９は何れも導通しない。したが
って、出力信号Ｚの電圧は、デプリション・トランジス
タ１１とエンハンスメント・トランジスタ１５との導通
抵抗の比によって約“Ｖdd/３(Ｖ)"となり、出力信号Ｚ
の論理レベルは“１"となる。

【００１７】上記入力信号Ｘの論理レベルあるいは入力
信号Ｙの論理レベルの何れか一方が“１"であって何れ
か他方が“０"または“１"である場合には、エンハンス
メント・トランジスタ１３またはエンハンスメント・トラ
ンジスタ１４の少なくとも一方は導通するがエンハンス
メント・トランジスタ１６,１７は何れも導通しない。し
たがって、出力信号Ｚの電圧は、デプリション・トラン
ジスタ１１とエンハンスメント・トランジスタ１２との
導通抵抗の比によって約“２Ｖdd/３(Ｖ)"となり、出力
信号Ｚの論理レベルは“２"となる。

【００１８】上記入力信号Ｘの論理レベルおよび入力信
号Ｙの論理レベルが共に“０"である場合には、エンハ
ンスメント・トランジスタ１３,１４は何れも導通しな
い。したがって、出力信号Ｚの電圧は“Ｖdd(Ｖ)"とな
って、出力信号Ｚの論理レベルは“３"となる。

【００１９】以上の動作結果より、入力信号Ｘ,Ｙと出
力信号Ｚとの関係を論理レベルの表で表すと図１０に示
すようになり、多値ＮＯＲ論理が実現されていることが
分かる。

【００２０】

【発明が解決しようとする課題】しかしながら、上記従
来の電圧モード多値論理回路で構成したＮＡＮＤ論理回
路およびＮＯＲ論理回路においては以下のような問題が
ある。

【００２１】図７(図９)において、上記エンハンスメン
ト・トランジスタ３,４(１３,１４)が何れも導通せずに
出力信号Ｚの電圧が“Ｖdd(Ｖ)"となる場合を除き、デ
プリション・トランジスタ１(１１)およびエンハンスメ
ント・トランジスタ２〜９(１２〜１９)を介して２つの
電源電圧の間で貫通電流が定常的に流れるために、消費
電力が大きくなるという問題がある。

【００２２】また、上記デプリーション・トランジスタ
１(１１)およびエンハンスメント・トランジスタ２〜９
(１２〜１９)の導通状態における電流は正確には制御不
可能である。そのために、出力信号Ｚの電圧は、論理レ
ベル“０,１,２,３"に対応した正確な電圧“０(Ｖ)，Ｖ
dd/３(Ｖ)，２Ｖdd/３(Ｖ)，Ｖdd(Ｖ)"にはならず、動
作状態によって出力信号Ｚの各論理レベルに対応する電
圧に誤差が生ずる。したがって、上述のようなＮＡＮＤ
論理回路(ＮＯＲ論理回路)を多数組み合わせて形成した
論理回路の動作余裕が小さくなるという問題がある。

【００２３】また、上記エンハンスメント・トランジス
タ２〜９(１２〜１９)の導通による出力信号Ｚの電圧変
化は、入力信号Ｘあるいは入力信号Ｙの論理レベルの上
昇に対して単調減少である。したがって、より複雑な論
理を実現できないという問題がある。

【００２４】また、上記エンハンスメント・トランジス
タ２〜９(１２〜１９)として３種類の閾値電圧を有する
エンハンスメント・トランジスタが必要であるため、Ｍ
ＯＳトランジスタの製造プロセスが増加するという問題
もある。

【００２５】そこで、この発明の目的は、消費電力が小
さく、動作余裕が大きく、複雑な多値論理を実現でき、
ＭＯＳトランジスタの製造プロセスが増加しない多値論
理回路を提供することにある。

【００２６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明の多値論理回路は、入力信号の
論理レベルに応じた論理レベルを３値以上の論理レベル
の一つで表現し,当該論理レベルに対応付けられたレベ
ルの電圧を出力する多値論理回路であって、表現しよう
とする論理レベル数と同数の電源電圧を供給する複数の
電源電圧線と、出力端子と高圧側の電圧供給端子との間
にエンハンスメントＰＭＯＳトランジスタを接続する一
方,上記出力端子と低圧側の電圧供給端子との間にエン
ハンスメントＮＭＯＳトランジスタを接続すると共に,
上記両エンハンスメントＭＯＳトランジスタのゲート電
極には入力端子を接続して成り,上記入力端子に印加さ
れる電圧に応じて上記エンハンスメントＰＭＯＳトラン
ジスタあるいはエンハンスメントＮＭＯＳトランジスタ
の何れか一方を介して上記両電圧供給端子の何れか一方
と上記出力端子とが導通する複数の処理回路を備えて、
上記各処理回路の上記入力端子には上記入力信号が入力
される一方,上記高圧側および低圧側の電圧供給端子の
夫々には上記電源電圧線から供給される互いに異なる電
源電圧が供給されて、各処理回路から出力される上記出
力信号は複数の電源電圧の何れか一つの電圧を呈するよ
うに成したことを特徴としている。

【００２７】また、請求項２に係る発明は、入力信号の
論理レベルに応じた論理レベルを３値以上の論理レベル
の一つで表現し,当該論理レベルに対応付けられたレベ
ルの電圧を出力する多値論理回路であって、表現しよう
とする論理レベル数と同数の電源電圧を供給する複数の
電源電圧線と、出力端子と高圧側の電圧供給端子との間
にエンハンスメントＰＭＯＳトランジスタを接続する一
方,上記出力端子と低圧側の電圧供給端子との間にエン
ハンスメントＮＭＯＳトランジスタを接続すると共に,
上記両エンハンスメントＭＯＳトランジスタのゲート電
極には入力端子を接続して成り,上記入力端子に印加さ
れる電圧に応じて上記エンハンスメントＰＭＯＳトラン
ジスタあるいはエンハンスメントＮＭＯＳトランジスタ
の何れか一方を介して上記両電圧供給端子の何れか一方
と上記出力端子とが導通する複数の処理回路を備えて、
上記各処理回路は、その一群の処理回路における上記入
力端子には上記入力信号が入力される一方,上記高圧側
および低圧側の電圧供給端子の夫々には上記電源電圧線
から供給される互いに異なる電源電圧が入力され、上記
一群とは異なる他の一群の処理回路における上記入力端
子には上記一群に属する処理回路からの出力信号が入力
される一方,上記両電圧供給端子の夫々には上記電源電
圧線から供給される互いに異なる電源電圧が入力され、
上記二つの群とは異なる他の一群の処理回路における上
記入力端子および両電圧供給端子の夫々には上記二つの
群に属する互いに異なる処理回路からの出力信号が入力
されるようにネットワークを形成して、各処理回路から
出力される上記出力信号は複数の電源電圧の何れか一つ
の電圧を呈するように成したことを特徴としている。

【００２８】また、請求項３に係る発明は、請求項１あ
るいは請求項２に係る発明の多値論理回路において、上
記複数の処理回路は、上記エンハンスメントＰＭＯＳト
ランジスタおよびエンハンスメントＮＭＯＳトランジス
タを夫々一つずつ有する第１の処理回路と、並列に接続
された２つの上記エンハンスメントＰＭＯＳトランジス
タおよび直列に接続された２つの上記エンハンスメント
ＮＭＯＳトランジスタを有する第２の処理回路と、直列
に接続された２つの上記エンハンスメントＰＭＯＳトラ
ンジスタおよび並列に接続された２つの上記エンハンス
メントＮＭＯＳトランジスタを有する第３の処理回路か
ら、適宜に選択された処理回路であることを特徴として
いる。

【００２９】

【作用】請求項１に係る発明では、複数の処理回路にお
ける入力端子に入力信号が入力される。そうすると、各
処理回路においては、上記入力端子に印加された電圧に
応じてエンハンスメントＰＭＯＳトランジスタあるいは
エンハンスメントＮＭＯＳトランジスタの何れか一方を
介して高圧側の電圧供給端子または低圧側の電圧供給端
子の何れか一方と出力端子とが導通する。その結果、各
処理回路の上記出力端子からは、この出力端子に導通さ
れた電圧供給端子に電源電圧線を介して供給されている
電源電圧を呈する出力信号が出力される。

【００３０】したがって、上記複数の論理回路における
両電圧供給端子に供給される電源電圧を論理レベルに対
応付けられた適当な電圧に設定することによって、所定
の順序で組み合わされた複数の処理回路における最終の
処理回路の出力端子からは、上記入力信号の論理レベル
に応じた論理レベルに対応付けられた電圧が出力され
る。その際に、上記各両電圧供給端子には３以上のレベ
ル数の電源電圧の中から何れかの電源電圧が選択的に供
給されて、３値以上の多値論理が表現される。

【００３１】請求項２に係る発明では、ネットワークを
形成している複数の処理回路のうちの一群の処理回路に
おける入力端子には入力信号が入力される一方、高圧側
および低圧側の電圧供給端子の夫々には電源電圧線から
の異なる電源電圧が入力される。そうすると、上記一群
の処理回路においては、上記入力端子に印加された電圧
に応じてエンハンスメントＰＭＯＳトランジスタあるい
はエンハンスメントＮＭＯＳトランジスタの何れか一方
を介して高圧側の電圧供給端子または低圧側の電圧供給
端子の何れか一方と出力端子とが導通する。その結果、
当該処理回路の上記出力端子からは、この出力端子に導
通された電圧供給端子に電源電圧線を介して入力されて
いる電源電圧を呈する出力信号が出力される。

【００３２】さらに、上記一群に属する処理回路の出力
端子から出力された出力信号は、上記一群とは異なる他
の一群の処理回路の入力端子に入力される。一方、当該
処理回路の両電圧供給端子の夫々には上記電源電圧線か
らの互いに異なる電源電圧が入力される。そして、上述
と同様にして、入力端子に印加された電圧に応じた電源
電圧の出力信号が出力される。さらに、上記二つの群に
属する互いに異なる処理回路の出力端子から出力された
上記出力信号は、上記二つの群とは異なる他の一群の処
理回路の入力端子および両電圧供給端子の夫々に入力さ
れる。そして、上述と同様にして、入力端子に印加され
た電圧に応じた電源電圧の出力信号が出力される。

【００３３】こうして、最終的に一つの処理回路の上記
出力端子からは、複数の電源電圧の何れか一つの電圧を
呈する出力信号が出力される。その際に、上記各群に属
する処理回路の数や各処理回路の接続順を最適に設定す
ることによって、最終の処理回路からは上記入力信号の
論理レベルに応じた論理レベルに対応付けられたレベル
の電圧が出力される。

【００３４】また、請求項３に係る発明では、上記複数
の処理回路として用いられた第１の処理回路において
は、一つの上記入力端子に印加される電圧に応じて、上
記出力端子からの出力信号の電圧が切り替えられる。さ
らに、第２の処理回路および第３の処理回路において
は、エンハンスメントＰＭＯＳトランジスタとエンハン
スメントＮＭＯＳトランジスタの対別に設けられた２つ
の上記入力端子に印加される電圧の組み合わせに応じ
て、上記出力端子からの出力信号の電圧が切り替えられ
る。こうして、動作の異なる処理回路が組み合わされ
て、より複雑な多値論理が実現される。

【００３５】

【実施例】以下、この発明を図示の実施例により詳細に
説明する。図１はこの発明の多値論理回路における一実
施例としてのＡＮＤ論理回路のブロック図であり、図２
は図１に示すＡＮＤ論理回路における各信号の論理レベ
ルを示す。尚、本実施例におけるエンハンスメントＰＭ
ＯＳトランジスタおよびエンハンスメントＮＭＯＳトラ
ンジスタの閾値電圧は夫々１種類であるとする。

【００３６】図１(a)に示すＡＮＤ論理回路は、Ａ回路
およびＢ回路なる２種類の処理回路を３個ずつ組み合わ
せて、上記各Ｂ回路には入力信号Ｘ,Ｙを入力し、上記
各Ａ回路には何れかのＢ回路からの出力信号を入力する
ように構成されている。論理レベルは“０,１,２,３"の
４種類で、夫々電源電圧“Ｖ0,Ｖ1,Ｖ2,Ｖ3"で表され
る。尚、上記電源電圧“Ｖ0"は０(Ｖ)であり、電源電圧
“Ｖ2,Ｖ3"は夫々電源電圧“Ｖ1"の２倍および３倍の電
圧であるとする。

【００３７】図１(b)は図１(a)におけるＡ回路の具体的
な回路構成を示す。ＶＨおよびＶＬはＡ回路に対する供
給電圧であり、電源電圧“Ｖ0,Ｖ1,Ｖ2,Ｖ3"の何れかの
値に等しい。また、供給電圧ＶＨの方が供給電圧ＶＬよ
り高い電圧になっている。

【００３８】上記Ａ回路は次のように動作する。すなわ
ち、入力端子ＩＮの電圧が供給電圧ＶＨと供給電圧ＶＬ
との間の所定電圧以上になると、エンハンスメントＮＭ
ＯＳトランジスタ２８が導通して、出力端子ＯＵＴの電
圧は供給電圧ＶＬと同じになる。一方、上記所定電圧よ
り低くなると、エンハンスメントＰＭＯＳトランジスタ
２７が導通して、出力端子ＯＵＴの電圧は供給電圧ＶＨ
と同じになる。尚、上記所定電圧は、エンハンスメント
ＰＭＯＳトランジスタ２７およびエンハンスメントＮＭ
ＯＳトランジスタ２８の閾値電圧と供給電圧ＶＨ,ＶＬ
とによって決定される。

【００３９】図１(c)は図１(a)におけるＢ回路の具体的
な回路構成を示す。尚、供給電圧ＶＨおよびＶＬは、Ａ
回路の場合と同様に電源電圧“Ｖ0,Ｖ1,Ｖ2,Ｖ3"の何れ
かの値に等しく、供給電圧ＶＨの方が供給電圧ＶＬより
も高い。

【００４０】上記Ｂ回路は次のように動作する。すなわ
ち、入力端子ＩＮ1の電圧および入力端子ＩＮ2の電圧が
共に供給電圧ＶＨと供給電圧ＶＬとの間の所定電圧以上
になると、エンハンスメントＮＭＯＳトランジスタ３
１,３２が共に導通して、出力端子ＯＵＴの電圧は供給
電圧ＶＬと同じになる。一方、入力端子ＩＮ1の電圧ま
たは入力端子ＩＮ2の電圧の少なくとも一方が上記所定
電圧より低くなると、エンハンスメントＰＭＯＳトラン
ジスタ２９あるいはエンハンスメントＰＭＯＳトランジ
スタ３０の何れか一方が導通して、出力端子ＯＵＴの電
圧は供給電圧ＶＨと同じになる。尚、上記所定電圧も、
エンハンスメントＰＭＯＳトランジスタ２９,３０およ
びエンハンスメントＮＭＯＳトランジスタ３１,３２の
閾値電圧と供給電圧ＶＨ,ＶＬとによって決定される。

【００４１】次に、上述のような構成を有するＡ回路お
よびＢ回路によって形成されたＡＮＤ論理回路の動作に
ついて、図１(a)に従って説明する。

【００４２】Ｂ回路２１は、入力端子ＩＮ1に入力され
る入力信号Ｘの電圧および入力端子ＩＮ2に入力される
入力信号Ｙの電圧が、共に供給電圧ＶＨ(電源電圧“Ｖ
3")と供給電圧ＶＬ(電源電圧“Ｖ2")との間の上記所定
電圧以上である場合には、供給電圧ＶＬ(電源電圧“Ｖ
2")と同じ電圧の出力信号Ｓ1を出力する。一方、それ以
外の電圧の場合には、供給電圧ＶＨ(電源電圧“Ｖ3")と
同じ電圧の出力信号Ｓ1を出力する。つまり、入力信号
Ｘ,Ｙの論理レベルが共に“３"である場合には出力信号
Ｓ1の論理レベルは“２"となる一方、それ以外の場合に
は出力信号Ｓ1の論理レベルは“３"となるのである。

【００４３】他のＢ回路２２,２３もＢ回路２１と同様
に動作して(但し、供給電圧ＶＨ,ＶＬの内容は異な
る)、出力信号Ｓ2,Ｓ3を出力する。

【００４４】上記各Ｂ回路２１,２２,２３の動作結果を
論理レベルで表すと、図２(a),図２(b)および図２(c)に
示すようになる。

【００４５】これに対して、Ａ回路２６は、入力端子Ｉ
Ｎに入力される入力信号Ｓ3(Ｂ回路２３の出力信号)の
電圧が、供給電圧ＶＨ(Ａ回路２４の出力信号Ｓ4)と供
給電圧ＶＬ(Ａ回路２５の出力信号Ｓ5)との間の上記所
定電圧以上である場合には、供給電圧ＶＬ(Ａ回路２５
の出力信号Ｓ5)と同じ電圧の出力信号Ｚを出力する。一
方、上記所定電圧より低い電圧の場合には、供給電圧Ｖ
Ｈ(Ａ回路２４の出力信号Ｓ4)と同じ電圧の出力信号Ｚ
を出力する。

【００４６】他のＡ回路２４,２５もＡ回路２６と同様
に動作して(但し、入力信号の内容および供給電圧ＶＨ,
ＶＬの内容は異なる)、出力信号Ｓ4,Ｓ5を出力する。

【００４７】上記各Ｂ回路２１,２２,２３の動作結果に
基づく各Ａ回路２４,２５,２６の動作結果を入力信号
Ｘ,Ｙと出力信号との論理レベルで表すと、図２(d),図
２(e)および図２(f)に示すようになる。図２において、
最終の処理回路であるＡ回路２６からの出力信号である
出力信号Ｚの論理レベルは入力信号Ｘの論理レベルある
いは入力信号Ｙの論理レベルの何れか低い方の論理レベ
ルと一致しており、多値論理によるＡＮＤ論理が実現さ
れていることが分かる。

【００４８】図３はこの発明の多値論理回路における他
の実施例としてのＯＲ論理回路のブロック図であり、図
４は図３に示すＯＲ論理回路における各信号の論理レベ
ルを示す。図３(a)に示すＯＲ論理回路は、Ａ回路およ
びＣ回路なる２種類の処理回路を３個ずつ組み合わせ
て、上記各Ｃ回路には入力信号Ｘ,Ｙを入力し、上記各
Ａ回路には何れかのＣ回路からの出力信号を入力するよ
うに構成されている。論理レベルは、上述したＡＮＤ論
理回路の場合と同様に“０,１,２,３"の４種類で、夫々
電源電圧“Ｖ0,Ｖ1,Ｖ2,Ｖ3"で表される。そして、電源
電圧“Ｖ0"は０(Ｖ)であり、電源電圧“Ｖ2,Ｖ3"は夫々
電源電圧“Ｖ1"の２倍及び３倍の電圧である。

【００４９】図３(b)は図３(a)におけるＡ回路の具体的
な回路構成を示す。このＡ回路は、上述したＡＮＤ論理
回路に使用されるＡ回路と全く同じ回路構成を有してい
る。

【００５０】図３(c)は図３(a)におけるＣ回路の具体的
な回路構成を示す。尚、供給電圧ＶＨ及びＶＬは、Ａ回
路及びＢ回路の場合と同様に電源電圧“Ｖ0,Ｖ1,Ｖ2,Ｖ
3"の何れかの値に等しく、供給電圧ＶＨの方が供給電圧
ＶＬよりも高い。

【００５１】上記Ｃ回路は次のように動作する。すなわ
ち、入力端子ＩＮ1の電圧および入力端子ＩＮ2の電圧が
共に供給電圧ＶＨと供給電圧ＶＬとの間の所定電圧以下
になると、エンハンスメントＰＭＯＳトランジスタ４
７,４８が共に導通して、出力端子ＯＵＴの電圧は供給
電圧ＶＨと同じになる。一方、入力端子ＩＮ1の電圧ま
たは入力端子ＩＮ2の電圧の少なくとも一方が上記所定
電圧より高くなると、エンハンスメントＮＭＯＳトラン
ジスタ４９あるいはエンハンスメントＮＭＯＳトランジ
スタ５０の何れか一方が導通して、出力端子ＯＵＴの電
圧は供給電圧ＶＬと同じになる。尚、上記所定電圧は、
エンハンスメントＰＭＯＳトランジスタ４７,４８およ
びエンハンスメントＮＭＯＳトランジスタ４９,５０の
閾値電圧と供給電圧ＶＨ,ＶＬとによって決定される。

【００５２】次に、上述のような構成を有するＡ回路お
よびＣ回路によって形成されたＯＲ論理回路の動作につ
いて、図３(a)に従って説明する。

【００５３】Ｃ回路４１は、入力端子ＩＮ1に入力され
る入力信号Ｘの電圧あるいは入力端子ＩＮ2に入力され
る入力信号Ｙの電圧の少なくとも一方が、供給電圧ＶＨ
(電源電圧“Ｖ3")と供給電圧ＶＬ(電源電圧“Ｖ2")との
間の上記所定電圧より高い場合には、供給電圧ＶＬ(電
源電圧“Ｖ2")と同じ電圧の出力信号Ｓ6を出力する。一
方、それ以外の電圧の場合には、供給電圧ＶＨ(電源電
圧“Ｖ3")と同じ電圧の出力信号Ｓ6を出力する。つま
り、入力信号Ｘ,Ｙの論理レベルの少なくとも一方が
“３"である場合には出力信号Ｓ6の論理レベルは“２"
となる一方、それ以外の場合には出力信号Ｓ6の論理レ
ベルは“３"となるのである。

【００５４】他のＣ回路４２,４３もＣ回路４１と同様
に動作して(但し、供給電圧ＶＨ,ＶＬの内容は異な
る)、出力信号Ｓ7,Ｓ8を出力する。

【００５５】一方、Ａ回路４４,４５,４６は、上述した
ＡＮＤ論理回路におけるＡ回路２４,２６,２６と同様に
動作して出力信号Ｓ9,Ｓ10,Ｚを出力する。

【００５６】上記各Ｃ回路４１,４２,４３の動作結果お
よびこの各Ｃ回路４１,４２,４３の動作結果に基づく各
Ａ回路４４,４５,４６の動作結果を入力信号Ｘ,Ｙと出
力信号との論理レベルで表すと、図４に示すようにな
る。図４において、最終の処理回路であるＡ回路４６か
らの出力信号である出力信号Ｚの論理レベルは入力信号
Ｘの論理レベルあるいは入力信号Ｙの論理レベルの何れ
か高い方の論理レベルと一致しており、多値論理による
ＯＲ論理が実現されていることが分かる。

【００５７】図５はこの発明の多値論理回路における他
の実施例のブロック図であり、図６は図５に示す多値論
理回路における各信号の論理レベルを示す。図６から分
かるように、本実施例における多値論理回路は、論理レ
ベルが単調変化しないような複雑な多値論理を実現する
論理回路である。図５に示す論理回路は、図１(b)ある
いは図３(b)に示すようなＡ回路４個を組み合わせて、
３個のＡ回路には入力信号Ｘを入力する一方、残りの１
個のＡ回路には上記３個のＡ回路からの出力信号を入力
するように構成されている。論理レベルは、上述したＡ
ＮＤ論理回路あるいはＯＲ論理回路の場合と同様に
“０,１,２,３"の４種類で、夫々電源電圧“Ｖ0,Ｖ1,Ｖ
2,Ｖ3"で表される。そして、電源電圧“Ｖ0"は０(Ｖ)で
あり、電源電圧“Ｖ2,Ｖ3"は夫々電源電圧“Ｖ1"の２倍
および３倍の電圧である。

【００５８】上記論理回路は次のように動作する。Ａ回
路５１は、入力端子ＩＮに入力される入力信号Ｘの電圧
が、供給電圧ＶＨ(電源電圧“Ｖ3")と供給電圧ＶＬ(電
源電圧“Ｖ2")との間の上記所定電圧より高い場合に
は、供給電圧ＶＬ(電源電圧“Ｖ2")と同じ電圧の出力信
号Ｓ11を出力する。一方、それ以外の電圧の場合には、
供給電圧ＶＨ(電源電圧“Ｖ3")と同じ電圧の出力信号Ｓ
11を出力する。つまり、入力信号Ｘの論理レベルが
“３"である場合には出力信号Ｓ11の論理レベルは“２"
となる。一方、それ以外の場合には出力信号Ｓ11の論理
レベルは“３"となるのである。

【００５９】他のＡ回路５２,５３,５４もＡ回路５１と
同様に動作して(但し、入力信号の内容あるいは供給電
圧ＶＨ,ＶＬの内容は異なる)、出力信号Ｓ12,Ｓ13,Ｚを
出力する。

【００６０】上記各Ａ回路５１,５２,５３,５４の動作
結果を入力信号Ｘと出力信号との論理レベルで表すと、
図６に示すようになる。図４において、出力信号Ｚの論
理レベルは、入力信号Ｘの論理レベルの“０"と“１"あ
るいは“２"と“３"を反転させた論理レベルとなってお
り、入力信号Ｘの論理レベルの上昇に対して単調変化し
ない多値論理による複雑な論理が実現されていることが
分かる。

【００６１】図１,図３および図５において、上記Ａ回
路,Ｂ回路およびＣ回路の出力端子ＯＵＴは供給電圧Ｖ
Ｈの入力端子あるいは供給電圧ＶＬの入力端子の何れか
一方のみと導通する。したがって、供給電圧ＶＨの入力
端子と供給電圧ＶＬの入力端子との間には貫通電流が定
常的には流れず、消費電力が少なくなる。

【００６２】また、上記出力端子ＯＵＴから出力される
各出力信号の電圧は供給電圧ＶＨあるいは供給電圧ＶＬ
の何れか一方であり、供給電圧ＶＨ,ＶＬの分圧となる
ことはない。したがって、各出力信号の電圧は常に電源
電圧“Ｖ0,Ｖ1,Ｖ2,Ｖ3"の何れかと同じ電圧となり、各
論理レベルに対応した電圧が正確に出力される。その結
果、上記Ａ回路,Ｂ回路あるいはＣ回路を複数組み合わ
せて多値論理回路を構成しても更に上記多値論理回路を
複数組み合わせても動作余裕が小さくなることがなく、
動作余裕を大きく取ることができる。

【００６３】また、図５に示すように、上記Ａ回路,Ｂ
回路あるいはＣ回路からなる処理回路の出力端子ＯＵＴ
を他の処理回路の入力端子ＩＮあるいは供給電圧ＶＨ,
ＶＬの入力端子に適当に接続することによって、入力信
号の論理レベルの上昇に対して単調変化しない複雑な多
値論理を実現できる。

【００６４】また、上記Ａ回路,Ｂ回路およびＣ回路を
構成する各エンハンスメントＰＭＯＳトランジスタある
いはエンハンスメントＮＭＯＳトランジスタが導通する
上記所定電圧値は、上記両エンハンスメントＭＯＳトラ
ンジスタの閾値電圧に基づいて供給電圧ＶＨと供給電圧
ＶＬとの間に設定される。そのために、供給電圧ＶＨあ
るいは供給電圧ＶＬが変化することによって上記所定電
圧値も変化する。つまり、上記各多値論理回路に使用さ
れるエンハンスメントＭＯＳトランジスタの閾値電圧
は、上記所定値が供給電圧ＶＨと供給電圧ＶＬとの間の
電圧になるように設定された唯１種類のみでよい。した
がって、上記各実施例における多値論理回路を構築する
に際して、ＭＯＳトランジスタの製造プロセスは増加し
ないのである。

【００６５】上記各実施例においては、用いる論理レベ
ルを４種類としている。しかしながら、同様にして５種
類以上の論理レベルで動作する多値論理回路も実現可能
である。また、上記各実施例においては、電源電圧“Ｖ
2"および“Ｖ3"を夫々電源電圧“Ｖ1"の２倍および３倍
としたが、Ｖ0＜Ｖ1＜Ｖ2＜Ｖ3なる関係を満たしていれ
ば他の倍数であっても構わない。また、この発明の多値
論理回路は、図１に示すＡＮＤ論理回路,図３に示すＯ
Ｒ論理回路および図５に示す多値論理回路に限定される
ものではない。

【００６６】

【発明の効果】以上より明らかなように、請求項１に係
る発明の多値論理回路は、入力端子に印加される電圧に
応じて高圧側の電圧供給端子あるいは低圧側の電圧供給
端子の何れか一方と出力端子とが導通する処理回路を複
数備えて、上記各処理回路の上記入力端子には入力信号
を入力する一方、上記両電圧供給端子の夫々には電源電
圧線から供給される互いに異なる電源電圧を入力して、
各処理回路から出力される上記出力信号は複数の電源電
圧の一つの電圧を呈するように成したので、上記複数の
処理回路の組み合わせから最終的に得られる上記入力信
号の電圧に応じた出力信号も常に上記複数の電源電圧の
一つの電圧を呈する。したがって、上記各電源電圧を表
現しようとする夫々の論理レベルに対応付けることによ
って各論理レベルを一定の電圧で表現でき、動作余裕を
大きく取ることができる。

【００６７】さらに、上記各処理回路における出力端子
は高圧側の電圧供給端子あるいは低圧側の電圧供給端子
の何れか一方のみと導通するので、上記両電圧供給端子
間には貫通電流が流れない。したがって、この発明の多
値論理回路における消費電力は小さい。

【００６８】さらに、上記各処理回路を構成するエンハ
ンスメントＰＭＯＳトランジスタおよびエンハンスメン
トＮＭＯＳトランジスタの閾値電圧が一つであっても、
夫々の処理回路において導通する上記エンハンスメント
ＭＯＳトランジスタが切り替わる際の入力電圧は、両電
圧供給端子に印加される電圧に応じて変化できる。した
がって、この発明に用いられるエンハンスメントＭＯＳ
トランジスタの閾値電圧は１種類でよく、ＭＯＳトラン
ジスタ製造プロセスの増加を防止できる。

【００６９】また、請求項２に係る発明の多値論理回路
は、一群の処理回路における上記入力端子には上記入力
信号が入力される一方、上記高圧側および低圧側の電圧
供給端子の夫々には互いに異なる電源電圧が入力され、
上記一群とは異なる他の一群の処理回路における上記入
力端子には他の処理回路からの出力信号が入力される一
方、上記両電圧供給端子の夫々には互いに異なる電源電
圧が入力され、上記二つの群とは異なる他の一群の処理
回路における上記入力端子および両電圧供給端子の夫々
には他の互いに異なる処理回路からの出力信号が入力さ
れるように、上記複数の処理回路によってネットワーク
を形成しているので、上記複数の処理回路における幾つ
かの処理回路の上記入力端子や電圧供給端子には適当な
他の処理回路からの出力信号が入力される。

【００７０】したがって、上述の効果に加えて、上記入
力信号の論理レベルの上昇に対して単調変化しないよう
な複雑な多値論理を実現できる。

【００７１】また、請求項３に係る発明の多値論理回路
は、上記エンハンスメントＰＭＯＳトランジスタおよび
エンハンスメントＮＭＯＳトランジスタを夫々一つずつ
有する第１の処理回路と、並列に接続された２つの上記
エンハンスメントＰＭＯＳトランジスタおよび直列に接
続された２つの上記エンハンスメントＮＭＯＳトランジ
スタを有する第２の処理回路と、直列に接続された２つ
の上記エンハンスメントＰＭＯＳトランジスタおよび並
列に接続された２つの上記エンハンスメントＮＭＯＳト
ランジスタを有する第３の処理回路から、適宜に選択し
た複数の処理回路を組み合わせて構成するので、入力さ
れる一つの信号の電圧に応じて出力信号の電圧が切り替
わる第１の処理回路と入力される二つの信号の電圧の組
み合わせに応じて出力信号の電圧が切り替わる第２およ
び第３の処理回路とを所定の順序で組み合わせてネット
ワークを形成することによって、複雑な多値論理を実現
できる多値論理回路を容易に形成できる。

【図面の簡単な説明】

【図１】この発明の多値論理回路の一実施例としてのＡ
ＮＤ論理回路のブロック図およびこのＡＮＤ論理回路を
構成する各処理回路の回路図である。

【図２】図１における各信号の論理レベルを示す図であ
る。

【図３】図１とは異なる実施例としてのＯＲ論理回路の
ブロック図およびこのＯＲ論理回路を構成する各処理回
路の回路図である。

【図４】図３における各信号の論理レベルを示す図であ
る。

【図５】図１および図３とは異なる実施例としての論理
回路のブロック図である。

【図６】図５における各信号の論理レベルを示す図であ
る。

【図７】従来の多値論理回路の例としてのＮＡＮＤ論理
回路の回路図である。

【図８】図７における入出力信号の論理レベルを示す図
である。

【図９】従来の多値論理回路の図７とは異なる例として
のＮＯＲ論理回路の回路図である。

【図１０】図９における入出力信号の論理レベルを示す
図である。

【符号の説明】

２１〜２３…Ｂ回路、２４〜２６,４４〜４６,５１〜５４…Ａ回路、２７,２９,３０,４７,４８…エンハンスメントＰＭＯＳ
トランジスタ、２８,３１,３２,４９,５０…エンハンスメントＮＭＯＳ
トランジスタ、４１〜４３…Ｃ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者蟹江洋二大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】入力信号の論理レベルに応じた論理レベ
ルを３値以上の論理レベルの一つで表現し、当該論理レ
ベルに対応付けられたレベルの電圧を出力する多値論理
回路であって、表現しようとする論理レベル数と同数の電源電圧を供給
する複数の電源電圧線と、出力端子と高圧側の電圧供給端子との間にエンハンスメ
ントＰＭＯＳトランジスタを接続する一方、上記出力端
子と低圧側の電圧供給端子との間にエンハンスメントＮ
ＭＯＳトランジスタを接続すると共に、上記両エンハン
スメントＭＯＳトランジスタのゲート電極には入力端子
を接続して成り、上記入力端子に印加される電圧に応じ
て上記エンハンスメントＰＭＯＳトランジスタあるいは
エンハンスメントＮＭＯＳトランジスタの何れか一方を
介して上記両電圧供給端子の何れか一方と上記出力端子
とが導通する複数の処理回路を備えて、上記各処理回路の上記入力端子には上記入力信号が入力
される一方、上記高圧側および低圧側の電圧供給端子の
夫々には上記電源電圧線から供給される互いに異なる電
源電圧が供給されて、各処理回路から出力される上記出
力信号は複数の電源電圧の何れか一つの電圧を呈するよ
うに成したことを特徴とする多値論理回路。
【請求項２】入力信号の論理レベルに応じた論理レベ
ルを３値以上の論理レベルの一つで表現し、当該論理レ
ベルに対応付けられたレベルの電圧を出力する多値論理
回路であって、表現しようとする論理レベル数と同数の電源電圧を供給
する複数の電源電圧線と、出力端子と高圧側の電圧供給端子との間にエンハンスメ
ントＰＭＯＳトランジスタを接続する一方、上記出力端
子と低圧側の電圧供給端子との間にエンハンスメントＮ
ＭＯＳトランジスタを接続すると共に、上記両エンハン
スメントＭＯＳトランジスタのゲート電極には入力端子
を接続して成り、上記入力端子に印加される電圧に応じ
て上記エンハンスメントＰＭＯＳトランジスタあるいは
エンハンスメントＮＭＯＳトランジスタの何れか一方を
介して上記両電圧供給端子の何れか一方と上記出力端子
とが導通する複数の処理回路を備えて、上記各処理回路は、その一群の処理回路における上記入
力端子には上記入力信号が入力される一方、上記高圧側
および低圧側の電圧供給端子の夫々には上記電源電圧線
から供給される互いに異なる電源電圧が入力され、上記
一群とは異なる他の一群の処理回路における上記入力端
子には上記一群に属する処理回路からの出力信号が入力
される一方、上記両電圧供給端子の夫々には上記電源電
圧線から供給される互いに異なる電源電圧が入力され、
上記二つの群とは異なる他の一群の処理回路における上
記入力端子および両電圧供給端子の夫々には上記二つの
群に属する互いに異なる処理回路からの出力信号が入力
されるようにネットワークを形成して、各処理回路から
出力される上記出力信号は複数の電源電圧の何れか一つ
の電圧を呈するように成したことを特徴とする多値論理
回路。
【請求項３】請求項１あるいは請求項２に記載の多値
論理回路において、上記複数の処理回路は、上記エンハンスメントＰＭＯＳ
トランジスタおよびエンハンスメントＮＭＯＳトランジ
スタを夫々一つずつ有する第１の処理回路と、並列に接
続された２つの上記エンハンスメントＰＭＯＳトランジ
スタおよび直列に接続された２つの上記エンハンスメン
トＮＭＯＳトランジスタを有する第２の処理回路と、直
列に接続された２つの上記エンハンスメントＰＭＯＳト
ランジスタおよび並列に接続された２つの上記エンハン
スメントＮＭＯＳトランジスタを有する第３の処理回路
から、適宜に選択された処理回路であることを特徴とす
る多値論理回路。