KR100971644B1

KR100971644B1 - 3치 논리 함수 회로

Info

Publication number: KR100971644B1
Application number: KR1020087021165A
Authority: KR
Inventors: 야스시 히비노; 마사아키 시라세
Original assignee: 고쿠리츠다이가쿠호진 호쿠리쿠 센단 가가쿠 기쥬츠 다이가쿠인 다이가쿠
Priority date: 2006-01-31
Filing date: 2007-01-31
Publication date: 2010-07-26
Also published as: EP2007013A4; EP2007013B1; CN101395801B; WO2007088901A1; CN101395801A; KR20080098509A; EP2007013A9; US7755391B2; JP4288355B2; JP2007208512A; ATE546882T1; US20090295428A1; EP2007013A2

Abstract

(과제)

3^{3^2}=19683 종류가 존재하는 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류를 현저하게 삭감함과 함께, 스위칭 시간의 비대칭성도 현저하게 작게 할 수 있고, 또한 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있는 3치 논리 함수 회로를 제공한다.

(해결 수단)

3치 논리 함수 회로는, 제 1 입력 a 를 구성하는 3 개의 논리값 -1, 0, 1 에 따라 1변수 3치 논리 함수 회로 (C1, D1, C3, D3) 에 의해 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 도통 또는 차단하고, 제 2 입력 b 에 접속되는 3 개의 1변수 3치 논리 함수 회로 (B1, B2, B3) 의 출력을 선택한다. 트랜스퍼 게이트 (T2) 는, 2 개의 n 형 MOS 트랜지스터를 직렬로 접속한 스위치쌍과, 2 개의 p 형 MOS 트랜지스터를 직렬로 접속한 스위치쌍을 병렬로 접속하여 구성된다.

2변수 3치 논리 함수 회로, MOS 트랜지스터, 스랜스퍼 게이트, 논리 연산

Description

3치 논리 함수 회로{THREE-VALUED LOGIC FUNCTION CIRCUIT}

기술분야

본 발명은, 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로에 관한 것이다.

배경기술

최근, 컴퓨터를 비롯한 정보 처리 장치의 고성능화에 따라, 공개 키 암호 기반 (Public Key Infrastructure ; PKI) 등의 복잡한 논리 연산을 실시할 필요가 있는 어플리케이션도 다종 개발되기에 이르고 있다. 종래부터 MOS (Metal Oxide Semiconductor) 소자를 사용한 다치 (多値) 논리 함수 회로에 대한 각종 제안이 이루어져 있는데, 그 중에서도 3치 논리 함수 회로는, 필요한 소자수와 성능의 관계 등에서 우수한 특성을 갖는 것으로 주목받고 있다.

종래의 MOS 소자에 의한 3치 논리 함수 회로의 실현법으로는, MOS 트랜지스터의 채널 도프량을 조절함으로써, 임계값 전압을 변화시킨 트랜지스터를 사용하는 방법이 알려져 있다. 그러나, 이러한 방법은, p 형 MOS 트랜지스터 또는 n 형 MOS 트랜지스터를 사용하는 것이다. 즉, 종래의 3치 논리 함수 회로로는, CMOS (Complementary MOS) 회로를 사용한 효율이 양호한 것이 존재하지 않는다는 것이 현재의 상황이며, CMOS 의 특징인 스위칭시 이외에는 전류가 흐르지 않는다는 동작 특성의 것이 아니고, 항상 전류가 흐르는 전류 모드 CMOS 다치 논리 함수 회로밖에 제안되어 있지 않았다 (예를 들어, 특허 문헌 1 및 비특허 문헌 1 내지 비특허 문헌 3 등 참조).

특허 문헌 1 : 일본 공개특허공보 평7-212220호

비특허 문헌 1 : WU X W, PROSSER F P, "CMOS ternary logic circuits", IEE Proc Part G JN : A0160B ; ISSN : 0143-7089 ; CODEN : IPGSEB VOL.137 NO.1 ; PAGE.21-27 ; (1990/02)

비특허 문헌 2 : CHANG Y-J, LEE C L, "Synthesis of Multi-Variable MVL Functions Using Hybrid Mode CMOS Logic", Proc IEEE Int Symp Multiple-Valued LogicJN : B0822B ; ISSN : 0195-623XVOL. 24th ; PAGE.35-41 ; (1994)

비특허 문헌 3 : TEMEL T, MORGUL A, "Multi-valued logic function implementation with novel current-mode logic gates", IEEE Int Symp Circuits Syst JN : A0757AVOL.2002 NO.Vol.1 ; PAGE.I.881-I.884 ; (2002)

이와 같은 상황 중, 오르손·에드거·다니씨에 의해 특허 문헌 2 에 개시된 발명이 이루어졌다. 이 발명에 의하면, p 형 MOS 트랜지스터 및 n 형 MOS 트랜지스터의 채널 도프량을 조절함으로써, 임계값 전압을 변화시킨 복수 종류의 p 형 MOS 트랜지스터 및 n 형 MOS 트랜지스터를 사용함으로써, CMOS 의 특징인 동작시 이외에는 전류가 흐르지 않는다는 동작 특성의 다치 논리 함수 회로 구성이 가능해졌다.

특허 문헌 2 : 일본 공표특허공보 2002-517937호

여기에서, 이 특허 문헌 2 에 개시된 기술을 3치 논리 함수 회로에 적용한 경우에 대해 설명한다. 즉, 이 3치 논리 함수 회로는, 3 개의 논리값을 -1, 0, 1 로 나타내는 것으로 하고, 각각 부 (負) 전압, 접지 전압 (0V), 정 (正) 전압에 대응시키는 것으로 하면, 도 45 에 나타내는 바와 같이, 정전압을 급전하는 전원과 출력 단자 사이, 접지와 출력 단자 사이, 부전압을 급전하는 전원과 출력 단자 사이에, 각각 단일 또는 복수의 MOS 트랜지스터로 구성된 스위치 회로 (SW1, SW2, SW3) 를 삽입한 것이다. 이들 스위치 회로 (SW1, SW2, SW3) 는, 각각 입력되는 논리값 -1, 0, 1 에 대응하는 입력 전압에 따라 배타적으로 도통 상태가 되도록, p 형 MOS 트랜지스터 및 n 형 MOS 트랜지스터 배열, 그리고 임계값 전압을 적절히 설정한 MOS 트랜지스터 회로로 구성되는 것이다. 또, 이 특허 문헌 2 에 개시된 기술에 있어서는, 이러한 구성만으로는, 모든 2변수 3치 논리 함수에 한정되었다고 해도 3^{3^2}=3⁹=19683 종류가 존재하고, 모두를 실현하는 것은 불가능하므로, 입력에 특수한 2 종류의 인버터 (1, -1, 1), (1, 1, -1) 을 적용함으로써, 모든 3치 논리 연산을 실현할 수 있다고 하고 있다.

발명의 개시

발명이 해결하고자 하는 과제

그러나, 특허 문헌 2 에 개시된 기술에 있어서는, 모든 3치 논리 연산을 실현하기 위해, 수천 종류의 개별 논리 함수 회로를 준비할 필요가 있다. 이것은, 3치 논리 연산을 집적 회로로 실현하는 경우에는, 라이브러리로서 준비해야 하는 기본 패턴이 수천 종류나 필요한 것을 의미하고 있다. 따라서, 이 방법에서 는, 사실상 3치 논리 집적 회로를 설계하는 것이 불가능하다.

또, 이 기술에 있어서는, 부전압을 급전하는 전원, 접지, 및 정전압을 급전하는 전원의 각각과 출력 단자 사이에 삽입되는 스위치 회로로서, p 형 MOS 트랜지스터 및 n 형 MOS 트랜지스터가 병렬 및/또는 직렬로 복잡하게 접속된 것을 이용하고 있으므로, p 형 MOS 트랜지스터 및 n 형 MOS 트랜지스터의 특성의 비대칭성에 의해, 상승 및 하강의 스위칭 시간 특성이 비대칭이 된다는 문제도 있다. 즉, 이 기술에 있어서는, 논리값 -1 로부터 논리값 1 로의 변화 시간과, 논리값 1 로부터 논리값 -1 로의 변화 시간이 크게 상이한 결과가 된다. 동기식 디지털 논리 함수 회로에 있어서는, 타이밍 설계를 용이하게 하기 위해, 이 스위칭 시간의 비대칭성은 가능한 한 작은 것이 바람직하다.

본 발명은, 이와 같은 실정을 감안하여 이루어진 것으로, 3^{3^2}=19683 종류가 존재하는 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류 및 트랜지스터수를 현저하게 삭감함과 함께, 스위칭 시간의 비대칭성도 현저하게 작게 할 수 있고, 또한 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있는 3치 논리 함수 회로를 제공하는 것을 목적으로 한다.

과제를 해결하기 위한 수단

상기 서술한 목적을 달성하는 본 발명에 관련되는 3치 논리 함수 회로는, 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로로서, 제 1 입력을 구성하는 3 개의 논리값 중 제 1 논리값에 따라 도통 상태가 되는 제 1 트랜스퍼 게이트와, 2 개의 n 형 MOS 트랜지스터를 직렬로 접속한 제 1 스위치쌍과, 2 개의 p 형 MOS 트랜지스터를 직렬로 접속한 제 2 스위치쌍을 병렬로 접속하여 구성되고, 상기 제 1 입력을 구성하는 3 개의 논리값 중 제 2 논리값에 따라 도통 상태가 되는 제 2 트랜스퍼 게이트와, 상기 제 1 입력을 구성하는 3 개의 논리값 중 제 3 논리값에 따라 도통 상태가 되는 제 3 트랜스퍼 게이트와, 상기 제 1 트랜스퍼 게이트의 2 개의 제어 단자 중 일방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 어느 일방의 스위치쌍의 2 개의 제어 단자 중 일방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 제 1 출력을 얻는 제 1 의 1변수 3치 논리 함수 회로와, 상기 제 1 트랜스퍼 게이트의 2 개의 제어 단자 중 타방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과는 상이한 스위치쌍의 2 개의 제어 단자 중 일방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 상기 제 1 출력과 상보 대칭인 제 2 출력을 얻는 제 2 의 1변수 3치 논리 함수 회로와, 상기 제 3 트랜스퍼 게이트의 2 개의 제어 단자 중 일방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과 동일한 스위치쌍의 2 개의 제어 단자 중 타방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 제 3 출력을 얻는 제 3 의 1변수 3치 논리 함수 회로와, 상기 제 3 트랜스퍼 게이트의 2 개의 제어 단자 중 타방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 2 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과 동일한 스위치쌍의 2 개의 제어 단자 중 타방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 상기 제 3 출력과 상보 대칭인 제 4 출력을 얻는 제 4 의 1변수 3치 논리 함수 회로와, 상기 제 1 트랜스퍼 게이트의 입력 단자에 접속되고, 제 2 입력을 구성하는 3 개의 논리값 중 제 1 논리값에 따라 제 5 출력을 얻는 제 5 의 1변수 3치 논리 함수 회로와, 상기 제 2 트랜스퍼 게이트의 입력 단자에 접속되고, 상기 제 2 입력을 구성하는 3 개의 논리값 중 제 2 논리값에 따라 제 6 출력을 얻는 제 6 의 1변수 3치 논리 함수 회로와, 상기 제 3 트랜스퍼 게이트의 입력 단자에 접속되고, 상기 제 2 입력을 구성하는 3 개의 논리값 중 제 3 논리값에 따라 제 7 출력을 얻는 제 7 의 1변수 3치 논리 함수 회로를 구비하고, 상기 제 1 내지 제 3 트랜스퍼 게이트의 각각의 출력 단자는 와이어드 오어 (wired OR) 접속되어 있는 것을 특징으로 하고 있다.

이와 같은 본 발명에 관련되는 3치 논리 함수 회로는, 제 1 입력을 구성하는 3 개의 논리값에 따라, 제 1 내지 제 4 의 1변수 3치 논리 함수 회로에 의해 제 1 내지 제 3 트랜스퍼 게이트를 도통 또는 차단하고, 제 2 입력에 접속되는 제 5 내지 제 7 의 1변수 3치 논리 함수 회로의 출력을 선택한다. 따라서, 본 발명에 관련되는 3치 논리 함수 회로에 있어서는, 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류를 현저하게 삭감할 수 있음과 함께, 모든 3치 논리 소자를 1변수 3치 논리 함수 회로만을 이용하여 구성하므로, 상승 및 하강의 스위칭 시간의 비대칭성을 현저하게 작게 할 수 있다. 또, 본 발명에 관련되는 3치 논리 함수 회로에 있어서는, MOS 트랜지스터를 이용하여 구성되는 트랜스퍼 게이트에 있어서 제어 신호와의 사이에서 트랜스퍼 게이트 논리를 구성하므로, 트랜스퍼 게이트의 제어에 필요하게 되는 논리 함수 회로수를 삭감할 수 있고, 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 트랜지스터수를 현저하게 삭감할 수 있다.

구체적으로는, 상기 제 1 트랜스퍼 게이트는, 상기 제 1 입력을 구성하는 3 개의 논리값 -1, 0, 1 중 논리값 -1 에 따라 도통 상태가 되는 것이고, 상기 제 2 트랜스퍼 게이트는, 상기 제 1 입력을 구성하는 3 개의 논리값 -1, 0, 1 중 논리값 0 에 따라 도통 상태가 되는 것이고, 상기 제 3 트랜스퍼 게이트는, 상기 제 1 입력을 구성하는 3 개의 논리값 -1, 0, 1 중 논리값 1 에 따라 도통 상태가 되는 것이다. 그리고, 상기 제 1 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 것이고, 상기 제 2 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (-1, 1, 1) 을 얻는 것이고, 상기 제 3 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (-1, -1, 1) 을 얻는 것이고, 상기 제 4 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (1, 1, -1) 을 얻는 것으로 구성할 수 있다.

여기에서, 본 발명에 관련되는 3치 논리 함수 회로는, 상기 제 2 의 1변수 3치 논리 함수 회로 대신에, 상기 제 1 트랜스퍼 게이트의 2 개의 제어 단자 중 타방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또 는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과 동일한 스위치쌍의 2 개의 제어 단자 중 타방의 제어 단자에 접속되어 상기 제 1 의 1변수 3치 논리 함수 회로의 출력을 반전하는 인버터를 구비해도 된다.

또, 본 발명에 관련되는 3치 논리 함수 회로는, 상기 제 3 의 1변수 3치 논리 함수 회로 대신에, 상기 제 3 트랜스퍼 게이트의 2 개의 제어 단자 중 일방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과는 상이한 스위치쌍의 2 개의 제어 단자 중 일방의 제어 단자에 접속되어 상기 제 4 의 1변수 3치 논리 함수 회로의 출력을 반전하는 인버터를 구비해도 된다.

이에 의해, 본 발명에 관련되는 3치 논리 함수 회로에 있어서는, 필요한 소자수를 줄일 수 있다.

또한, 본 발명에 관련되는 3치 논리 함수 회로에 있어서, 상기 제 1 내지 제 3 트랜스퍼 게이트는, 각각 인핸스먼트형의 n 형 MOS 트랜지스터 및 인핸스먼트형의 p 형 MOS 트랜지스터로 구성되고, 상기 인핸스먼트형의 n 형 MOS 트랜지스터는, 통상의 인핸스먼트형의 n 형 트랜지스터의 임계값 전압보다 작은 정의 임계값 전압을 가지며, 상기 인핸스먼트형의 p 형 MOS 트랜지스터는, 통상의 인핸스먼트형의 p 형 트랜지스터의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는다.

이와 같이, 본 발명에 관련되는 3치 논리 함수 회로에 있어서는, 1변수 논리 함수 회로를 구성하는 MOS 트랜지스터와 함께, 제 1 내지 제 3 트랜스퍼 게이트를 구성하는 MOS 트랜지스터의 임계값 전압을 최적화함으로써, 당해 3치 논리 함수 회 로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있다.

또한, 본 발명에 관련되는 3치 논리 함수 회로에 있어서, 상기 제 5 내지 제 7 의 1변수 3치 논리 함수 회로는, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, -1, -1) 을 얻는 제 1 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, 0, -1) 을 얻는 제 2 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 제 3 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 0, -1) 을 얻는 제 4 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 0, 0) 을 얻는 제 5 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 1, -1) 을 얻는 제 6 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 1, 0) 을 얻는 제 7 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, -1, 0) 을 얻는 제 1 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, -1, 1) 을 얻는 제 2 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, -1, 0) 을 얻는 제 3 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, -1, 1) 을 얻는 제 4 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 0, 1) 을 얻는 제 5 비반전 회로, 상기 제 1 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 1 상보 대칭 회로, 상기 제 2 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 2 상보 대칭 회로, 상기 제 3 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 3 상보 대칭 회로, 상기 제 4 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 4 상보 대칭 회로, 및 상기 제 5 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 5 상보 대칭 회로 중 어느 하나이면 된다.

즉, 본 발명에 관련되는 3치 논리 함수 회로는, 27 종류의 2변수 3치 논리 함수 회로 중, 17 종류의 2변수 3치 논리 함수 회로만을 이용하여 조직적으로 실현할 수 있다. 이들 17 종류의 1변수 3치 논리 함수 회로는, 스위칭 동작시 이외에는, 모든 트랜지스터가 오프 상태가 되어 전류가 흐르지 않는다. 따라서, 본 발명에 관련되는 3치 논리 함수 회로에 있어서는, 통상의 CMOS 2치 논리 함수 회로와 동일하게, 소비 전력을 매우 작게 할 수 있다.

또, 본 발명에 관련되는 3치 논리 함수 회로에 있어서, 상기 제 3 비반전 회로는, 통상의 인핸스먼트형의 p 형 트랜지스터의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터를 가지며, 상기 제 5 비반전 회로는, 통상의 인핸스먼트형의 n 형 트랜지스터의 임계값 전압보다 작은 정의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터를 가지며, 상기 제 2 상보 대칭 회로는, 통상의 인핸스먼트형의 n 형 트랜지스터의 임계값 전압보다 작은 정의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터를 가지며, 상기 제 5 상보 대칭 회로는, 통상의 인핸스먼트형의 p 형 트랜지스터의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터를 갖는 것이 바람직하다.

이와 같이, 본 발명에 관련되는 3치 논리 함수 회로에 있어서는, 1변수 논리 함수 회로를 구성하는 MOS 트랜지스터의 임계값 전압을 최적화함으로써, 당해 3치 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있다.

발명의 효과

본 발명에 의하면, 3^{3^2}=19683 종류가 존재하는 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류 및 트랜지스터수를 현저하게 삭감할 수 있음과 함께, 상승 및 하강의 스위칭 시간의 비대칭성을 현저하게 작게 할 수 있고, 또한 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있다.

발명을 실시하기 위한 최선의 형태

이하, 본 발명을 적용한 구체적인 실시형태에 대해 도면을 참조하면서 상세하게 설명한다.

이 실시형태는, 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로이다. 특히, 이 3치 논리 함수 회로는, 3^{3^2}=19683 종류가 존재하는 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류를 현저하게 삭감하고, 17 종류의 1변수 3치 논리 함수 회로만을 이용하여 조직적으로 실현할 수 있는 지침을 부여하는 것이다. 또, 이 3치 논리 함수 회로는, 모든 3치 논리 소자를 1변수 3치 논리 함수 회로만을 이용하여 구성함으로써, 상승 및 하강의 스위칭 시간의 비대칭성을 현저하게 작게 할 수 있는 것이다. 또한, 이 3치 논리 함수 회로는, MOS (Metal Oxide Semiconductor) 트랜지스터를 이용하여 구성되는 트랜스퍼 게이트에 있어서 제어 신호와의 사이에서 트랜스퍼 게이트 논리를 구성함으로써, 트랜스퍼 게이트의 제어에 필요하게 되는 논리 함수 회로수를 삭감하고, 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 트랜지스터수를 현저하게 삭감할 수 있는 것이다. 또한, 이 3치 논리 함수 회로는, 1변수 논리 함수 회로를 구성하는 MOS 트랜지스터의 임계값 전압을 최적화하고, 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있는 것이다.

먼저, 이 3치 논리 함수 회로의 설명에 앞서, 본 발명을 명확하게 하기 위해, 본원 출원인이 이미 출원한 일본 특허출원 2005-001866호의 개략에 대해 설명한다.

본원 출원인은, 먼저 출원한 일본 특허출원 2005-001866호에 있어서, 3^{3^2}=19683 종류가 존재하는 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류를 현저하게 삭감하고, 17 종류의 1변수 3치 논리 함수 회로만을 이용하여, 조직적으로 실현할 수 있는 지침을 부여하고 있다. 이하, 출원 2005-001866호에 관련되는 발명을 전(前) 발명이라고 하고, 전발명에 관련되는 3치 논리 함수 회로를 전발명 3치 논리 함수 회로라고 하기로 한다.

구체적으로는, 전발명 3치 논리 함수 회로는, 도 1 에 나타내는 바와 같이, p 형 MOS 트랜지스터와 n 형 MOS 트랜지스터로 구성된 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 구비한다. 즉, 이 전발명 3치 논리 함수 회로는, 입력에 따라 도통 또는 차단하는 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 구비하고, 이들 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 도통 또는 차단함으로써, 출력 단자 (Y) 로부터 출력되는 값이 결정된다. 구체적으로는, 전발명 3치 논리 함수 회로는, 트 랜스퍼 게이트 (T1) 에 의해 입력 a=-1 에 대한 출력을 선택하고, 트랜스퍼 게이트 (T2) 에 의해 입력 a=0 에 대한 출력을 선택하고, 트랜스퍼 게이트 (T3) 에 의해 입력 a=1 에 대한 출력을 선택하도록 구성된다.

트랜스퍼 게이트 (T1) 의 2 개의 제어 단자 (C-T1, D-T1) 에는, 각각 입력 a=(-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 1변수 3치 논리 함수 회로 (C1) 와, 이것과 상보 대칭인 1변수 3치 논리 함수 회로 (D1) 가 접속된다. 또, 트랜스퍼 게이트 (T2) 의 2 개의 제어 단자 (C-T2, D-T2) 에는, 각각 입력 a=(-1, 0, 1) 에 대해 출력 (-1, 1, -1) 을 얻는 1변수 3치 논리 함수 회로 (C2) 와, 이것과 상보 대칭인 1변수 3치 논리 함수 회로 (D2) 가 접속된다. 또한, 트랜스퍼 게이트 (T3) 의 2 개의 제어 단자 (C-T3, D-T3) 에는, 각각 입력 a=(-1, 0, 1) 에 대해 출력 (-1, -1, 1) 을 얻는 1변수 3치 논리 함수 회로 (C3) 와, 이것과 상보 대칭인 1변수 3치 논리 함수 회로 (D3) 가 접속된다.

또, 트랜스퍼 게이트 (T1, T2, T3) 의 입력 단자에는, 각각 입력 b 에 대해 출력을 얻는 1변수 3치 논리 함수 회로 (B1, B2, B3) 가 접속되고, 이들 트랜스퍼 게이트 (T1, T2, T3) 의 출력 단자 (Y-T1, Y-T2, Y-T3) 는, 당해 전발명 3치 논리 함수 회로의 출력 단자 (Y) 로서 와이어드 오어 접속된다.

이와 같은 전발명 3치 논리 함수 회로는, 2변수 3치 논리 함수를 실현하기 위해, 일방의 입력 b 를 3 개의 1변수 3치 논리 함수 회로 (B1, B2, B3) 에 입력하고, 이들 1변수 3치 논리 함수 회로 (B1, B2, B3) 의 출력을, 타방의 입력 a 에 따라 생성되는 제어 신호에 기초하여 제어되는 3 개의 트랜스퍼 게이트 (T1, T2, T3) 에 부여함으로써, 당해 입력 a 에 따라 트랜스퍼 게이트 (T1, T2, T3) 를 배타적으로 선택하고, 그 결과, 2변수 3치 논리 함수의 결과를 얻는 것이다.

따라서, 전발명 3치 논리 함수 회로에 있어서는, 입력 a 로부터 트랜스퍼 게이트 (T1, T2, T3) 의 제어 신호를 얻으므로, 3조 6개의 1변수 3치 논리 함수 회로 (C1, D1, C2, D2, C3, D3) 가 필요하게 된다.

또한, 입력 b 에 대해 출력을 얻는 1변수 3치 논리 함수 회로 (B1, B2, B3), 및 입력 a 에 대해 출력을 얻는 3조 6개의 1변수 3치 논리 함수 회로 (C1, D1, C2, D2, C3, D3) 의 실현법은, 일본 공표특허공보 2002-517937호에 개시된 방법과 동일한 방법에 의한다. 여기에서, 1변수 3치 논리 함수는 27 종류가 존재하지만, 전발명 3치 논리 함수 회로에 있어서는, 17 종류의 1변수 3치 논리 함수 회로만을 이용하여 조직적으로 실현할 수 있다.

본 발명의 실시형태로서 나타내는 3치 논리 함수 회로는, 이와 같은 전발명 3치 논리 함수 회로를 개량한 것이다. 즉, 전발명 3치 논리 함수 회로는, 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 기본 회로의 종류를 현저하게 삭감하고, 17 종류의 1변수 3치 논리 함수 회로 및 3 개의 MOS 트랜스퍼 게이트를 이용하여 조직적으로 실현할 수 있는 지침을 부여함과 함께, 모든 3치 논리 소자를 1변수 3치 논리 함수 회로만을 이용하여 구성함으로써, 상승 및 하강의 스위칭 시간의 비대칭성을 현저하게 작게 할 수 있는 것을 나타낸 것이다.

이에 대하여, 본 발명의 실시형태로서 나타내는 3치 논리 함수 회로는, 3 개의 MOS 트랜스퍼 게이트에 있어서 제어 신호와의 사이에서 트랜스퍼 게이트 논리를 구성함으로써, 트랜스퍼 게이트의 제어에 필요하게 되는 논리 함수 회로수를 6 개에서 4 개로 삭감하고, 모든 2변수 3치 논리 함수 회로를 실현하기 위해 필요하게 되는 트랜지스터수를 현저하게 삭감한다. 또, 이 3치 논리 함수 회로는, 입력 a 에 대해 출력을 얻는 1변수 3치 논리 함수 회로의 실현법에 있어서, 당해 1변수 논리 함수 회로를 구성하는 MOS 트랜지스터의 임계값 전압을 최적화하고, 논리 함수 회로의 동작 속도의 향상과, 파형의 대칭성 향상을 도모한다.

이하, 이와 같은 3치 논리 함수 회로에 대해 설명한다.

3치 논리 함수 회로는, 도 2 에 나타내는 바와 같이, p 형 MOS 트랜지스터와 n 형 MOS 트랜지스터로 구성된 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 구비한다. 즉, 이 3치 논리 함수 회로는, 전발명 3치 논리 함수 회로와 동일하게, 입력에 따라 도통 또는 차단되는 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 구비하고, 이들 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 도통 또는 차단함으로써, 출력 단자 (Y) 로부터 출력되는 값이 결정된다. 구체적으로는, 3치 논리 함수 회로는, 트랜스퍼 게이트 (T1) 에 의해 입력 a=-1 에 대한 출력을 선택하고, 트랜스퍼 게이트 (T2) 에 의해 입력 a=0 에 대한 출력을 선택하고, 트랜스퍼 게이트 (T3) 에 의해 입력 a=1 에 대한 출력을 선택하도록 구성된다.

트랜스퍼 게이트 (T1) 의 2 개의 제어 단자 (C-T1, D-T1) 에는, 각각 입력 a=(-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 1변수 3치 논리 함수 회로 (C1) 와, 이것과 상보 대칭인 1변수 3치 논리 함수 회로 (D1) 가 접속된다. 또, 트랜스퍼 게이트 (T3) 의 2 개의 제어 단자 (C-T3, D-T3) 에는, 각각 입력 a=(-1, 0, 1) 에 대해 출력 (-1, -1, 1) 을 얻는 1변수 3치 논리 함수 회로 (C3) 와, 이것과 상보 대칭인 1변수 3치 논리 함수 회로 (D3) 가 접속된다.

여기에서, 트랜스퍼 게이트 (T2) 는, 4 개의 제어 단자 (C-T2a, C-T2b, D-T2a, D-T2b) 를 갖는다. 이들 트랜스퍼 게이트 (T2) 의 4 개의 제어 단자 (C-T2a, C-T2b, D-T2a, D-T2b) 에는, 각각 1변수 3치 논리 함수 회로 (D1) 와, 1변수 3치 논리 함수 회로 (D3) 와, 1변수 3치 논리 함수 회로 (C3) 와, 1변수 3치 논리 함수 회로 (C1) 가 접속된다. 즉, 3치 논리 함수 회로에 있어서는, 입력 a=(-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 1변수 3치 논리 함수 회로 (C1) 의 출력을, 트랜스퍼 게이트 (T1) 의 제어 단자 (C-T1) 와 함께, 트랜스퍼 게이트 (T2) 의 제어 단자 (D-T2b) 에 접속하고, 입력 a=(-1, 0, 1) 에 대해 출력 (-1, 1, 1) 을 얻는 1변수 3치 논리 함수 회로 (D1) 의 출력을, 트랜스퍼 게이트 (T1) 의 제어 단자 (D-T1) 와 함께, 트랜스퍼 게이트 (T2) 의 제어 단자 (C-T2a) 에 접속한다. 또, 3치 논리 함수 회로에 있어서는, 입력 a=(-1, 0, 1) 에 대해 출력 (-1, -1, 1) 을 얻는 1변수 3치 논리 함수 회로 (C3) 의 출력을, 트랜스퍼 게이트 (T3) 의 제어 단자 (C-T3) 와 함께, 트랜스퍼 게이트 (T2) 의 제어 단자 (D-T2a) 에 접속하고, 입력 a=(-1, 0, 1) 에 대해 출력 (1, 1, -1) 을 얻는 1변수 3치 논리 함수 회로 (D3) 의 출력을, 트랜스퍼 게이트 (T3) 의 제어 단자 (D-T3) 와 함께, 트랜스퍼 게이트 (T2) 의 제어 단자 (C-T2b) 에 접속한다.

또, 트랜스퍼 게이트 (T1, T2, T3) 의 입력 단자에는, 각각 입력 b 에 대해 출력을 얻는 1변수 3치 논리 함수 회로 (B1, B2, B3) 가 접속되고, 이들 트랜스퍼 게이트 (T1, T2, T3) 의 출력 단자 (Y-T1, Y-T2, Y-T3) 는, 당해 3치 논리 함수 회로의 출력 단자 (Y) 로서 와이어드 오어 접속된다.

이와 같은 트랜스퍼 게이트 (T1, T2, T3) 중, 트랜스퍼 게이트 (T1, T3) 는, 각각 도 3a 에 나타내는 바와 같이, 정의 임계값 전압을 갖는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt) 와, 부의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt) 를 병렬로 접속하여 구성된다. 정의 임계값 전압을 갖는 n 형 MOS 트랜지스터 (nt) 는, 예를 들어 0.2V 등의 통상의 인핸스먼트형 트랜지스터보다 작은 임계값 전압을 갖는 것으로 한다. 또, 부의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt) 도 동일하게, 예를 들어 -0.2V 등의 통상의 인핸스먼트형 트랜지스터보다 절대값이 작은 임계값 전압을 갖는 것으로 한다. n 형 MOS 트랜지스터 (nt) 의 제어 단자 (C-T1 (C-T3)) 는, 제어 입력 1 에서 온 상태가 됨과 함께, 제어 입력 -1 에서 오프 상태가 되고, p 형 MOS 트랜지스터 (pt) 의 제어 단자 (D-T1 (D-T3)) 는, 제어 단자 (C-T1 (D-T1)) 와 상보 대칭이며, 제어 입력 -1 에서 온 상태가 됨과 함께, 제어 입력 1 에서 오프 상태가 된다.

한편, 트랜스퍼 게이트 (T2) 는, 도 3b 에 나타내는 바와 같이, 정의 임계값 전압을 갖는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt1, nt2) 를 직렬로 접속한 스위치쌍과, 부의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt1, pt2) 를 직렬로 접속한 스위치쌍을 병렬로 접속하여 구성된다. 정의 임계값 전압을 갖는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt1, nt2) 는, 예를 들어 0.2V 등의 통상의 인핸스먼트형 트랜지스터보다 작은 임계값 전압을 갖는다. 또, 부의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt1, pt2) 도 동일하게, 예를 들어 -0.2V 등의 통상의 인핸스먼트형 트랜지스터보다 절대값이 작은 임계값 전압을 갖는 것으로 한다.

이와 같은 트랜스퍼 게이트 (T2) 에 있어서, 제어 단자 (C-T2a) 는, 직렬의 관계에 있는 n 형 MOS 트랜지스터 (nt1) 에 접속되고, 제어 단자 (C-T2b) 는, n 형 MOS 트랜지스터 (nt2) 에 접속된다. 또, 제어 단자 (D-T2a) 는, 직렬의 관계에 있는 p 형 MOS 트랜지스터 (pt1) 에 접속되고, 제어 단자 (D-T2b) 는, p 형 MOS 트랜지스터 (pt2) 에 접속된다.

또한, 제어 단자 (C-T2a) 에는, 입력 a=(-1, 0, 1) 에 대해 출력 (-1, 1, 1) 을 얻는 1변수 3치 논리 함수 회로 (D1) 의 출력이 접속되고, 제어 단자 (C-T2b) 에는, 입력 a=(-1, 0, 1) 에 대해 출력 (1, 1, -1) 을 얻는 1변수 3치 논리 함수 회로 (D3) 의 출력이 접속된다. 여기에서, 트랜스퍼 게이트 (T2) 에 있어서는, 제어 단자 (C-T2a) 에 의해 제어되는 스위치로서의 n 형 MOS 트랜지스터 (nt1) 와, 제어 단자 (C-T2b) 에 의해 제어되는 스위치로서의 n 형 MOS 트랜지스터 (nt2) 는 직렬로 접속되어 있으므로, 제어 신호 (-1, 1, 1) 과 제어 신호 (1, 1, -1) 의 논리곱 (AND) 인 (-1, 1, -1) 에 의해 제어되는 것과 등가이다. 즉, n 형 MOS 트랜지스터 (nt1, nt2) 로 이루어지는 스위치쌍은, 제어 입력 0 일 때에만 온 상태가 됨과 함께, 제어 입력 -1, 1 에서 오프 상태가 된다.

또, 제어 단자 (D-T2a) 에는, 입력 a=(-1, 0, 1) 에 대해 출력 (-1, -1, 1) 을 얻는 1변수 3치 논리 함수 회로 (C3) 의 출력이 접속되고, 제어 단자 (D-T2b) 에는, 입력 a=(-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 1변수 3치 논리 함수 회로 (C1) 의 출력이 접속된다. 여기에서, 트랜스퍼 게이트 (T2) 에 있어서는, 제어 단자 (D-T2a) 에 의해 제어되는 스위치로서의 p 형 MOS 트랜지스터 (pt1) 와, 제어 단자 (D-T2b) 에 의해 제어되는 스위치로서의 p 형 MOS 트랜지스터 (pt2) 는 직렬로 접속되어 있으므로, 제어 신호 (-1, -1, 1) 과 제어 신호 (1, -1, -1) 의 부논리의 논리곱 (NOR) 인 (1, -1, 1) 에 의해 제어되는 것과 등가이다. 즉, p 형 MOS 트랜지스터 (pt1, pt2) 로 이루어지는 스위치쌍은, 제어 입력 0 일 때에만 온 상태가 됨과 함께, 제어 입력 -1, 1 에서 오프 상태가 된다.

이상으로부터, 트랜스퍼 게이트 (T2) 는, 제어 입력 0 일 때에만 온 상태가 됨과 함께, 제어 입력 -1, 1 에서 오프 상태가 되는 동작을 실시한다.

또, 3치 논리 함수 회로에 있어서, 1변수 3치 논리 함수 회로 (B1, B2, B3) 는, 각각 입력 b=(-1, 0, 1) 에 대해, (p, q, r), (s, t, u), (x, y, z) 를 부여하기로 한다. 단, p, q, r, s, t, u, x, y, z 는, 각각 -1, 0, 1 중 어느 하나의 값을 취하는 것이다. 이와 같은 3치 논리 함수 회로에 의해 실현할 수 있는 2변수 3치 논리 함수는, 다음 표 1 에 나타내는 바와 같이 부여된다.

[표 1]

2변수 3치 논리 함수

1변수 3치 논리 함수 회로는, 다음 표 2 에 나타내는 27 종류의 1변수 3치 논리 함수 중 어느 하나를 실현하는 것이다. 먼저 도 2 에 나타낸 제어 단자 (C-T1, D-T1, C-T2a, C-T2b, D-T2a, D-T2b, C-T3, D-T3) 의 각각에 접속되는 3치 논리 함수 회로 (C1, D1, C3, D3) 는, 각각 함수 f₁₉, f₀₉, f₀₃, f₂₅ 를 실현하는 것이다.

[표 2]

1변수 3치 논리 함수

이들 1변수 3치 논리 함수 중, 함수 f₀₁ 은 항등적으로 -1 이고, 함수 f₁₄ 는 항등적으로 0 이고, 함수 f₂₇ 은 항등적으로 1 이므로, 특별한 회로는 불필요하다.

또, 함수 f₀₂ 와 f₂₆, 함수 f₀₃ 과 f₂₅, 함수 f₀₄ 와 f₂₄, 함수 f₀₅ 와 f₂₃, 함수 f₀₆ 와 f₂₂, 함수 f₀₇ 과 f₂₁, 함수 f₀₈ 과 f₂₀, 함수 f₀₉ 와 f₁₉, 함수 f₁₀ 과 f₁₈, 함수 f₁₁과 f₁₇, 함수 f₁₂ 와 f₁₆, 함수 f₁₃ 과 f₁₅ 는, 각각 서로 상보 대칭인 관계에 있다. 이 중, 함수 f₀₆ 은 (-1, 0, 1) 을 입력으로 하고, (-1, 0, 1) 을 출력으로 한다. 즉, 함수 f₀₆ 은 출력=입력이고, 통과 (Through) 이다. 또, 함수 f₂₂ 는 (-1, 0, 1) 을 입력으로 하고, (1, 0, -1) 을 출력으로 한다. 즉, 함수 f₂₂ 는 출력=입력의 부정이므로, 2치 논리의 인버터에 상당한다. 따라서, MOS 트랜지스터에 의해 실현해야 할 1변수 3치 논리 함수 회로는, 함수 f₁₅∼f₂₆ 의 12 종류가 된다. 함수 f₀₂∼f₀₄, 함수 f₀₆∼f₁₃ 은, 각각 이들과 상보 대칭인 함수 f₂₆∼f₂₄, 함수 f₂₂∼f₁₅의 후단에 인버터를 형성함으로써 실현할 수 있다. 또한, 논리 함수에 따라서는, 출력이 -1, 0, 1 의 3치 중 2치밖에 취하지 않는 경우에는, 인버터 f₂₂ 가 아니고, 간단한 회로로 실현할 수 있다. 이것에 대해서는, 후술하기로 한다.

다음으로, 이들 12 종류의 1변수 3치 논리 함수 회로의 구체적인 실현법에 대해 설명한다.

3치를 (-1, 0, 1) 로 한다. 3 종류의 소스 논리값 -1, 0, 1 이 있고, 각각의 입력 단자와 출력 단자 사이에, 도 4a 내지 도 4c 에 나타내는 바와 같이, 스 위치를 형성하는 구성을 생각한다. 또한, 논리값 -1 에는 -1V를 가정하고, 논리값 0 에는 0V를 가정하고, 논리값 1 에는 +1V를 가정한다.

먼저, 소스 논리값이 -1 인 경우를 생각한다.

MOS 트랜지스터의 소스 전극을 -1V에 접속했을 때, 게이트 전압을 +1V로 하면, 게이트·소스간 전압 (V_gs) 은 2V가 된다. 이 때, MOS 트랜지스터가 온 상태가 되기 위해서는, 도 5a 에 나타내는 바와 같이, 인핸스먼트형의 n 형 MOS 트랜지스터를 이용하고, 임계값 전압을 1.5V로 하면 된다. 이 인핸스먼트형의 n 형 MOS 트랜지스터를 NE 로 약기하기로 한다.

또, MOS 트랜지스터의 소스 전극을 -1V에 접속했을 때, 게이트 전압을 0V로 하면, 게이트·소스간 전압 (V_gs) 은 1V가 된다. 이 때, MOS 트랜지스터가 온 상태가 되기 위해서는, 도 5b 에 나타내는 바와 같이, 인핸스먼트형의 n 형 MOS 트랜지스터를 사용하고, 임계값 전압을 0.5V로 하면 된다. 이 스위치는, 임계값 전압이 0.5V이므로, 입력 0 (V_gs=1.0) 과 입력 1 (V_gs=2.0) 의 양방의 경우에 온 상태가 된다. 이 인핸스먼트형의 n 형 MOS 트랜지스터를 ne 로 약기하기로 한다.

또한, 이들을 정리하면, 다음 표 3 에 나타내는 바와 같이 된다.

[표 3]

소스 논리값이 -1 인 경우

다음으로, 소스 논리값이 1 인 경우를 생각한다.

MOS 트랜지스터의 소스 전극을 +1V에 접속했을 때, 게이트 전압을 -1V로 하면, 게이트·소스간 전압 (V_gs) 은 -2V가 된다. 이 때, MOS 트랜지스터가 온 상태가 되기 위해서는, 도 6a 에 나타내는 바와 같이, 인핸스먼트형의 p 형 MOS 트랜지스터를 이용하고, 임계값 전압을 -1.5V로 하면 된다. 이 인핸스먼트형의 p 형 MOS 트랜지스터를 PE 로 약기하기로 한다.

또, MOS 트랜지스터의 소스 전극을 +1V에 접속했을 때, 게이트 전압을 0V로 하면, 게이트·소스간 전압 (V_gs) 은 -1V가 된다. 이 때, MOS 트랜지스터가 온 상태가 되기 위해서는, 도 6b 에 나타내는 바와 같이, 인핸스먼트형의 p 형 MOS 트랜지스터를 이용하고, 임계값 전압을 -0.5V로 하면 된다. 이 스위치는, 임계값 전압이 -0.5V이므로, 입력 0 (V_gs=-1.0) 과 입력 1 (V_gs=-2.0) 의 양방의 경우에 온 상태가 된다. 이 인핸스먼트형의 p 형 MOS 트랜지스터를 pe 로 약기하기로 한다.

또한, 이들을 정리하면, 다음 표 4 에 나타내는 바와 같이 된다.

[표 4]

소스 논리값이 1 인 경우

다음으로, 소스 논리값이 0 인 경우를 생각한다.

MOS 트랜지스터의 소스 전극을 0V에 접속했을 때, 게이트 전압을 +1V로 하면, 게이트·소스간 전압 (V_gs) 은 1V가 된다. 이 때, MOS 트랜지스터가 온 상태가 되기 위해서는, 도 7a 에 나타내는 바와 같이, 인핸스먼트형의 n 형 MOS 트랜지스터를 이용하고, 임계값 전압을 0.5V로 하면 된다. 이 인핸스먼트형의 n 형 MOS 트랜지스터는, 도 5b 를 이용하여 정의한 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 이다.

또, MOS 트랜지스터의 소스 전극을 0V에 접속했을 때, 게이트 전압을 -1V로 하면, 게이트·소스간 전압 (V_gs) 은 -1V가 된다. 이 때, MOS 트랜지스터가 온 상태가 되기 위해서는, 도 7b 에 나타내는 바와 같이, 인핸스먼트형의 p 형 MOS 트랜지스터를 이용하고, 임계값 전압을 -0.5V로 하면 된다. 이 인핸스먼트형의 p 형 MOS 트랜지스터는, 도 6b 를 이용하여 정의한 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 이다.

또한, MOS 트랜지스터의 소스 전극을 0V에 접속했을 때, 게이트 전압을 0V로 하면, 게이트·소스간 전압 (V_gs) 은 0V가 된다. 이 때, MOS 트랜지스터가 온 상태가 되기 위해서는, 도 7c 에 나타내는 바와 같이, 디플리션형의 n 형 MOS 트랜지스터 (또는 p 형 MOS 트랜지스터) 를 이용하고, 임계값 전압을 -0.5V (또는 +0.5V) 로 하면 된다. 이 디플리션형의 n 형 MOS 트랜지스터 (또는 p 형 MOS 트랜지스터) 를 nd (pd) 로 약기하기로 한다.

디플리션형의 n 형 MOS 트랜지스터 (nd) 를 사용한 경우에는, 스위치는 입력 0 (V_gs=0.0) 과 입력 1 (V_gs=1.0) 의 양방의 경우에 온 상태가 된다. 또, 스위치는, 디플리션형의 p 형 MOS 트랜지스터 (pd) 를 사용한 경우에는, 입력 0 (V_gs=0.0) 과 입력 -1 (V_gs=-1.0) 의 양방의 경우에 온 상태가 된다.

또한, 이들을 정리하면, 다음 표 5 에 나타내는 바와 같이 된다.

[표 5]

소스 논리값이 0 인 경우

상기 표 5 로부터, 소스 논리값이 0 인 경우에는, 입력 0 인 경우에만 출력 0 을 출력하는 회로로서, 다음 표 6 및 도 8 에 나타내는 바와 같이, 소스 논리값 0 인 입력 단자와 출력 단자 사이에, 디플리션형의 n 형 MOS 트랜지스터 (nd) 와, 디플리션형의 p 형 MOS 트랜지스터 (pd) 를 직렬로 접속하여 삽입하면 되는 것을 알 수 있다.

[표 6]

nd 와 pd 의 직렬

또, 상기 표 5 로부터, 소스 논리값이 0 인 경우에는, 입력 -1, 1 의 어느 경우에도 출력 0 을 출력하는 회로로서, 다음 표 7 및 도 9 에 나타내는 바와 같이, 소스 논리값 0 인 입력 단자와 출력 단자 사이에, 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 와, 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 병렬로 접속하여 삽입하면 되는 것을 알 수 있다.

[표 7]

ne 와 pe 의 병렬

여기에서, 이와 같은 회로에 있어서, MOS 트랜지스터의 백 게이트 전극 (기반 바이어스) 의 접속에 대해 설명한다.

백 게이트 전극은, 통상 전원에 접속된다. 부전압을 급전하는 전원에 접속되는 n 형 MOS 트랜지스터 (NE, ne, nt), 및 정전압을 급전하는 전원에 접속되는 p 형 MOS 트랜지스터 (PE, pe, pt) 에 대해서는 이 방법이면 된다. 그러나, 0V 를 전원으로 하는 MOS 트랜지스터 (nd, nt, ne, pd, pt, pe) 의 백 게이트 전극을, 0V의 전원에 접속한 경우에는, 출력 단자의 전압이 정 또는 부가 되어 있는 경우에는, 백 게이트 전극과 드레인 전극 사이에 형성되는 접합 다이오드를 통해 대전류가 흐른다. 예를 들어, n 형 MOS 트랜지스터 (nd, nt, ne) 에 대해서는, 출력 단자 전압이 부인 경우에는, 소스 전압과 드레인 전압의 역전이 생기고, 백 게이트 전극과 드레인 전극 사이에 형성되는 PN 접합을 통해 순방향 전류가 흐른다. 또, p 형 MOS 트랜지스터 (pd, pt, pe) 에 대해서는, 출력 단자 전압이 정인 경우에는, 소스 전압과 드레인 전압의 역전이 생기고, 소스 전극과 백 게이트 전극과 드레인 전극 사이에 형성되는 PN 접합을 통해 순방향 전류가 흐른다.

이와 같은 현상의 발생을 방지하기 위해, 0V의 전원에 접속되는 MOS 트랜지스터이어도, n 형 MOS 트랜지스터는 부전압을 급전하는 전원에 접속함과 함께, p 형 MOS 트랜지스터는 정전압을 급전하는 전원에 접속한다. 이에 의해, 출력 단자의 전압이 정 또는 부가 된 경우에도, 백 게이트 전극과 드레인 전극 사이에 PN 접합을 통한 순방향 전류가 흐르는 사태를 회피할 수 있다.

따라서, 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T1, T3) 를 구성하는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt) 의 백 게이트 전극을, 부전압을 급전하는 전원에 접속함과 함께, 인핸스먼트형의 p 형 MOS 트랜지스터 (pt) 의 백 게이트 전극을, 정전압을 급전하는 전원에 접속한다. 마찬가지로, 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T2) 를 구성하는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt1, nt2) 의 백 게이트 전극을, 부전압을 급전하는 전원에 접속함과 함 께, 인핸스먼트형의 p 형 MOS 트랜지스터 (pt1, pt2) 의 백 게이트 전극을, 정전압을 급전하는 전원에 접속한다.

그런데, 상기 표 2 에 나타낸 27 종류의 1변수 3치 논리 함수는 이하와 같이 분류할 수 있다.

상기 표 2 중, 1 단의 CMOS (Complementary MOS) 회로에 의해 실현할 수 있는 것은, 입력 x 에 대해 논리 함수 f(x) 가 f(-1)≥f(0)≥f(1) 이 되는 관계에 있는 경우뿐이다. 이하, 이와 같은 함수를 반전 함수 (reverse function) 로 하기로 한다. 즉, 반전 함수란, 입력 x 의 대소 관계와 논리 함수 f(x) 의 대소 관계가 역전된 것이다. 반전 함수는, 상기 표 2 에 나타낸 27 종류의 1변수 3치 논리 함수 중, 함수 f₁₀, f₁₃, f₁₉, f₂₂, f₂₃, f₂₅, f₂₆이다. 이것을 분류 1 로 한다.

상기 표 2 에 나타낸 27 종류의 1변수 3치 논리 함수 중, 함수 f₀₂∼f₀₅, 함수 f₀₇∼f₀₉, 함수 f₁₅∼f₁₈, 함수 f₂₀, f₂₁, f₂₄는 반전 함수가 아니므로, 1 단의 CMOS 회로에 의해서는 실현할 수 없다. 이들 1변수 3치 논리 함수 중, 함수 f₀₂∼f₀₅, 함수 f₀₇∼f₀₉ 는, 각각 함수 f₂₆∼f₂₃, 함수 f₂₁∼f₁₉ 와 상보 대칭의 관계에 있으므로, 원리적으로는 함수 f₂₆∼f₁₉를 실현하고, 그 후단에 인버터 (f₂₂) 를 형성하면 된다. 이것을 분류 2 로 한다.

또, 함수 f₁₅ 는 반전 함수 f₁₃ 과 상보 대칭이고, 또한 함수 f₁₈ 은 반전 함 수 f₁₀ 과 상보 대칭이므로, 반전 함수 f₁₃, f₁₀ 의 각각의 후단에 인버터 (f₂₃) 를 형성하면 된다. 이것도 분류 2 로 한다.

또한, 상기 표 2 에 나타낸 27 종류의 1변수 3치 논리 함수 중, 함수 f₁₁과 f₁₇, 함수 f₁₂와 f₁₆은 각각 상보 대칭의 관계에 있지만, 반전 함수는 아니므로, 1 단의 CMOS 회로에 의해서는 실현할 수 없다. 여기에서는, 함수 f₁₁, f₁₂는 각각 2 단의 CMOS 회로에 의해 실현하기로 한다. 이것을 분류 3 으로 한다.

또한, 함수 f₁₇, f₁₆은 각각 함수 f₁₁, f₁₂ 의 후단에 인버터를 형성함으로써 실현할 수도 있는데, 3 단의 CMOS 회로가 된다. 그래서, 함수 f₁₁과 f₁₇, 함수 f₁₂ 와 f₁₆ 의 상보 대칭성에 주목하면, 직접 2 단의 CMOS 회로에 의해 실현할 수 있다. 이것을 분류 3' 로 한다.

또, 나머지 함수 f₂₀, f₂₁, f₂₄ 는 반전 함수가 아니므로, 2 단의 CMOS 회로에 의해 실현한다. 이것도 분류 3 으로 한다. 또한, 함수 f₀₈, f₀₇, f₀₄ 는, 각각 함수 f₂₀, f₂₁, f₂₄의 상보 대칭성에서, 직접 2 단의 CMOS 회로에 의해서도 실현할 수 있다. 이것도 분류 3' 로 한다.

이상으로부터, 실현해야 할 회로는, 분류 1 로 분류된 반전 회로인 f₁₀, f₁₃, f₁₉, f₂₂, f₂₃, f₂₅, f₂₆의 7 종류, 및 분류 3 으로 분류된 반전 회로가 아닌 f₁₁, f₁₂, f₂₀, f₂₁, f₂₄ 의 5 종류의 합계 12 종류이다. 또한, 이들 12 종류의 회로 외에, 상보 대칭성에서 직접 2 단의 CMOS 회로에 의해 실현할 수 있는 분류 3' 로 분류된 함수 f₀₄, f₀₇, f₀₈, f₁₆, f₁₇ 의 5 종류를 더한 합계 17 종류를 실현하면 된다.

분류 2 로 한 함수 f₀₂∼f₀₉ 중, 나머지는 함수 f₀₂, f₀₃, f₀₅, f₀₉ 이다. 이 중, 함수 f₀₂=(-1, -1, 0) 은 함수 f₂₆=(1, 1, 0) 의 후단에 인버터 (f₁₃=(0, 0, -1)) 를 형성함으로써 실현할 수 있다. 또, 함수 f₀₃=(-1, -1, 1) 은, 함수 f₂₅=(1, 1, -1) 의 후단에 인버터 (f₁₉=(1, -1, -1)) 를 형성함으로써 실현할 수 있다. 또한, 함수 f₀₅=(-1, 0, 0) 은, 함수 f₂₃=(1, 0, 0) 의 후단에 인버터 (f₁₃=(0, 0, -1)) 를 형성함으로써 실현할 수 있다. 또한, 함수 f₀₉=(-1, 1, 1) 은, 함수 f₁₉=(1, -1, -1) 의 후단에 인버터 (f₂₅=(1, 1, -1)) 를 형성함으로써 실현할 수 있다.

또한, 이들 함수 f₀₂, f₀₃, f₀₅, f₀₉ 에는 각각 6 가지의 실현법이 있다. 이 중, 가장 일반적인 인버터 (f₂₂=(1, 0, -1)) 를 사용하는 것을 제외하면, 4 가지 실현법이 있다. 예를 들어, 함수 f₀₃ 은 후단의 인버터를 f₂₅=(1, 1, -1) 로 해도 된다. 또, 일본 공표특허공보 2002-517937호에 기재된 회로에 있어서는, 전단의 소자를 함수 f₂₅=(1, 1, -1) 또는 함수 f₁₉=(1, -1, -1) 중 어느 하나로 통일하 고 있다.

이상을 정리하면, 다음 표 8 이 얻어진다.

[표 8]

1변수 3치 논리 함수의 실현법에 의한 분류

이와 같이 분류되는 각 함수는 이하와 같이 하여 실현할 수 있다.

먼저, 분류 1 로 분류된 1 단의 CMOS 회로에 의해 실현할 수 있는 7 종류의 반전 함수 f₁₀, f₁₃, 1₁₉, f₂₂, f₂₃, f₂₅, f₂₆ 의 실현법에 대해 설명한다.

함수 f₁₀ 은 (-1, 0, 1) 을 입력으로 하고, (0, -1, -1) 을 출력으로 한다. 따라서, 함수 f₁₀ 은, 도 10 에 나타내는 바와 같이, 소스 논리값 0 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 입력 b 로 구동함과 함께, 소스 논리값 -1 에 대해 입력 0, 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구동함으로써 실 현할 수 있다.

또, 함수 f₁₃ 은 (-1, 0, 1) 을 입력으로 하고, (0, 0, -1) 을 출력으로 한다. 따라서, 함수 f₁₃ 은, 도 11 에 나타내는 바와 같이, 소스 논리값 0 에 대해 입력 -1, 0 인 경우에 온 상태가 되도록, 디플리션형의 p 형 MOS 트랜지스터 (pd) 를 입력 b 로 구동함과 함께, 소스 논리값 -1 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (NE) 를 입력 b 로 구동함으로써 실현할 수 있다.

또한, 함수 f₁₉ 는 (-1, 0, 1) 을 입력으로 하고, (1, -1, -1) 을 출력으로 한다. 따라서, 함수 f₁₉ 는, 도 12 에 나타내는 바와 같이, 소스 논리값 1 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (PE) 를 입력 b 로 구동함과 함께, 소스 논리값 -1 에 대해 입력 0, 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구동함으로써 실현할 수 있다.

또한, 함수 f₂₂ 는 (-1, 0, 1) 을 입력으로 하고, (1, 0, -1) 을 출력으로 한다. 따라서, 함수 f₂₂ 는, 도 13 에 나타내는 바와 같이, 소스 논리값 1 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (PE) 를 입력 b 로 구동함과 함께, 소스 논리값 0 에 대해 입력 0 인 경우에 온 상태가 되도록, 디플리션형의 n 형 MOS 트랜지스터 (nd) 와 디플리션형의 p 형 MOS 트랜지스터 (pd) 의 직렬 회로를 입력 b 로 구동히고, 또한 소스 논리값 -1 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (NE) 를 입력 b 로 구동함으로써 실현할 수 있다.

또, 함수 f₂₃ 은 (-1, 0, 1) 을 입력으로 하고, (1, 0, 0) 을 출력으로 한다. 따라서, 함수 f₂₃ 은, 도 14 에 나타내는 바와 같이, 소스 논리값 1 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (PE) 를 입력 b 로 구동함과 함께, 소스 논리값 0 에 대해 입력 0, 1 인 경우에 온 상태가 되도록, 디플리션형의 n 형 MOS 트랜지스터 (nd) 를 입력 b 로 구동함으로써 실현할 수 있다.

또한, 함수 f₂₅ 는 (-1, 0, 1) 을 입력으로 하고, (1, 1, -1) 을 출력으로 한다. 따라서, 함수 f₂₅ 는, 도 15 에 나타내는 바와 같이, 소스 논리값 1 에 대해 입력 -1, 0 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 입력 b 로 구동함과 함께, 소스 논리값 -1 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (NE) 를 입력 b 로 구동함으로써 실현할 수 있다.

또한, 함수 f₂₆ 은 (-1, 0, 1) 을 입력으로 하고, (1, 1, 0) 을 출력으로 한다. 따라서, 함수 f₂₆ 은, 도 16 에 나타내는 바와 같이, 소스 논리값 1 에 대해 입력 -1, 0 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 입력 b 로 구동함과 함께, 소스 논리값 0 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구동함으로써 실현할 수 있다.

이와 같이, 분류 1 로 분류된 7 종류의 반전 함수 f₁₀, f₁₃, f₁₉, f₂₂, f₂₃, f₂₅, f₂₆은, 1 단의 CMOS 회로에 의해 실현할 수 있다.

다음으로, 분류 3 으로 분류된 1 단의 CMOS 회로에 의해서는 실현할 수 없는 5 종류의 함수 f₁₁, f₁₂, f₂₀, f₂₁, f₂₄의 실현법에 대해 설명한다. 이들 함수 f₁₁, f₁₂, f₂₀, f₂₁, f₂₄ 는, 입력 (-1, 0, 1) 을 2치 (1, 1, -1) 로 변환하는 부가 회로 (f₂₅) 가 입력측에 필요하고, 2 단의 CMOS 회로가 된다. 또한, 이하에서는, 인핸스먼트형의 n 형 MOS 트랜지스터 (nt) 및 p 형 MOS 트랜지스터 (pt) 는, 각각 통상의 임계값 전압보다 절대값이 작은 임계값 전압을 갖는 인핸스먼트형 MOS 트랜지스터를 나타내고, 예를 들어 각각의 임계값 전압을 0.2V, -0.2V로 한다.

함수 f₁₁ 은, (-1, 0, 1) 을 입력으로 하고, (0, -1, 0) 을 출력으로 한다. 따라서, 함수 f₁₁ 은, 도 17 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₂₅=(1, 1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 0 에 대해 입력 -1, 1 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 의 병렬 회로를 삽입하고, 일방의 p 형 MOS 트랜지스터 (pe1) 를 입력 b 로 구동함과 함께, 타방의 p 형 MOS 트랜지스터 (pe2) 를 입력 b 의 반전 출력

로 구동하 도록 구성된다. 그리고, 함수 f₁₁ 은, 소스 논리값 -1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne, NE) 의 직렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구동함과 함께, 타방의 n 형 MOS 트랜지스터 (NE) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₁₁ 의 동작은 다음 표 9 에 나타내는 바와 같다.

[표 9]

동작 비반전 함수 f₁₁

또, 함수 f₁₂ 는 (-1, 0, 1) 을 입력으로 하고, (0, -1, 1) 을 출력으로 한다. 따라서, 함수 f₁₂ 는, 도 18 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₂₅=(1, 1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 0 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 입력 b 로 구동하도록 구성된다. 또, 함수 f₁₂ 는, 소스 논리값 -1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne, NE) 의 직렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구 동함과 함께, 타방의 n 형 MOS 트랜지스터 (NE) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₁₂ 는, 소스 논리값 1 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (PE) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₁₂ 의 동작은 다음 표 10 에 나타내는 바와 같다.

[표 10]

동작 비반전 함수 f₁₂

또한, 함수 f₂₀ 은 (-1, 0, 1) 을 입력으로 하고, (1, -1, 0) 을 출력으로 한다. 따라서, 함수 f₂₀ 은, 도 19 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₂₅=(1, 1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 1 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (PE) 를 입력 b 로 구동하도록 구성된다. 또, 함수 f₂₀ 은, 소스 논리값 -1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne, NE) 의 직렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구동함과 함께, 타방의 n 형 MOS 트랜지스터 (NE) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₂₀ 은, 소스 논리값 0 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₂₀ 의 동작은 다음 표 11 에 나타내는 바와 같다.

[표 11]

동작 비반전 함수 f₂₀

여기에서, 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터로서 통상의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 이용하고 있는데, 본원 출원인은, 통상의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 대신에, 당해 p 형 MOS 트랜지스터 (pe) 의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt) 를 사용함으로써, 동작 속도나 파형의 대칭성에 대한 특성이 양호해지는 것을 확인하고 있다. 즉, 함수 f₂₀ 은, 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터로서, 통상의 인핸스먼트형의 p 형 트랜지스터 (pe) 를 이용해도 되는데, 그 통상의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt) 를 사용함으로써, 당해 3치 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있다.

또한, 함수 f₂₁ 은 (-1, 0, 1) 을 입력으로 하고, (1, -1, 1) 을 출력으로 한다. 따라서, 함수 f₂₁ 은, 도 20 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₂₅=(1, 1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 1 에 대해 입력 -1, 1 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 p 형 MOS 트랜지스터 (PE) 의 병렬 회로를 삽입하고, 일방의 p 형 MOS 트랜지스터 (PE1) 를 입력 b 로 구동함과 함께, 타방의 p 형 MOS 트랜지스터 (PE2) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₂₁ 은, 소스 논리값 -1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne, NE) 의 직렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구동함과 함께, 타방의 n 형 MOS 트랜지스터 (NE) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₂₁ 의 동작은, 다음 표 12 에 나타내는 바와 같다.

[표 12]

동작 비반전 함수 f₂₁

또, 함수 f₂₄ 는 (-1, 0, 1) 을 입력으로 하고, (1, 0, 1) 을 출력으로 한다. 따라서, 함수 f₂₄ 는, 도 21 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₂₅=(1, 1, -1) 에 통과시켜 그 출력을

로 구동하도록 구성된다. 그리고, 함수 f₂₄ 는, 소스 논리값 0 에 대해 입력 0 인 경우에 온 상태가 되도록, 디플리션형의 n 형 MOS 트랜지스터 (nd) 와 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 의 직렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (nd) 를 입력 b 로 구동함과 함께, 타방의 n 형 MOS 트랜지스터 (ne) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₂₄ 의 동작은 다음 표 13 에 나타내는 바와 같다.

[표 13]

동작 비반전 함수 f₂₄

여기에서, 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터로 서, 통상의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 를 이용하고 있는데, 본원 출원인은, 통상의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 대신에, 당해 n 형 MOS 트랜지스터 (ne) 의 임계값 전압보다 절대값이 작은 정의 임계값 전압을 갖는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt) 를 사용함으로써, 동작 속도나 파형의 대칭성에 대한 특성이 양호해지는 것을 확인하고 있다. 즉, 함수 f₂₄ 는, 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터로서, 통상의 인핸스먼트형의 n 형 트랜지스터 (ne) 를 이용해도 되는데, 그 통상의 임계값 전압보다 절대값이 작은 정의 임계값 전압을 갖는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt) 를 사용함으로써, 당해 3치 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있다.

이와 같이, 분류 3 으로 분류된 5 종류의 함수 f₁₁, f₁₂, f₂₀, f₂₁, f₂₄ 는, 2 단의 CMOS 회로에 의해 실현할 수 있다.

다음으로, 분류 3 으로 분류된 반전 함수가 아닌 5 종류의 함수 f₁₁, f₁₂, f₂₀, f₂₁, f₂₄의 상보 대칭 회로로서, 분류 3' 로 분류된 5 종류의 함수 f₁₇, f₁₆, f₀₈, f₀₇, f₀₄ 의 실현법에 대해 설명한다. 이들 함수 f₁₇, f₁₆, f₀₈, f₀₇, f₀₄ 는 반전 함수가 아닌 함수와 마찬가지로, 입력 (-1, 0, 1) 을 2치 (1, -1, -1) 로 변환하는 부가 회로 (f₁₉) 가 입력측에 필요하고, 2 단의 CMOS 회로가 된다.

함수 f₁₇ 은 (-1, 0, 1) 을 입력으로 하고, (0, 1, 0) 을 출력으로 한다. 따라서, 함수 f₁₇ 은, 도 22 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₁₉=(1, -1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 0 에 대해 입력 -1, 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 와 디플리션형의 n 형 MOS 트랜지스터 (nd) 의 병렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (ne) 를 입력 b 로 구동함과 함께, 타방의 n 형 MOS 트랜지스터 (nd) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₁₇ 은, 소스 논리값 1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe, PE) 의 직렬 회로를 삽입하고, 일방의 p 형 MOS 트랜지스터 (pe) 를 입력 b 로 구동함과 함께, 타방의 p 형 MOS 트랜지스터 (PE) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₁₇ 의 동작은 다음 표 14 에 나타내는 바와 같다.

[표 14]

동작 비반전 함수의 상보 회로 f₁₇

또, 함수 f₁₆ 은 (-1, 0, 1) 을 입력으로 하고, (0, 1, -1) 을 출력으로 한다. 따라서, 함수 f₁₆ 은, 도 23 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₁₉=(1, -1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 0 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 또, 함수 f₁₆ 은, 소스 논리값 1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe, PE) 의 직렬 회로를 삽입하고, 일방의 p 형 MOS 트랜지스터 (pe) 를 입력 b 로 구동함과 함께, 타방의 p 형 MOS 트랜지스터 (PE) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₁₆ 은, 소스 논리값 -1 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (NE) 를 입력 b 로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₁₆ 의 동작은 다음 표 15 에 나타내는 바와 같다.

[표 15]

동작 비반전 함수의 상보 회로 f₁₆

여기에서, 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터로서, 통상의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 를 이용하고 있는데, 본원 출원인은, 통상의 인핸스먼트형의 n 형 MOS 트랜지스터 (ne) 대신에, 당해 n 형 MOS 트랜지스터 (ne) 의 임계값 전압보다 절대값이 작은 정의 임계값 전압을 갖는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt) 를 사용함으로써, 동작 속도나 파형의 대칭성에 대한 특성이 양호해지는 것을 확인하고 있다. 즉, 함수 f₁₆ 은, 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터로서, 통상의 인핸스먼트형의 n 형 트랜지스터 (ne) 를 이용해도 되는데, 그 통상의 임계값 전압보다 절대값이 작은 정의 임계값 전압을 갖는 인핸스먼트형의 n 형 MOS 트랜지스터 (nt) 를 사용함으로써, 당해 3치 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있다.

또한, 함수 f₀₈ 은 (-1, 0, 1) 을 입력으로 하고, (-1, 1, 0) 을 출력으로 한다. 따라서, 함수 f₀₈ 은, 도 24 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₁₉=(1, -1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 -1 에 대해 입력 -1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스터 (NE) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 또, 함수 f₀₈ 은, 소스 논리값 1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 의 직렬 회로를 삽입하고, 일방의 p 형 MOS 트랜지스터 (pe1) 를 입력 b 로 구동함과 함께, 타방의 p 형 MOS 트랜지스터 (pe2) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₀₈ 은, 소스 논리값 0 에 대해 입력 1 인 경우에 온 상태가 되도록, 인핸스먼트형의 n 형 MOS 트랜지스 터 (ne) 를 입력 b 로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₀₈ 의 동작은 다음 표 16 에 나타내는 바와 같다.

[표 16]

동작 비반전 함수의 상보 회로 f₀₈

또한, 함수 f₀₇ 은 (-1, 0, 1) 을 입력으로 하고, (-1, 1, -1) 을 출력으로 한다. 따라서, 함수 f₀₇ 은, 도 25 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₁₉=(1, -1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 -1 에 대해 입력 -1, 1 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 n 형 MOS 트랜지스터 (NE, ne) 의 병렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (NE) 를 입력 b 로 구동함과 함께, 타방의 n 형 MOS 트랜지스터 (ne) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₀₇ 은, 소스 논리값 1 에 대해 입력 0 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 p 형 MOS 트랜지스터 (PE, pe) 의 직렬 회로를 삽입하고, 일방의 p 형 MOS 트랜지스터 (pe) 를 입력 b 로 구동함과 함께, 타방의 p 형 MOS 트랜지스터 (PE) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₀₇ 의 동작은 다음 표 17 에 나타내는 바와 같다.

[표 17]

동작 비반전 함수의 상보 회로 f₀₇

또, 함수 f₀₄ 는 (-1, 0, 1) 을 입력으로 하고, (-1, 0, -1) 을 출력으로 한다. 따라서, 함수 f₀₄ 는, 도 26 에 나타내는 바와 같이, 입력 b 를 반전 함수 f₁₉=(1, -1, -1) 에 통과시켜 그 출력을

로 하고, 소스 논리값 -1 에 대해 입력 -1, 1 인 경우에 온 상태가 되도록, 2 개의 인핸스먼트형의 n 형 MOS 트랜지스터 (NE) 의 병렬 회로를 삽입하고, 일방의 n 형 MOS 트랜지스터 (NE1) 를 입력 b 로 구동함과 함께, 타방의 n 형 MOS 트랜지스터 (NE2) 를 입력 b 의 반전 출력

로 구동하도록 구성된다. 그리고, 함수 f₀₄ 는 소스 논리값 0 에 대해 입력 0 인 경우에 온 상태가 되도록, 디플리션형의 p 형 MOS 트랜지스터 (pd) 와 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 의 직렬 회로를 삽입하고, 일방의 p 형 MOS 트랜지스터 (pd) 를 입력 b 로 구동함과 함께, 타방의 p 형 MOS 트랜지스터 (pe) 를 입력 b 의 반전 출력

로 구동함으로써 실현할 수 있다. 또한, 이 함수 f₀₄ 의 동작은 다음 표 18 에 나타내는 바와 같다.

[표 18]

동작 비반전 함수의 상보 회로 f₀₄

여기에서, 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터로서, 통상의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 를 이용하고 있는데, 본원 출원인은, 통상의 인핸스먼트형의 p 형 MOS 트랜지스터 (pe) 대신에, 당해 p 형 MOS 트랜지스터 (pe) 의 임계값 전압보다 절대값이 작은 정의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt) 를 사용함으로써, 동작 속도나 파형의 대칭성에 대한 특성이 양호해지는 것을 확인하고 있다. 즉, 함수 f₀₄ 는 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터로서, 통상의 인핸스먼트형의 p 형 트랜지스터 (pe) 를 이용해도 되는데, 그 통상의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 인핸스먼트형의 p 형 MOS 트랜지스터 (pt) 를 사용함으로써, 당해 3치 논리 함수 회로의 동작 속도의 향상 및 파형의 대칭성 향상을 도모할 수 있다.

이와 같이, 분류 3' 로 분류된 5 종류의 함수 f₁₇, f₁₆, f₀₈, f₀₇, f₀₄는 2 단의 CMOS 회로에 의해 실현할 수 있다.

다음으로, 분류 2 로 분류된 6 종류의 함수 f₀₂, f₀₃, f₀₅, f₀₉, f₁₅, f₁₈ 의 실 현법에 대해 설명한다. 이들 함수 f₀₂, f₀₃, f₀₅, f₀₉, f₁₅, f₁₈ 은 각각 상기 서술한 바와 같이, 함수 f₂₆, f₂₅, f₂₃, f₁₉, f₁₃, f₁₀ 의 후단에 인버터를 형성함으로써 실현할 수 있다.

즉, 함수 f₀₂ 는 (-1, 0, 1) 을 입력으로 하고, (-1, -1, 0) 을 출력으로 한다. 따라서, 함수 f₀₂ 는, 도 27 에 나타내는 바와 같이, 함수 f₂₆=(1, 1, 0) 의 후단에 인버터 (f₁₃=(0, 0, -1)) 를 형성함으로써 실현할 수 있다.

또, 함수 f₀₃ 은 (-1, 0, 1) 을 입력으로 하고, (-1, -1, 1) 을 출력으로 한다. 따라서, 함수 f₀₃ 은, 도 28 에 나타내는 바와 같이, 함수 f₂₅=(1, 1, -1) 의 후단에 인버터 (f₁₉=(1, -1, -1)) 를 형성함으로써 실현할 수 있다.

또한, 함수 f₀₅ 는 (-1, 0, 1) 을 입력으로 하고, (-1, 0, 0) 을 출력으로 한다. 따라서, 함수 f₀₅ 는, 도 29 에 나타내는 바와 같이, 함수 f₂₃=(1, 0, 0) 의 후단에 인버터 (f₁₃=(0, 0, -1)) 를 형성함으로써 실현할 수 있다.

또한, 함수 f₀₉ 는 (-1, 0, 1) 을 입력으로 하고, (-1, 1, 1) 을 출력으로 한다. 따라서, 함수 f₀₉ 는, 도 30 에 나타내는 바와 같이, 함수 f₁₉=(1, -1, -1) 의 후단에 인버터 (f₂₅=(1, 1, -1)) 를 형성함으로써 실현할 수 있다.

또, 함수 f₁₅ 는 (-1, 0, 1) 을 입력으로 하고, (0, 0, 1) 을 출력으로 한 다. 따라서, 함수 f₁₅ 는, 도 31 에 나타내는 바와 같이, 함수 f₁₃=(0, 0, -1) 의 후단에 인버터 (f₂₃=(1, 0, 0)) 를 형성함으로써 실현할 수 있다.

또한, 함수 f₁₈ 은 (-1, 0, 1) 을 입력으로 하고, (0, 1, 1) 을 출력으로 한다. 따라서, 함수 f₁₈ 은, 도 32 에 나타내는 바와 같이, 함수 f₁₀=(0, -1, -1) 의 후단에 인버터 (f₂₃=(1, 0, 0)) 를 형성함으로써 실현할 수 있다.

이와 같이, 분류 2 로 분류된 6 종류의 함수 f₀₂, f₀₃, f₀₅, f₀₉, f₁₅, f₁₈은, 상보 대칭 회로와 인버터에 의해 실현할 수 있다.

그런데, 이하에서는, 이와 같은 1변수 3치 논리 함수를 사용한 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로의 구체적 구성에 대해 설명한다. 먼저 도 2 에 나타낸 3치 논리 함수 회로로는, 구체적으로는 도 33 에 나타내는 것을 구성할 수 있다. 또한, 도면 중, 트랜스퍼 게이트 (T2) 는, 먼저 도 3b 에 나타낸 것을 상하 반전한 것임에 주의해야 한다.

즉, 이 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T1) 의 제어 단자 (C-T1) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (C-T2b) 에 접속되는 1변수 3치 논리 함수 회로 (C1) 로서, 먼저 도 12 에 나타낸 함수 f₁₉ 를 사용함과 함께, 트랜스퍼 게이트 (T1) 의 제어 단자 (D-T1) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (D-T2a) 에 접속되는 1변수 3치 논리 함수 회로 (D1) 로서, 먼저 도 30 에 나타낸 함수 f₀₉ 를 사용하면 된다. 또, 이 3치 논리 함수 회로에 있어서는, 트랜스퍼 게 이트 (T3) 의 제어 단자 (C-T3) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (C-T2a) 에 접속되는 1변수 3치 논리 함수 회로 (C3) 로서, 먼저 도 28 에 나타낸 함수 f₀₃ 을 사용함과 함께, 트랜스퍼 게이트 (T3) 의 제어 단자 (D-T3) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (D-T2b) 에 접속되는 1변수 3치 논리 함수 회로 (D3) 로서, 먼저 도 15 에 나타낸 함수 f₂₅ 를 이용하면 된다.

여기에서, 이 3치 논리 함수 회로에 있어서, 함수 f₀₉ 로서 구성되는 1변수 3치 논리 함수 회로 (D1) 는, 상기 서술한 바와 같이, 함수 f₁₉ 의 후단에 인버터 (f₂₅) 를 형성한 것이므로, 1변수 3치 논리 함수 회로 (C1) 의 출력을 인버터 (f₂₅) 에 접속하면 실현할 수 있다. 마찬가지로, 이 3치 논리 함수 회로에 있어서, 함수 f₀₃ 으로서 구성되는 1변수 3치 논리 함수 회로 (C3) 는, 상기 서술한 바와 같이, 함수 f₂₅ 의 후단에 인버터 (f₁₉) 를 형성한 것이므로, 1변수 3치 논리 함수 회로 (D3) 의 출력을 인버터 (f₁₉) 에 접속하면 실현할 수 있다. 따라서, 3치 논리 함수 회로는, 도 34 에 나타내는 바와 같이 간략화할 수 있다.

즉, 이 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T1) 의 제어 단자 (C-T1) 에 접속되는 1변수 3치 논리 함수 회로 (C1) 로서, 먼저 도 12 에 나타낸 함수 f₁₉를 사용함과 함께, 이 1변수 3치 논리 함수 회로 (C1) 의 후단에 1변수 3치 논리 함수 회로 (D1') 로서의 먼저 도 15 에 나타낸 함수 f₂₅ 를 접속하고, 이것 을 트랜스퍼 게이트 (T1) 의 제어 단자 (D-T1) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (C-T2a) 에 접속한다. 또, 이 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T3) 의 제어 단자 (D-T3) 에 접속되는 1변수 3치 논리 함수 회로 (D3) 로서, 먼저 도 15 에 나타낸 함수 f₂₅ 를 이용함과 함께, 이 1변수 3치 논리 함수 회로 (D3) 의 후단에 1변수 3치 논리 함수 회로 (C3') 로서의 먼저 도 12 에 나타낸 함수 f₁₉ 를 접속하고, 이것을 트랜스퍼 게이트 (T3) 의 제어 단자 (C-T3) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (D-T2a) 에 접속한다.

이와 같은 3치 논리 함수 회로에 있어서는, 도 33 에 나타낸 구성에 비해, 필요한 소자수를 삭감할 수 있다. 또, 이 3치 논리 함수 회로에 있어서는, 후술하는 바와 같이, 임의의 입력 패턴에 대해 지연 시간을 동등하게 할 수 있다.

이와 같이, 3치 논리 함수 회로에 있어서는, 사용하는 함수의 상보 대칭성을 이용하여 회로의 간략화를 도모할 수 있다.

또, 논리 연산을 실시하는 데에 있어서는, 입력에 대한 출력이 동일해지는 1변수 3치 논리 함수를 이용하고, 축퇴된 연산을 실시하는 경우가 많이 있다. 즉, 상기 표 1 에 나타낸 2변수 3치 논리 함수에 있어서, 동일한 요소로 이루어지는 행 또는 열이 존재하는 함수에 기초한 연산을 실시하는 경우가 있다. 3치 논리 함수 회로에 있어서는, 이와 같은 축퇴된 2변수 3치 논리 연산에 대해서도 대응할 수 있다.

먼저, 상기 표 1 에 나타낸 2변수 3치 논리 함수에 있어서, 입력 a=-1 에 대 한 출력 (p, q, r) 과, 입력 a=0 에 대한 출력 (s, t, u) 가 동등할 때, 즉, (p, q, r)=(s, t, u) 일 때, 상기 표 1 은, 다음 표 19 에 나타내는 바와 같이 된다.

[표 19]

축퇴된 2변수 3치 논리 함수 (1)

이와 같은 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로는, 도 33 에 나타낸 구성을 변형하고, 도 35 에 나타내는 바와 같이 구성할 수 있다.

즉, 이 3치 논리 함수 회로에 있어서는, 도 33 에 나타낸 3 개의 트랜스퍼 게이트 (T1, T2, T3) 중, 입력 a=-1 에 대해 1변수 3치 논리 함수 회로 B1=(p, q, r) 을 출력하는 트랜스퍼 게이트 (T1) 와, 입력 a=0 에 대해 1변수 3치 논리 함수 회로 B2=(s, t, u) 를 출력하는 트랜스퍼 게이트 (T2) 의 각각의 역할을 통합하여 1 개의 트랜스퍼 게이트 (T12) 로 한다. 또한, 통합한 트랜스퍼 게이트 (T12) 는, 트랜스퍼 게이트 (T1) 와 동일한 회로이다. 그리고, 이 3치 논리 함수 회로에 있어서는, 1변수 3치 논리 함수 회로 (C1, C2) 의 논리합을 취한 1변수 3치 논리 함수 회로 (C12) 를 트랜스퍼 게이트 (T12) 의 일방의 제어 단자 (C-T12) 에 접속함과 함께, 1변수 3치 논리 함수 회로 (D1, D2) 의 논리곱을 취한 1변수 3치 논리 함수 회로 (D12) 를 당해 트랜스퍼 게이트 (T12) 의 타방의 제어 단자 (D-T12) 에 접속한다. 여기에서, 1변수 3치 논리 함수 회로 (C12) 는, 함수 f₂₅=(1, 1, -1) 로서 구성되고, 1변수 3치 논리 함수 회로 (D12) 는, 함수 f₂₅ 와 상보 대칭인 함수 f₀₃=(-1, -1, 1) 로서 구성된다.

또, 이 3치 논리 함수 회로에 있어서, 나머지의 1변수 3치 논리 함수 회로 (B3) 가 접속되는 트랜스퍼 게이트 (T3) 의 제어 단자 (C-T3, D-T3) 에 공급되는 제어 신호는 각각 (-1, -1, 1) 및 (1, 1, -1) 인데, 이들은 함수 f₀₃, f₂₅ 임에 틀림없다. 그 때문에, 이 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T12) 의 제어 단자 (D-T12) 에 입력되는 제어 신호를 트랜스퍼 게이트 (T3) 의 제어 단자 (C-T3) 에 입력함과 함께, 트랜스퍼 게이트 (T12) 의 제어 단자 (C-T12) 에 입력되는 제어 신호를 트랜스퍼 게이트 (T3) 의 제어 단자 (D-T3) 에 입력한다.

이와 같이, (p, q, r)=(s, t, u) 인 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로를 구성할 수 있다.

다음으로, 상기 표 1 에 나타낸 2변수 3치 논리 함수에 있어서, 입력 a=0 에 대한 출력 (s, t, u) 와, 입력 a=1 에 대한 출력 (x, y, z) 가 동등할 때, 즉, (s, t, u)=(x, y, z) 일 때, 상기 표 1 은 다음 표 20 에 나타내는 바와 같이 된다.

[표 20]

축퇴된 2변수 3치 논리 함수 (2)

이와 같은 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로는, 도 33 에 나타낸 구성을 변형하고, 도 36 에 나타내는 바와 같이 구성할 수 있다.

즉, 이 3치 논리 함수 회로에 있어서는, 도 33 에 나타낸 3 개의 트랜스퍼 게이트 (T1, T2, T3) 중, 입력 a=0 에 대해 1변수 3치 논리 함수 회로 B2=(s, t, u) 를 출력하는 트랜스퍼 게이트 (T2) 와, 입력 a=1 에 대해 1변수 3치 논리 함수 회로 (B3=(x, y, z)) 를 출력하는 트랜스퍼 게이트 (T3) 의 각각의 역할을 통합하여 1 개의 트랜스퍼 게이트 (T23) 로 한다. 또한, 통합한 트랜스퍼 게이트 (T23) 는, 트랜스퍼 게이트 (T3), 즉, 트랜스퍼 게이트 (T1) 와 동일한 회로이다. 그리고, 이 3치 논리 함수 회로에 있어서는, 1변수 3치 논리 함수 회로 (C2, C3) 의 논리합을 취한 1변수 3치 논리 함수 회로 (C23) 를 트랜스퍼 게이트 (T23) 의 일방의 제어 단자 (C-T23) 에 접속함과 함께, 1변수 3치 논리 함수 회로 (D2, D3) 의 논리곱을 취한 1변수 3치 논리 함수 회로 (D23) 를 당해 트랜스퍼 게이트 (T23) 의 타방의 제어 단자 (D-T23) 에 접속한다. 여기에서, 1변수 3치 논리 함수 회로 (C23) 는, 함수 f₀₉=(-1, 1, 1) 로서 구성되고, 1변수 3치 논리 함수 회로 (D23) 는, 함수 f₀₉ 와 상보 대칭인 함수 f₁₉=(1, -1, -1) 로서 구성된다.

또, 이 3치 논리 함수 회로에 있어서, 나머지의 1변수 3치 논리 함수 회로 (B1) 가 접속되는 트랜스퍼 게이트 (T1) 의 제어 단자 (C-T1, D-T1) 에 공급되는 제어 신호는, 각각 (1, -1, -1) 및 (-1, 1, 1) 인데, 이들은 함수 f₁₉, f₀₉ 임에 틀림없다. 그 때문에, 이 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T23) 의 제어 단자 (D-T23) 에 입력되는 제어 신호를 트랜스퍼 게이트 (T1) 의 제어 단자 (C-T1) 에 입력함과 함께, 트랜스퍼 게이트 (T23) 의 제어 단자 (C-T23) 에 입력되는 제어 신호를 트랜스퍼 게이트 (T1) 의 제어 단자 (D-T1) 에 입력한다.

이와 같이, (s, t, u)=(x, y, z) 인 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로를 구성할 수 있다.

다음으로, 상기 표 1 에 나타낸 2변수 3치 논리 함수에 있어서, 입력 a=1 에 대한 출력 (x, y, z) 와, 입력 a=-1 에 대한 출력 (p, q, r) 이 동등할 때, 즉, (x, y, z)=(p, q, r) 일 때, 상기 표 1 은 다음 표 21 에 나타내는 바와 같이 된다.

[표 21]

축퇴된 2변수 3치 논리 함수 (3)

이와 같은 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로는, 도 33 에 나타낸 구성을 변형하고, 도 37 에 나타내는 바와 같이 구성할 수 있다.

즉, 이 3치 논리 함수 회로에 있어서는, 도 33 에 나타낸 3 개의 트랜스퍼 게이트 (T1, T2, T3) 중, 입력 a=1 에 대해 1변수 3치 논리 함수 회로 (B3=(x, y, z)) 를 출력하는 트랜스퍼 게이트 (T3) 와, 입력 a=-1 에 대해 1변수 3치 논리 함수 회로 (B1=(p, q, r)) 를 출력하는 트랜스퍼 게이트 (T1) 의 각각의 역할을 통합 하여 1 개의 트랜스퍼 게이트 (T31) 로 한다. 또한, 통합한 트랜스퍼 게이트 (T31) 는, 트랜스퍼 게이트 (T3), 즉, 트랜스퍼 게이트 (T1) 와 동일한 회로이다. 그리고, 이 3치 논리 함수 회로에 있어서는, 1변수 3치 논리 함수 회로 (C3, C1) 의 논리합을 취한 1변수 3치 논리 함수 회로 (C31) 를 트랜스퍼 게이트 (T31) 의 일방의 제어 단자 (C-T31) 에 접속함과 함께, 1변수 3치 논리 함수 회로 (D3, D1) 의 논리곱을 취한 1변수 3치 논리 함수 회로 (D31) 를 당해 트랜스퍼 게이트 (T31) 의 타방의 제어 단자 (D-T31) 에 접속한다. 여기에서, 1변수 3치 논리 함수 회로 (C31) 는, 함수 f₂₁=(1, -1, 1) 로서 구성되고, 1변수 3치 논리 함수 회로 (D31) 는 함수 f₂₁과 상보 대칭인 함수 f₀₇=(-1, 1, -1) 로서 구성된다.

또, 이 3치 논리 함수 회로에 있어서, 나머지의 1변수 3치 논리 함수 회로 (B2) 가 접속되는 트랜스퍼 게이트 (T2) 에 대해서는, 먼저 도 3b 에 나타낸 직렬의 스위치가 아니고, 트랜스퍼 게이트 (T3, T1) 를 통합한 트랜스퍼 게이트 (T31) 와 동일한 회로이면 된다. 이것을 트랜스퍼 게이트 (T2') 로 하면, 3치 논리 함수 회로에 있어서, 트랜스퍼 게이트 (T2') 의 제어 단자 (C-T2', D-T2') 에 공급되는 제어 신호는, 각각 (-1, 1, -1) 및 (1, -1, 1) 인데, 이들은 함수 f₀₇, f₂₁ 임에 틀림없다. 그 때문에, 이 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T31) 의 제어 단자 (D-T31) 에 입력되는 제어 신호를 트랜스퍼 게이트 (T2') 의 제어 단자 (C-T2') 에 입력함과 함께, 트랜스퍼 게이트 (T31) 의 제어 단자 (C-T31) 에 입력되는 제어 신호를 트랜스퍼 게이트 (T2') 의 제어 단자 (D-T2') 에 입 력한다.

이와 같이 (x, y, z)=(p, q, r) 인 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로를 구성할 수 있다.

이상과 같은 축퇴된 3치 논리 함수 회로는, 도 38 에 나타내는 바와 같이 일반화하여 표현할 수 있다.

먼저, 일방의 입력 b 의 논리값 -1, 0, 1 에 따라 출력을 얻는 3 개의 1변수 3치 논리 함수 회로 (B1, B2, B3) 중 어느 2 개가 동일한 경우에는, 이들 동일한 1변수 3치 논리 함수 회로 (Bi, Bj) 를 1 개로 통합하여 1변수 3치 논리 함수 회로 (Bij) 로 하고, 나머지의 1변수 3치 논리 함수 회로를 Bk 로 한다.

이어서, 타방의 입력 a 의 논리값 -1, 0, 1 에 따라 도통 상태가 되는 3 개의 트랜스퍼 게이트 (T1, T2, T3) 중, 1변수 3치 논리 함수 회로 (Bi, Bj) 에 접속하는 트랜스퍼 게이트 (Ti, Tj) 를 1 개로 통합하여 트랜스퍼 게이트 (Tij) 로 하고, 이 트랜스퍼 게이트 (Tij) 를 통합한 1변수 3치 논리 함수 회로 (Bij) 와 접속한다. 또, 나머지의 1변수 3치 논리 함수 회로 (Bk) 에 접속하는 트랜스퍼 게이트를 Tk 로 하고, 트랜스퍼 게이트 (Tij) 의 2 개의 제어 단자를 C-Tij, D-Tij 로 함과 함께, 트랜스퍼 게이트 (Tk) 의 2 개의 제어 단자를 C-Tk, D-Tk 로 한다. 또한, 이 때, 트랜스퍼 게이트 (Tk) 가 트랜스퍼 게이트 (T2) 인 경우에는, 트랜스퍼 게이트 (T2') 로 하는 것은 말할 필요도 없다.

또한, 통합한 트랜스퍼 게이트 (Tij) 의 제어 단자 (C-Tij) 에 접속되는 1변수 3치 논리 함수 회로를, 1변수 3치 논리 함수 회로 (Ci, Cj) 의 논리합을 취한 Cij 로 함과 함께, 제어 단자 (D-Tij) 에 접속되는 1변수 3치 논리 함수 회로를 1변수 3치 논리 함수 회로 (Di, Dj) 의 논리곱을 취한 Dij 로 한다.

그리고, 나머지의 트랜스퍼 게이트 (Tk) 의 일방의 제어 단자 (C-Tk) 를, 1변수 3치 논리 함수 회로 (Dij) 의 출력에 접속함과 함께, 타방의 제어 단자 (D-Tk) 를, 1변수 3치 논리 함수 회로 (Cij) 의 출력에 접속한다.

이와 같이 함으로써, 도 38 에 나타내는 일반화된 축퇴된 3치 논리 함수 회로를 구성할 수 있다.

또한, 이와 같은 축퇴된 3치 논리 함수 회로에 대해서도 간략화할 수 있다.

즉, 도 38 에 나타낸 구성에 있어서, 입력 b 에 접속되는 1변수 3치 논리 함수 회로 (Bij, Bk) 가 상보 대칭인 관계에 있고, 트랜스퍼 게이트 (Tij) 의 제어 단자 (T-Cij, T-Dij) 에 접속되는 1변수 3치 논리 함수 회로 (Cij, Dij) 의 출력이 상보 대칭인 관계에 있는 것에 주목하면, 1변수 3치 논리 함수 회로 (Dij, Cij) 중 어느 하나 대신에, 1변수 3치 논리 함수 회로 (Cij, Dij) 중 어느 하나의 반전 회로를 사용하면 되는 것을 알 수 있다. 따라서, 축퇴된 3치 논리 함수 회로는, 도 39 또는 도 40 에 나타내는 바와 같이 간략화할 수 있다.

먼저, 1변수 3치 논리 함수 회로 (Cij) 를 남기는 구성의 경우에는, 도 39 에 나타내는 바와 같이, 통합한 트랜스퍼 게이트 (Tij) 의 제어 단자 (C-Tij) 에 접속되는 1변수 3치 논리 함수 회로를, 1변수 3치 논리 함수 회로 (Ci, Cj) 의 논리합을 취한 Cij 로 함과 함께, 제어 단자 (D-Tij) 에 접속되는 1변수 3치 논리 함수 회로를, 1변수 3치 논리 함수 회로 (Cij) 의 출력을 반전하는 인버터 (D'ij(=f₂₅)) 로 한다.

그리고, 나머지의 트랜스퍼 게이트 (Tk) 의 일방의 제어 단자 (C-Tk) 를, 인버터 (D'ij) 의 출력에 접속함과 함께, 타방의 제어 단자 (D-Tk) 를 1변수 3치 논리 함수 회로 (Cij) 의 출력에 접속한다.

한편, 1변수 3치 논리 함수 회로 (Dij) 를 남기는 구성의 경우에는, 도 40 에 나타내는 바와 같이, 통합한 트랜스퍼 게이트 (Tij) 의 제어 단자 (D-Tij) 에 접속되는 1변수 3치 논리 함수 회로를, 1변수 3치 논리 함수 회로 (Di, Dj) 의 논리곱을 취한 Dij 로 함과 함께, 제어 단자 (C-Tij) 에 접속되는 1변수 3치 논리 함수 회로를 1변수 3치 논리 함수 회로 (Dij) 의 출력을 반전하는 인버터 (C''ij(=f₂₅)) 로 한다.

그리고, 나머지의 트랜스퍼 게이트 (Tk) 의 일방의 제어 단자 (C-Tk) 를, 1변수 3치 논리 함수 회로 (Dij) 의 출력에 접속함과 함께, 타방의 제어 단자 (D-Tk) 를 인버터 (C''ij) 의 출력에 접속한다.

이와 같이, 축퇴된 3치 논리 함수 회로를 간략화하여 구성할 수 있다.

그런데, 이상과 같이, 복수의 1변수 3치 논리 함수 회로와 3 개의 트랜스퍼 게이트를 사용한 모든 2변수 3치 논리 함수를 실현하는 3치 논리 함수 회로의 구성에 대해 설명했지만, 이러한 3치 논리 함수 회로는, n 형 MOS 트랜지스터 및 p 형 MOS 트랜지스터를 쌍방 모두 사용하면서도, 상승 스위칭 시간과 하강 스위칭 시간을 대칭으로 하는 구성이 가능하다. 이하, 이것에 대해 설명한다.

먼저, 실현해야 할 상기 서술한 17 종류의 1변수 3치 논리 함수 회로 중, 7 종류의 반전 회로 (f₁₀, f₁₃, f₁₉, f₂₂, f₂₃, f₂₅, f₂₆ ) 에 대해 설명한다.

이들 반전 회로는, 3치 인버터인 함수 f₂₂ 를 제외하고, 모두 n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 소스 단자가 각각 상이한 2 개의 소스 논리, 즉, 상이한 2 개의 전원에 접속됨과 함께, 드레인 단자가 결합되어 출력 단자가 되어 있고, 2치의 CMOS 인버터와 동일한 구조를 하고 있다.

여기에서, 스위칭 시간의 비대칭성은, n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 캐리어 이동도의 차이에서 기인되는 것이 알려져 있다. 2치의 CMOS 인버터에 있어서는, 이들 n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 캐리어 이동도의 차이에 의한 스위칭 시간의 비대칭성을 보상하도록, n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 각각의 채널을 형성하는 게이트의 폭을 조정하고, n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 도통시의 저항 (온 저항) 을 동등하게 함으로써, 상승의 스위칭 시간과 하강의 스위칭 시간을 동등하게 하는 것이 가능하다.

그래서, 3치 논리 함수 회로에 있어서도, 2치의 경우와 마찬가지로, 함수 f₂₂ 의 3치 인버터를 제외한 반전 회로에 대해, n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 게이트 폭을 조정함으로써, 상승의 스위칭 시간과 하강의 스위칭 시간을 동등하게 할 수 있다.

한편, 함수 f₂₂ 의 3치 인버터에 있어서는, -1, +1 의 2 개의 소스 논리값에 추가하여, 소스 논리값 0 에 대해 직렬로 접속된 디플리션형의 n 형 MOS 트랜지스 터와 p 형 MOS 트랜지스터가 존재한다. 이 트랜지스터는, 출력 단자가 -1 또는 +1 일 때, 0 으로 끌어 들이는 작용을 나타낸다. 이 상승 또는 하강 시간은 직렬로 접속된 디플리션형의 n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 온 저항에 의존하는데, 이 온 저항은 n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 각각의 게이트 폭을 조정함으로써, 설계 목표값으로 하는 것이 가능하다. 따라서, 3치 논리 함수 회로에 있어서는, 반전 회로 (f₂₂) 에 대해서도, 소스 논리값 1, -1 에 접속된 n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 상승의 스위칭 시간과 하강의 스위칭 시간을 동등하게 할 수 있다. 또한, MOS 트랜지스터의 온 저항은, 게이트 폭에 반비례하므로, 3치 논리 함수 회로에 있어서는, 직렬로 접속된 디플리션형의 n 형 MOS 트랜지스터와 p 형 MOS 트랜지스터의 게이트 폭을, 통상의 MOS 트랜지스터의 게이트 폭의 2 배로 하면 된다.

다음으로, 5 종류의 비반전 회로 (f₁₁, f₁₂, f₂₀, f₂₁, f₂₄), 및 그 상보 대칭 회로 (f₁₇, f₁₆, f₀₈, f₀₇, f₀₄) 의 경우에 관한 스위칭 시간의 비대칭성의 제거 방법에 대해 설명한다.

먼저, 비반전 회로 (f₁₁, f₁₂, f₂₀, f₂₁, f₂₄) 는, 그 구성에 의해, 비반전 회로 (f₁₁, f₁₂, f₂₄)와, 비반전 회로 (f₁₂, f₂₀) 으로 크게 구별된다. 전자는, 도 41 에 나타내는 바와 같이, 소스 논리값 A 에 병렬로 접속된 2 개의 p 형 MOS 트랜지스터 (P1, P2) 와, 소스 논리값 B 에 직렬로 접속된 2 개의 n 형 MOS 트랜지스터 (N1, N2) 로 구성된다. 한편, 후자는, 도 42 에 나타내는 바와 같이, 소스 논리값 A 에 접속된 p 형 MOS 트랜지스터 (P1) 와, 소스 논리값 C 에 접속된 p 형 MOS 트랜지스터 (P2) 와, 소스 논리값 B 에 직렬로 접속된 2 개의 n 형 MOS 트랜지스터 (N1, N2) 로 구성된다.

도 41 에 나타내는 전자의 구성으로 이루어지는 비반전 회로 (f₁₁, f₂₁, f₂₄) 에 있어서, 병렬로 접속된 p 형 MOS 트랜지스터 중 일방의 p 형 MOS 트랜지스터 (P2) 와, 직렬로 접속된 n 형 MOS 트랜지스터 중 일방의 n 형 MOS 트랜지스터 (N2) 는, 각각 입력 b 를 반전하는 반전 회로를 통해 얻어진 반전 출력

에 의해 구동되는 것에 대해, 타방의 p 형 MOS 트랜지스터 (P1) 및 n 형 MOS 트랜지스터 (N1) 는 입력 b 에 의해 직접 구동된다.

여기에서, 직렬로 접속된 n 형 MOS 트랜지스터 (N1, N2) 에 있어서는, n 형 MOS 트랜지스터 (N1) 가 입력 b 에 의해 직접 구동되었다고 해도, 반전 출력

에 의해 구동되는 n 형 MOS 트랜지스터 (N2) 가 지연되어 온 상태가 되므로, 온 상태가 되는 타이밍은 n 형 MOS 트랜지스터 (N2) 에 의해 결정된다.

한편, 병렬로 접속된 p 형 MOS 트랜지스터 (P1, P2) 에 있어서는, p 형 MOS 트랜지스터 (P1) 가 입력 b 에 의해 직접 구동되므로, 온 상태가 되는 타이밍은 반전 회로에 의한 지연 시간만 빨라지게 된다.

따라서, 비반전 회로 (f₁₁, f₂₁, f₂₄)에 있어서는, 입력 (-1, 0, 1) 에 대한 출력 (X, Y, X) 중, 입력 -1 에 대한 출력 X 가 다른 입력 0, 1 에 대한 출력 Y, X 보다 반전 회로에 의한 지연 시간분만큼 빨라진다.

그래서, 이들 비반전 회로 (f₁₁, f₂₁, f₂₄) 에 있어서는, 이러한 출력의 비대칭성을 제거하기 위해, 입력 b 에 의해 직접 구동되는 p 형 MOS 트랜지스터 (P1) 의 응답 속도를 느리게 한다. 구체적으로는, 비반전 회로 (f₁₁, f₂₁, f₂₄) 에 있어서는, 온 저항을 크게 하면 된다. 단, 비반전 회로 (f₁₁, f₂₁, f₂₄) 에 있어서는, 다른 회로에 영향을 주지 않기 위해, 게이트 용량을 일정하게 유지할 필요가 있다.

여기에서, 온 저항은 게이트 길이에 비례하고, 또한 게이트 폭에 반비례한다. 한편, 게이트 용량은, 게이트 면적, 즉, 게이트 길이와 게이트 폭의 곱에 비례한다.

따라서, 비반전 회로 (f₁₁, f₂₁, f₂₄) 에 있어서는, p 형 MOS 트랜지스터 (P1) 에 대해 게이트 면적을 일정하게 유지하는 것을 조건으로 하여, 게이트 길이를 길게 함과 함께, 게이트 폭을 좁게 하도록 구성한다.

이에 의해, 비반전 회로 (f₁₁, f₂₁, f₂₄) 에 있어서는 스위칭 시간의 비대칭성을 해소할 수 있다. 또한, MOS 트랜지스터에 있어서의 소비 전력은 게이트 용량에 비례한다. 이 점, 비반전 회로 (f₁₁, f₂₁, f₂₄) 에 있어서는, p 형 MOS 트랜지스터 (P1) 의 게이트 길이 및 게이트 폭을 변화시킨 경우에도, 게이트 용량을 일정하게 유지하므로, 소비 전력에 변화는 없다.

한편, 도 42 에 나타내는 후자의 구성으로 이루어지는 비반전 회로 (f₁₂, f₂₀) 에 있어서, 입력 b 에 의해 직접 구동되는 트랜지스터는, 소스 논리값 A 에 접속된 p 형 MOS 트랜지스터 (P1) 이다. 비반전 회로 (f₁₂, f₂₀) 에 있어서는, 이 p 형 MOS 트랜지스터 (P1) 가 온 상태가 되는 타이밍이, 입력 b 를 반전하는 반전 회로를 통해 얻어진 반전 출력

에 의해 구동되는 n 형 MOS 트랜지스터 (N2) 나 p 형 MOS 트랜지스터 (P2) 에 비해, 당해 반전 회로에 의한 지연 시간분만큼 빨라진다.

그래서, 이들 비반전 회로 (f₁₂, f₂₀) 에 있어서는, 이러한 출력의 비대칭성을 제거하기 위해, 상기 서술한 바와 같이, 입력 b 에 의해 직접 구동되는 p 형 MOS 트랜지스터 (P1) 에 대해 게이트 면적을 일정하게 유지하는 것을 조건으로 하여, 게이트 길이를 길게 함과 함께, 게이트 폭을 좁게 하도록 구성하고, 그 응답 속도를 느리게 한다.

이에 의해, 비반전 회로 (f₁₂, f₂₀) 에 있어서는, 스위칭 시간의 비대칭성을 해소할 수 있다. 또한, 이 비반전 회로 (f₁₂, f₂₀) 에 있어서도, p 형 MOS 트랜지스터 (P1) 의 게이트 용량을 일정하게 유지하므로, 소비 전력에 변화는 없다.

다음으로, 비반전 회로 (f₁₁, f₁₂, f₂₀, f₂₁, f₂₄) 의 상보 대칭 회로 (f₁₇, f₁₆, f₀₈, f₀₇, f₀₄) 의 경우에 관한 스위칭 시간의 비대칭성의 제거 방법에 대해 설명한 다.

상보 대칭 회로 (f₁₇, f₁₆, f₀₈, f₀₇, f₀₄) 는 비반전 회로 (f₁₁, f₁₂, f₂₀, f₂₁, f₂₄) 와 마찬가지로, 그 구성에 의해, 상보 대칭 회로 (f₁₇, f₀₇, f₀₄) 와, 상보 대칭 회로 (f₁₆, f₀₈) 로 크게 구별된다. 전자는 먼저 도 41 에 나타낸 비반전 회로 (f₁₁, f₂₁, f₂₄) 와 동일하고, 후자는 먼저 도 42 에 나타낸 비반전 회로 (f₁₂, f₂₀) 와 동일하다. 따라서, 이들 상보 대칭 회로 (f₁₇, f₁₆, f₀₈, f₀₇, f₀₄) 에 있어서는, 비반전 회로 (f₁₁, f₁₂, f₂₀, f₂₁, f₂₄) 와 동일한 방법에 의해, 상승의 스위칭 시간과 하강의 스위칭 시간의 비대칭성을 제거할 수 있다. 또한, 이들 상보 대칭 회로 (f₁₇, f₁₆, f₀₈, f₀₇, f₀₄) 에 있어서도, p 형 MOS 트랜지스터 (P1) 의 게이트 용량을 일정하게 유지하므로, 소비 전력에 변화는 없다.

이상과 같이, 3치 논리 함수 회로에 있어서는, n 형 MOS 트랜지스터 및 p 형 MOS 트랜지스터를 쌍방 모두 이용하면서도, 상승 스위칭 시간과 하강 스위칭 시간을 대칭으로 할 수 있다.

그런데, 3치 논리 함수 회로에 있어서는, 이와 같이 하여 상승의 스위칭 시간과 하강의 스위칭 시간의 비칭성을 제거할 수 있는데, 이들 상승 스위칭 시간과 하강 스위칭 시간이 동등해진 경우에도, 입력 패턴의 변화에 의해 지연 시간의 차이가 생길 가능성이 있다.

그러나, 3치 논리 함수 회로에 있어서는, 임의의 입력 패턴에 대해 지연 시 간을 동등하게 하는 것을 보증할 수 있다. 이하, 그 이유에 대해 설명한다.

우선, 먼저 도 33 에 나타낸 구성으로 이루어지는 3치 논리 함수 회로에 대해 설명한다.

이 3치 논리 함수 회로에 있어서, 트랜스퍼 게이트 (T1) 의 제어 단자 (C-T1) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (C-T2b) 를 구동하는 1변수 3치 논리 함수 회로 (C1), 그리고 트랜스퍼 게이트 (T3) 의 제어 단자 (D-T3) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (D-T2b) 를 구동하는 1변수 3치 논리 함수 회로 (D3) 는, 각각 반전 회로 (f₁₉, f₂₅) 이다. 이들 반전 회로 (f₁₉, f₂₅) 는, 각각 먼저 도 12 및 도 15 에 나타낸 바와 같이, 1 단의 트랜지스터의 회로에 의해 실현할 수 있다. 따라서, 2 단의 트랜지스터의 회로를 필요로 하는 비반전 회로나 그 상보 대칭 회로보다 지연 시간이 짧다.

그러나, 트랜스퍼 게이트 (T1) 의 제어 단자 (D-T1) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (D-T2a) 를 구동하는 1변수 3치 논리 함수 회로 (D1), 그리고 트랜스퍼 게이트 (T3) 의 제어 단자 (C-T3) 및 트랜스퍼 게이트 (T2) 의 제어 단자 (C-T2a) 를 구동하는 C3 은, 각각 비반전 회로 (f₀₉, f₀₃) 이고, 2 단의 반전 회로, 즉, 2 단의 트랜지스터에 의해 구성되므로, 반전 회로보다 지연 시간이 커진다.

결국, 3 개의 트랜스퍼 게이트 (T1, T2, T3) 가 도통 또는 차단되는 타이밍은, 지연 시간이 큰 제어 신호에 의해 결정된다. 따라서, 3치 논리 함수 회로에 있어서는, 이들 트랜스퍼 게이트 (T1, T2, T3) 를 통과하는 신호의 지연 시간이 입력 패턴에 관계없이 2 단의 트랜지스터에 의해 구성되는 회로로부터 결정되며, 일정해진다.

또, 트랜스퍼 게이트 (T1, T2, T3) 자체에 대해 생각하면, 트랜스퍼 게이트 (T1, T3) 는, 1 단의 패스 트랜지스터의 스위치인데, 트랜스퍼 게이트 (T2) 는, 2 단의 패스 트랜지스터의 스위치이고, 일반적으로는 2 단의 패스 트랜지스터의 스위치의 스위칭 시간이 길어진다.

그러나, 3치 논리 함수 회로에 있어서는, 각 스위치가 온 상태가 되었을 때의 온 저항을 동등하게 해 두면, 실효적으로 스위칭 시간의 차이를 없앨 수 있다. 또한, 3치 논리 함수 회로에 있어서는, 각 스위치의 온 저항을 동등하게 하기 위해, 트랜스퍼 게이트 (T1, T3) 의 패스 트랜지스터의 게이트 길이를 표준의 게이트 길이의 2 배로 하면 된다.

다음으로, 먼저 도 34 에 나타낸 간략화된 구성으로 이루어지는 3치 논리 함수 회로에 대해 설명한다.

도 34 에 나타낸 3치 논리 함수 회로는, 도 33 에 나타낸 3치 논리 함수 회로에 있어서의 1변수 3치 논리 함수 회로 (D1) 대신에, 1변수 3치 논리 함수 회로 (C1) 에 반전 회로 (f₂₅) 를 직렬 접속함과 함께, 1변수 3치 논리 함수 회로 (C3) 대신에, 1변수 3치 논리 함수 회로 (D3) 에 반전 회로 (f₂₅) 를 직렬 접속한 것이므로, 1변수 3치 논리 함수 회로 (D1, C3) 로부터 그 공통 부분인 1변수 3치 논리 함수 회로 (C1, D3) 의 구성을 일괄한 것이다.

이와 같은 3치 논리 함수 회로에 있어서의 동작 타이밍은, 도 33 에 나타낸 3치 논리 함수 회로와 완전히 동일하고, 3 개의 트랜스퍼 게이트 (T1, T2, T3) 를 통과하는 신호의 지연 시간이, 입력 패턴에 관계없이 2 단의 트랜지스터에 의해 구성되는 회로로부터 결정되며, 일정해진다.

이상 설명한 바와 같이, 본 발명의 실시형태로서 나타내는 3치 논리 함수 회로는, 3 개의 트랜스퍼 게이트 (T1, T2, T3) 와, 이들 트랜스퍼 게이트 (T1, T2, T3) 를 도통 또는 차단하는 복수의 1변수 3치 논리 함수 회로를 이용하여 구성된다. 이와 같은 3치 논리 함수 회로에 있어서의 동작에 대해, 먼저 도 33 에 나타낸 구성을 이용하여 설명하면, 이하와 같이 된다.

먼저, 3치 논리 함수 회로에 있어서는, 입력 a 가 -1 인 경우에는, 1변수 3치 논리 함수 회로 (C1) 에 의해 1 을 출력하고, 그 신호와 상보 대칭인 출력을 얻는 1변수 3치 논리 함수 회로 (D1) 에 의해 -1 을 출력한다. 또, 이 3치 논리 함수 회로에 있어서는, 입력 a 가 -1 인 경우에는, 1변수 3치 논리 함수 회로 (C3) 에 의해 -1 을 출력하고, 그 신호와 상보 대칭인 출력을 얻는 1변수 3치 논리 함수 회로 (D3) 에 의해 1 을 출력한다. 이들 1변수 3치 논리 함수 회로 (C1) 의 출력과 1변수 3치 논리 함수 회로 (D1) 의 출력은, 트랜스퍼 게이트 (T1) 를 도통 상태로 하는 한편, 1변수 3치 논리 함수 회로 (C3) 의 출력과 1변수 3치 논리 함수 회로 (D3) 의 출력은 트랜스퍼 게이트 (T3) 를 차단 상태로 한다. 또한, 1변수 3치 논리 함수 회로 (C1) 의 출력과 1변수 3치 논리 함수 회로 (D3) 의 출력은 트랜스퍼 게이트 (T2) 를 차단 상태로 한다. 이 결과, 3치 논리 함수 회로에 있 어서는, 트랜스퍼 게이트 (T1) 만이 도통 상태가 되고, 입력 b 에 접속되는 1변수 3치 논리 함수 회로 (B1=(p, q, r)) 의 출력을 선택한다.

따라서, 이 3치 논리 함수 회로의 출력 Y 는 입력 b 의 값 -1, 0, 1 에 따라 p, q, r 이 된다.

또, 3치 논리 함수 회로에 있어서는, 입력 a 가 0 인 경우에는, 1변수 3치 논리 함수 회로 (C1) 에 의해 -1 을 출력하고, 그 신호와 상보 대칭인 출력을 얻는 1변수 3치 논리 함수 회로 (D1) 에 의해 1 을 출력한다. 또한, 이 3치 논리 함수 회로에 있어서는, 입력 a 가 0 인 경우에는, 1변수 3치 논리 함수 회로 (C3) 에 의해 -1 을 출력하고, 그 신호와 상보 대칭인 출력을 얻는 1변수 3치 논리 함수 회로 (D3) 에 의해 1 을 출력한다. 이들 1변수 3치 논리 함수 회로 (C1) 의 출력과 1변수 3치 논리 함수 회로 (D1) 의 출력은, 트랜스퍼 게이트 (T1) 를 차단 상태로 하고, 또 1변수 3치 논리 함수 회로 (C3) 의 출력과 1변수 3치 논리 함수 회로 (D3) 의 출력은 트랜스퍼 게이트 (T3) 를 차단 상태로 한다. 또한, 3치 논리 함수 회로에 있어서는, 1변수 3치 논리 함수 회로 (D1) 의 출력과 1변수 3치 논리 함수 회로 (D3) 의 출력이 모두 1 이고, 1변수 3치 논리 함수 회로 (C1) 의 출력과 1변수 3치 논리 함수 회로 (C3) 의 출력이 모두 -1 이므로, 트랜스퍼 게이트 (T2) 가 도통 상태가 된다. 이 결과, 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T2) 만이 도통 상태가 되고, 입력 b 에 접속되는 1변수 3치 논리 함수 회로 (B2=(s, t, u)) 의 출력을 선택한다.

따라서, 이 3치 논리 함수 회로의 출력 Y 는 입력 b 의 값 -1, 0, 1 에 따라 s, t, u 가 된다.

또한, 3치 논리 함수 회로에 있어서는, 입력 a 가 1 인 경우에는, 1변수 3치 논리 함수 회로 (C1) 에 의해 -1 을 출력하고, 그 신호와 상보 대칭인 출력을 얻는 1변수 3치 논리 함수 회로 (D1) 에 의해 1 을 출력한다. 또, 이 3치 논리 함수 회로에 있어서는, 입력 a 가 1 인 경우에는, 1변수 3치 논리 함수 회로 (C3) 에 의해 1 을 출력하고, 그 신호와 상보 대칭인 출력을 얻는 1변수 3치 논리 함수 회로 (D3) 에 의해 -1 을 출력한다. 이들 1변수 3치 논리 함수 회로 (C1) 의 출력과 1변수 3치 논리 함수 회로 (D1) 의 출력은, 트랜스퍼 게이트 (T1) 를 차단 상태로 하는 한편, 1변수 3치 논리 함수 회로 (C3) 의 출력과 1변수 3치 논리 함수 회로 (D3) 의 출력은 트랜스퍼 게이트 (T3) 를 도통 상태로 한다. 또한, 1변수 3치 논리 함수 회로 (D1) 의 출력과 1변수 3치 논리 함수 회로 (C3) 의 출력은 트랜스퍼 게이트 (T2) 를 차단 상태로 한다. 이 결과, 3치 논리 함수 회로에 있어서는, 트랜스퍼 게이트 (T3) 만이 도통 상태가 되고, 입력 b 에 접속되는 1변수 3치 논리 함수 회로 (B3=(x, y, z)) 의 출력을 선택한다.

따라서, 이 3치 논리 함수 회로의 출력 Y 는 입력 b 의 값 -1, 0, 1 에 따라 x, y, z 가 된다.

이에 의해, 3치 논리 함수 회로에 있어서는, 상기 표 1 에 나타낸 모든 2변수 3치 논리 함수를 실현할 수 있는 것을 알았다.

이와 같이, 3치 논리 함수 회로에 있어서는, 3^{3^2}=19683 종류가 존재하는 모 든 2변수 3치 논리 함수 회로를 개별적으로 실현할 필요가 없고, 3 개의 트랜스퍼 게이트 (T1, T2, T3) 와, 그 제어 단자에 접속되는 4 종류의 1변수 3치 논리 함수 회로 (f₁₉, f₀₉, f₀₃, f₂₅) 와, 3 개의 임의의 1변수 3치 논리 함수 (B1, B2, B3) 에 의해 구성할 수 있다.

여기에서, 3 개의 트랜스퍼 게이트 (T1, T2, T3) 중, 1 개의 트랜스퍼 게이트 (T2) 는, 패스 트랜지스터를 직렬로 접속하고, 이들 패스 트랜지스터의 게이트 단자에 접속되는 4 종류의 1변수 3치 논리 함수의 출력과의 논리를 취한다.

또, 임의의 1변수 3치 논리 함수 회로는, 상기 표 8 에 나타낸 바와 같이, 27 종류 중, 7 종류의 반전 회로 (f₁₀, f₁₃, f₁₉, f₂₂, f₂₃, f₂₅, f₂₆), 5 종류의 비반전 회로 (f₁₁, f₁₂, f₂₀, f₂₁, f₂₄), 및 이들 상보 대칭 회로 (f₀₄, f₀₇, f₀₈, f₁₆, f₁₇) 의 합계 17 종류만을 실현하면 된다.

또한, 함수 f₀₂, f₀₃, f₀₅, f₀₉, f₁₅, f₁₈ 은 각각 함수 f₂₆, f₁₃의 직렬 접속, 함수 f₂₅, f₁₉ 의 직렬 접속, 함수 f₂₃, f₁₃의 직렬 접속, 함수 f₁₉, f₂₅의 직렬 접속, 함수 f₁₃, f₂₃ 의 직렬 접속, 함수 f₁₀, f₂₃ 의 직렬 접속에 의해 실현할 수 있다.

또, 27 종류의 1변수 3치 논리 함수 회로 중, 함수 f₀₁ 은 항등적으로 -1 이고, 함수 f₁₄ 는 항등적으로 0 이고, 함수 f₂₇ 은 항등적으로 1 이고, 함수 f₀₆ 은 입력이 그대로 출력이 되므로, 이들 4 종류에 대해서는 특별히 실현할 필요가 없다.

이상과 같이, 3치 논리 함수 회로에 있어서는, 모든 2변수 3치 논리 함수를 3 개의 트랜스퍼 게이트 (T1, T2, T3) 와, 17 종류의 1변수 3치 논리 함수 회로에 의해 조직적으로 실현할 수 있다.

이들 17 종류의 1변수 3치 논리 함수 회로는 스위칭 동작시 이외에는, 모든 트랜지스터가 오프 상태가 되어 전류가 흐르지 않으므로, 통상의 CMOS 2치 논리 함수 회로와 마찬가지로, 소비 전력을 매우 작게 할 수 있다.

또한, 0.1㎛ CMOS 테크놀로지에 의한 실현을 가정하고, 논리값 1 에는 0.3V를 대응시키고, 논리값 0 에는 0V를 대응시키고, 논리값 -1 에는 -0.3V를 대응시킨 경우에 있어서의 인핸스먼트형 및 디플리션형의 각 MOS 트랜지스터의 채널 도프량을 구하면, 다음 표 22 에 나타내는 바와 같이 되었다.

[표 22]

각 MOS 의 채널 도프량 Nch

이와 같이, 상기 서술한 각 MOS 트랜지스터는 현실적으로 실현 가능하며, 3치 논리 함수 회로를 충분히 실현하는 것이 가능하다.

또, 3치 논리 함수 회로에 있어서는, 모든 3치 논리 소자를 1변수 3치 논리 함수 회로와 트랜스퍼 게이트만을 이용하여 구성할 수 있으므로, 상승 및 하강의 스위칭 시간의 비대칭성을 현저하게 작게 할 수 있다.

실제로, 이 스위칭 시간의 비대칭성의 제거 효과에 대해 확인하기 위해, 다 음 표 23 에 나타내는 3치의 XOR 논리 함수를 실현하는 XOR 논리 함수 회로를 구성하고, 회로 시뮬레이터에 의한 실험을 실시하였다.

[표 23]

3치의 XOR 논리 함수

또한, 본 발명의 실시형태로서 나타내는 3치 논리 함수 회로를 적용한 3치의 XOR 논리 함수 회로는, 도 43 에 나타내는 바와 같이 구성된다. 즉, 이 XOR 논리 함수 회로는, 먼저 도 33 에 나타낸 회로에 있어서의 1변수 3치 논리 함수 회로 (C1) 로서 함수 f-₁₉=(1, -1, -1) 을 이용하고, 1변수 3치 논리 함수 회로 (D1) 로서 함수 f-₀₉=(-1, 1, 1) 을 이용하고, 1변수 3치 논리 함수 회로 (C3) 로서 함수 f-₀₃=(-1, -1, 1) 을 이용하고, 1변수 3치 논리 함수 회로 (D3) 로서 함수 f-₂₅=(1, 1, -1) 을 이용하고, 또한 1변수 3치 논리 함수 회로 (B1) 로서 함수 f-₂₀=(1, -1, 0) 을 형성함과 함께, 1변수 3치 논리 함수 회로 (B3) 로서 함수 f-₁₆=(0, 1, -1) 을 형성하고, 1변수 3치 논리 함수 회로 (B2) 를 입력이 그대로 출력이 되는 함수 f-₀₆=(-1, 0, 1) 로 함으로써 당해 1변수 3치 논리 함수 회로 (B2) 는 형성하지 않는 구성이 된다.

이와 같은 3치의 XOR 논리 함수 회로에 대해, 회로 시뮬레이터에 의해 도 44a 및 도 44b 에 나타내는 패턴으로 이루어지는 입력 a, b 를 부여했을 때의 출력 파형을 구하였다. 이 결과, XOR 논리 함수 회로의 출력 파형은 도 44c 에 나타내는 바와 같이 되었다.

이 결과로부터 명확한 바와 같이, 본 발명의 실시형태로서 나타내는 3치 논리 함수 회로에 의한 XOR 논리 함수 회로는, 상승 및 하강의 쌍방 모두 스위칭 시간이 거의 대칭이 되고, 종래와 같이 상승 및 하강의 쌍방 모두 스위칭 시간이 크게 비대칭이 되지 않는다.

이와 같이, 본 발명의 실시형태로서 나타내는 3치 논리 함수 회로에 있어서는, 상승 및 하강의 스위칭 시간의 비대칭성을 현저하게 작게 할 수 있다.

또한, 본 발명은 상기 서술한 실시형태로 한정되는 것은 아니다. 예를 들어, 상기 서술한 실시형태에서는, XOR 논리 함수 회로에 적용한 예에 대해 설명했지만, 본 발명은 가산 회로 등, 이것 이외의 회로에도 적용할 수 있는 것은 물론이며, 이른바 공개 키 암호화를 실시하기 위한 하드웨어나 대규모 곱셈기 등에 적용하기에 바람직하다.

이와 같이, 본 발명은 그 취지를 일탈하지 않는 범위에서 적절히 변경이 가능한 것은 말할 필요도 없다.

도면의 간단한 설명

도 1 은 본원 출원인이 이미 출원한 전(前) 발명 3치 논리 함수 회로의 구성을 설명하는 도면이다.

도 2 는 본 발명의 실시형태로서 나타내는 3치 논리 함수 회로의 구성을 설명하는 도면이다.

도 3a 는 같은 3치 논리 함수 회로에 있어서의 트랜스퍼 게이트의 구성을 설명하는 도면이고, 트랜스퍼 게이트 (T1, T3) 의 구성을 설명하는 도면이다.

도 3b 는 같은 3치 논리 함수 회로에 있어서의 트랜스퍼 게이트의 구성을 설명하는 도면이고, 트랜스퍼 게이트 (T2) 의 구성을 설명하는 도면이다.

도 4a 는 소스 논리값 1 인 경우에 있어서의 스위치의 구성을 설명하는 도면이다.

도 4b 는 소스 논리값 0 인 경우에 있어서의 스위치의 구성을 설명하는 도면이다.

도 4c 는 소스 논리값 -1 인 경우에 있어서의 스위치의 구성을 설명하는 도면이다.

도 5a 는 소스 논리값 -1 인 경우에 온 상태가 되는 임계값 전압이 1.5V인 인핸스먼트형의 n 형 MOS 트랜지스터의 구성을 설명하는 도면이다.

도 5b 는 소스 논리값 -1 인 경우에 온 상태가 되는 임계값 전압이 0.5V인 인핸스먼트형의 n 형 MOS 트랜지스터의 구성을 설명하는 도면이다.

도 6a 는 소스 논리값 1 인 경우에 온 상태가 되는 임계값 전압이 -1.5V인 인핸스먼트형의 p 형 MOS 트랜지스터의 구성을 설명하는 도면이다.

도 6b 는 소스 논리값 1 인 경우에 온 상태가 되는 임계값 전압이 -0.5V인 인핸스먼트형의 p 형 MOS 트랜지스터의 구성을 설명하는 도면이다.

도 7a 는 소스 논리값 0 인 경우에 온 상태가 되는 임계값 전압이 0.5V인 인핸스먼트형의 n 형 MOS 트랜지스터의 구성을 설명하는 도면이다.

도 7b 는 소스 논리값 0 인 경우에 온 상태가 되는 임계값 전압이 -0.5V인 인핸스먼트형의 p 형 MOS 트랜지스터의 구성을 설명하는 도면이다.

도 7c 는 소스 논리값 0 인 경우에 온 상태가 되는 임계값 전압이 -0.5V 또는 0.5V인 디플리션형의 n 형 MOS 트랜지스터 또는 p 형 MOS 트랜지스터의 구성을 설명하는 도면이다.

도 8 은 입력 0 인 경우에만 출력 0 을 출력하는 구성을 설명하는 도면이다.

도 9 는 입력 -1, 1 의 어느 경우에도 출력 0 을 출력하는 구성을 설명하는 도면이다.

도 10 은 함수 f₁₀ 을 실현하는 회로 구성을 설명하는 도면이다.

도 11 은 함수 f₁₃ 을 실현하는 회로 구성을 설명하는 도면이다.

도 12 는 함수 f₁₉ 를 실현하는 회로 구성을 설명하는 도면이다.

도 13 은 함수 f₂₂ 를 실현하는 회로 구성을 설명하는 도면이다.

도 14 는 함수 f₂₃ 을 실현하는 회로 구성을 설명하는 도면이다.

도 15 는 함수 f₂₅ 를 실현하는 회로 구성을 설명하는 도면이다.

도 16 은 함수 f₂₆ 을 실현하는 회로 구성을 설명하는 도면이다.

도 17 은 함수 f₁₁ 을 실현하는 회로 구성을 설명하는 도면이다.

도 18 은 함수 f₁₂ 를 실현하는 회로 구성을 설명하는 도면이다.

도 19 는 함수 f₂₀ 을 실현하는 회로 구성을 설명하는 도면이다.

도 20 은 함수 f₂₁ 을 실현하는 회로 구성을 설명하는 도면이다.

도 21 은 함수 f₂₄ 를 실현하는 회로 구성을 설명하는 도면이다.

도 22 는 함수 f₁₇ 을 실현하는 회로 구성을 설명하는 도면이다.

도 23 은 함수 f₁₆ 을 실현하는 회로 구성을 설명하는 도면이다.

도 24 는 함수 f₀₈ 을 실현하는 회로 구성을 설명하는 도면이다.

도 25 는 함수 f₀₇ 을 실현하는 회로 구성을 설명하는 도면이다.

도 26 은 함수 f₀₄ 를 실현하는 회로 구성을 설명하는 도면이다.

도 27 은 함수 f₀₂ 를 실현하는 회로 구성을 설명하는 도면이다.

도 28 은 함수 f₀₃ 을 실현하는 회로 구성을 설명하는 도면이다.

도 29 는 함수 f₀₅ 를 실현하는 회로 구성을 설명하는 도면이다.

도 30 은 함수 f₀₉ 를 실현하는 회로 구성을 설명하는 도면이다.

도 31 은 함수 f₁₅ 를 실현하는 회로 구성을 설명하는 도면이다.

도 32 는 함수 f₁₈ 을 실현하는 회로 구성을 설명하는 도면이다.

도 33 은 도 2 에 나타내는 3치 논리 함수 회로의 구체적 구성을 설명하는 도면이다.

도 34 는 도 33 에 나타내는 구성을 간략화한 3치 논리 함수 회로의 구체적 구성을 설명하는 도면이다.

도 35 는 (p, q, r)=(s, t, u) 인 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로의 구체적 구성을 설명하는 도면이다.

도 36 은 (s, t, u)=(x, y, z) 인 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로의 구체적 구성을 설명하는 도면이다.

도 37 은 (x, y, z)=(p, q, r) 인 축퇴된 2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로의 구체적 구성을 설명하는 도면이다.

도 38 은 축퇴된 3치 논리 함수 회로의 일반화된 구성을 설명하는 도면이다.

도 39 는 도 38 에 나타내는 구성을 간략화한 3치 논리 함수 회로의 구성을 설명하는 도면이다.

도 40 은 도 38 에 나타내는 구성을 간략화한 3치 논리 함수 회로의 구성을 설명하는 도면으로서, 도 39 에 나타내는 구성과는 상이한 구성에 대해 설명하는 도면이다.

도 41 은 비반전 회로의 구성을 설명하는 도면이다.

도 42 는 비반전 회로의 구성을 설명하는 도면으로서, 도 41 에 나타내는 구성과는 상이한 구성에 대해 설명하는 도면이다.

도 43 은 도 34 에 나타내는 3치 논리 함수 회로를 이용하여 구성한 3치의 XOR 논리 함수 회로의 구성을 설명하는 도면이다.

도 44a 는 도 43 에 나타내는 XOR 논리 함수 회로에 대해 실험적으로 부여한 입력 a 의 파형을 설명하는 도면이다.

도 44b 는 도 43 에 나타내는 XOR 논리 함수 회로에 대해 실험적으로 부여한 입력 b 의 파형을 설명하는 도면이다.

도 44c 는 도 43 에 나타내는 XOR 논리 함수 회로에 대해 도 44a 및 도 44B 에 나타내는 입력을 부여했을 때의 출력 파형을 설명하는 도면이다.

도 45 는 종래의 3치 논리 함수 회로의 구성을 설명하는 도면이다.

※도면의 주요 부분에 대한 부호의 설명

B1, B2, B3, C1, C3, D1, D3 : 1변수 3치 논리 함수 회로

C-T1, C-T2, C-T3, D-T1, D-T2, D-T3 : 제어 단자

T1, T2, T3 : 트랜스퍼 게이트

Y, Y-T1, Y-T2, Y-T3 : 출력 단자

nd, ne, nt, NE : n 형 MOS 트랜지스터

pd, pe, pt, PE : p 형 MOS 트랜지스터

Claims

2변수 3치 논리 연산을 실시하는 3치 논리 함수 회로로서,

제 1 입력을 구성하는 3 개의 논리값 중 제 1 논리값에 따라 도통 상태가 되는 제 1 트랜스퍼 게이트와,

2 개의 n 형 MOS 트랜지스터를 직렬로 접속한 제 1 스위치쌍과, 2 개의 p 형 MOS 트랜지스터를 직렬로 접속한 제 2 스위치쌍을 병렬로 접속하여 구성되고, 상기 제 1 입력을 구성하는 3 개의 논리값 중 제 2 논리값에 따라 도통 상태가 되는 제 2 트랜스퍼 게이트와,

상기 제 1 입력을 구성하는 3 개의 논리값 중 제 3 논리값에 따라 도통 상태가 되는 제 3 트랜스퍼 게이트와,

상기 제 1 트랜스퍼 게이트의 2 개의 제어 단자 중 일방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 어느 일방의 스위치쌍의 2 개의 제어 단자 중 일방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 제 1 출력을 얻는 제 1 의 1변수 3치 논리 함수 회로와,

상기 제 1 트랜스퍼 게이트의 2 개의 제어 단자 중 타방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과는 상이한 스위치쌍의 2 개의 제어 단자 중 일방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 상기 제 1 출력과 상보 대칭인 제 2 출력을 얻는 제 2 의 1변수 3치 논리 함수 회 로와,

상기 제 3 트랜스퍼 게이트의 2 개의 제어 단자 중 일방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과 동일한 스위치쌍의 2 개의 제어 단자 중 타방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 제 3 출력을 얻는 제 3 의 1변수 3치 논리 함수 회로와,

상기 제 3 트랜스퍼 게이트의 2 개의 제어 단자 중 타방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 2 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과 동일한 스위치쌍의 2 개의 제어 단자 중 타방의 제어 단자에 접속되고, 상기 제 1 입력에 대해 상기 제 3 출력과 상보 대칭인 제 4 출력을 얻는 제 4 의 1변수 3치 논리 함수 회로와,

상기 제 1 트랜스퍼 게이트의 입력 단자에 접속되고, 제 2 입력을 구성하는 3 개의 논리값 중 제 1 논리값에 따라 제 5 출력을 얻는 제 5 의 1변수 3치 논리 함수 회로와,

상기 제 2 트랜스퍼 게이트의 입력 단자에 접속되고, 상기 제 2 입력을 구성하는 3 개의 논리값 중 제 2 논리값에 따라 제 6 출력을 얻는 제 6 의 1변수 3치 논리 함수 회로와,

상기 제 3 트랜스퍼 게이트의 입력 단자에 접속되고, 상기 제 2 입력을 구성하는 3 개의 논리값 중 제 3 논리값에 따라 제 7 출력을 얻는 제 7 의 1변수 3치 논리 함수 회로를 구비하고,

상기 제 1 내지 제 3 트랜스퍼 게이트의 각각의 출력 단자는 와이어드 오어 (wired OR) 접속되어 있는 것을 특징으로 하는 3치 논리 함수 회로.
제 1 항에 있어서,

상기 제 1 트랜스퍼 게이트는, 상기 제 1 입력을 구성하는 3 개의 논리값 -1, 0, 1 중 논리값 -1 에 따라 도통 상태가 되는 것이고,

상기 제 2 트랜스퍼 게이트는, 상기 제 1 입력을 구성하는 3 개의 논리값 -1, 0, 1 중 논리값 0 에 따라 도통 상태가 되는 것이고,

상기 제 3 트랜스퍼 게이트는, 상기 제 1 입력을 구성하는 3 개의 논리값 -1, 0, 1 중 논리값 1 에 따라 도통 상태가 되는 것이고,

상기 제 1 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 것이고,

상기 제 2 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (-1, 1, 1) 을 얻는 것이고,

상기 제 3 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (-1, -1, 1) 을 얻는 것이고,

상기 제 4 의 1변수 3치 논리 함수 회로는, 상기 제 1 입력 (-1, 0, 1) 에 대해 출력 (1, 1, -1) 을 얻는 것임을 특징으로 하는 3치 논리 함수 회로.
제 1 항에 있어서,

상기 제 2 의 1변수 3치 논리 함수 회로 대신에, 상기 제 1 트랜스퍼 게이트의 2 개의 제어 단자 중 타방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과 동일한 스위치쌍의 2 개의 제어 단자 중 타방의 제어 단자에 접속되어 상기 제 1 의 1변수 3치 논리 함수 회로의 출력을 반전하는 인버터를 구비하는 것을 특징으로 하는 3치 논리 함수 회로.
제 1 항에 있어서,

상기 제 3 의 1변수 3치 논리 함수 회로 대신에, 상기 제 3 트랜스퍼 게이트의 2 개의 제어 단자 중 일방의 제어 단자와, 상기 제 2 트랜스퍼 게이트를 구성하는 상기 제 1 스위치쌍 또는 상기 제 2 스위치쌍 중 상기 제 1 의 1변수 3치 논리 함수 회로가 접속된 스위치쌍과는 상이한 스위치쌍의 2 개의 제어 단자 중 일방의 제어 단자에 접속되어 상기 제 4 의 1변수 3치 논리 함수 회로의 출력을 반전하는 인버터를 구비하는 것을 특징으로 하는 3치 논리 함수 회로.
제 1 항에 있어서,

상기 제 1 내지 제 3 트랜스퍼 게이트는, 각각 인핸스먼트형의 n 형 MOS 트랜지스터 및 인핸스먼트형의 p 형 MOS 트랜지스터로 구성되고,

상기 인핸스먼트형의 n 형 MOS 트랜지스터는, 통상의 인핸스먼트형의 n 형 트랜지스터의 임계값 전압보다 작은 정의 임계값 전압을 가지며,

상기 인핸스먼트형의 p 형 MOS 트랜지스터는, 통상의 인핸스먼트형의 p 형 트랜지스터의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 것을 특징으로 하는 3치 논리 함수 회로.
제 1 항에 있어서,

상기 제 5 내지 제 7 의 1변수 3치 논리 함수 회로는, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, -1, -1) 을 얻는 제 1 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, 0, -1) 을 얻는 제 2 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, -1, -1) 을 얻는 제 3 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 0, -1) 을 얻는 제 4 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 0, 0) 을 얻는 제 5 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 1, -1) 을 얻는 제 6 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 1, 0) 을 얻는 제 7 반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, -1, 0) 을 얻는 제 1 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (0, -1, 1) 을 얻는 제 2 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, -1, 0) 을 얻는 제 3 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, -1, 1) 을 얻는 제 4 비반전 회로, 상기 제 2 입력 (-1, 0, 1) 에 대해 출력 (1, 0, 1) 을 얻는 제 5 비반전 회로, 상기 제 1 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 1 상보 대칭 회로, 상기 제 2 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 2 상보 대칭 회로, 상기 제 3 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 3 상보 대칭 회로, 상기 제 4 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 4 상보 대칭 회로, 및 상기 제 5 비반전 회로의 출력과 상보 대칭인 출력을 얻는 제 5 상보 대칭 회로 중 어느 하나인 것을 특징으로 하는 3치 논리 함수 회로.
제 6 항에 있어서,

상기 제 3 비반전 회로는, 통상의 인핸스먼트형의 p 형 트랜지스터의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터를 가지며,

상기 제 5 비반전 회로는, 통상의 인핸스먼트형의 n 형 트랜지스터의 임계값 전압보다 작은 정의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터를 가지며,

상기 제 2 상보 대칭 회로는, 통상의 인핸스먼트형의 n 형 트랜지스터의 임계값 전압보다 작은 정의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 n 형 MOS 트랜지스터를 가지며,

상기 제 5 상보 대칭 회로는, 통상의 인핸스먼트형의 p 형 트랜지스터의 임계값 전압보다 절대값이 작은 부의 임계값 전압을 갖는 소스 논리값 0 에 접속된 인핸스먼트형의 p 형 MOS 트랜지스터를 갖는 것을 특징으로 하는 3치 논리 함수 회로.