FI94990B - Muistibitin ennakointipiiri - Google Patents

Description

94990

Muistibitin ennakointipiiri

Esillä oleva keksintö liittyy digitaaliseen integroituun piiriin, erityisesti, mutta ei ainoastaan, . 5 muistibitin ennakointipiiriin, jota käytetään summainpii-reissä.

Rinnakkaismuotoinen aritmetiikkayksikkö, joka yleisesti tunnetaan alalla Manchester-ketjuna, on selostettu julkaisussa nro 3302M, jonka otsikko on "A parallell 10 arithmetic unit using a saturated-transistor fast-carry circuit", tekijöitä T. Kilburn, D.B.G. Edwards ja D.

Aspinall. Julkaisu luettiin 1. maaliskuuta 1960 Institution of Electrical Engineers edessä ja julkistettiin marraskuussa 1960 sivuilla 573 - 584. Manchester-ketju 15 on hyvin tunnettu rinnakkaismuotoinen summain, jossa kahden numeron summaaminen suoritetaan biteittäin useissa rinnakkaisissa asteissa. Kun nämä numerot summataan aste asteelta, muistibitti, kun sellainen generoidaan, täytyy siirtää enemmän merkitsevälle seuraavalle asteelle 20 ja sisällyttää summausoperaatioon. Tämäntyyppisen rin-nakkaissummaimen haitta on se, että se on suhteellisen hidas muistibittisignaalin aaltoilun vuoksi, signaalin käsittelyäjän ollessa verrannollinen asteiden lukumäärän neliöön. Lisäksi muistibittiulostulo Manchester-ketjusta 25 on epäsymmetrinen, niin että jos tarvitaan symmetriset muistibittisignaalit, vaaditaan toinenen komplementaarinen summain.

Sivut 169 - 171 N.H.E. Westen ja K. Eshraghian julkaisussa "Principles of CMOS VLSI Design - A System 30 Perspective", jonka Addison - Wesley Publishing Company julkaisi, selostaa kaskadimuotoisen jännitekytkinlogii-. kan (CVSL). CVSL on differentiaalityyppinen logiikka, joka vaatii symmetristen signaalien, ts. sekä todellisten että komplementtisignaalien, reitittiämisen veräjil-35 le. Jotta kyettäisiin tuottamaan nämä signaalit samanaikaisesti, käytetään kahta komplementaarista NMOS- 94990 2 kytkinrakennetta, jotka on kytketty ristikytkettyjen PMOS-ylösvetotransistoreiden pariin. Positiivinen takaisinkytkentä syötetään PMOS-ylösvetoihin aiheuttamaan kytkentä-tapahtuman veräjässä.

5 CVSL:n modifiointi käyttämällä kaskodiin ristikyt- kettyjä NMOS-PMOS-kuormia ristikytkettyjen PMOS-ylösve-totransistoreiden sijasta ja kytkemällä NMOS-elimien veräjät vertailujännitteeseen, tuottaa erilaisen sähköisen käyttäytymisen, josta on seurauksena paljon nopeammat 10 kytkentääjät. Tätä modifioitua logiikkaa, jossa on kaskodiin ristikytketyt NMOS-PMOS-kuormat, kutsutaan differentiaaliseksi, jaettutasoiseksi logiikaksi (DSL).

Kytkinrakenteiden kaksinkertaistamisesta todellisten ja komplementtisignaalien aikaansaamiseksi on se 15 haitta, että piirejä integroitaessa tarvitaan suhteellisen suuri sirupinta-ala kutakin logiikka-astetta varten, koska täytyy muodostaa kaksoispiirit. Jos sirupinta-alaa voidaan säästää, niin tämä mahdollistaa useampien logiikka-asteiden muodostamisen sirulle.

20 Keksinnön päämääränä on yksinkertaistaa digitaa listen integroitujen piirien rakennetta ja kasvattaa niiden nopeutta.

Keksinnön erään ajatuksen mukaisesti on muodostettu muistibitin ennakointipiiri, joka käsittää muisti-25 bitin siirtoasteen ja logiikkaverkon, jossa on symmetriset ulostulot kytkettyinä muistibitin siirtoasteeseen, muistibitin siirtoasteen käsittäessä ensimmäisen ja toisen aktiivisen kytkentäelimen, joista kumpikin käsittää ensimmäisen, toisen ja kolmannen kytkentänavan, kytken-30 täelimien ensimmäisten kytkentänapojen ollessa kytketty vastaanottamaan komplementaariset muistibittisisääntulo-. signaalit edeltävältä muistibitin ennakointipiiriltä, toisten kytkentänapojen ollessa kytketty yhteen muodostamaan yhteinen solmupiste ja kolmansien kytkentänapojen 35 ollessa kytketty logiikkaverkon vastaaviin ulostuloihin, vastaavat kuormapiirit, jotka on kytketty kolmansiin 3 94990 kytkentänapoihin symmetristen muistibittiulostulosignaa-lien muodostamiseksi; ja logiikkaverkon käsittäessä n ryhmää kytkentäelimiä, missä n on 2 tai sitä suurempi kokonaisluku, kunkin ryhmän käsittäessä ensimmäisen, toisen 5 ja kolmannen aktiivisen kytkentäelimen, jolloin kussakin kytkentäelimessä on ensimmäinen, toinen ja kolmas kytken-tänapa, ensimmäisen kytkentäelimen toisen kytkentänavan ja toisen kytkentäelimen kolmannen kytkentänavan ollessa kytketty logiikkaverkon vastaaviin ulostuloihin, ensim-10 mäisen kytkentäelimen kolmannen kytkentänavan, toisen kytkentäelimen toisen kytkentänavan ja kolmannen kytkentäelimen kolmannen kytkentänavan ollessa kytketty sisäiseen solmupisteeseen, ensimmäisen ryhmän kolmannen kytkentäelimen toisen kytkentänavan ollessa kytketty mainit-15 tuun yhteiseen solmupisteeseen ja ryhmien 2 - n kolmannen kytkentäelimen toisen kytkentänavan ollessa kytketty välittömästi edeltävän ryhmän sisäiseen solmupisteeseen, solmupisteen n:nnessä ryhmässä ollessa kytketty käyttö-jännitelinjaan, kytkinelimien kunkin ryhmän ollessa vas-20 teellinen kahden summattavan numeron kahden yhtä merkitsevän bitin A^, loogiselle summaamiselle, loogisen tuloksen A^ * ollessa syötetty ensimmäisen kytkentäelimen ensimmäiseen kytkentänapaan, loogisen tuloksen A^ + B^ ollessa syötetty toisen kytkentäelimen ensimmäiseen kyt-25 kentänapaan ja loogisen tuloksen Α^ΘΒ^ ollessa syötetty kolmannen kytkentäelimen ensimmäiseen kytkentänapaan.

Logiikkaverkko kykenee syöttämään symmetriset ulostulot muistibitin siirtoasteelle ilman että on välttämätöntä omata toinen, komplementaarinen logiikkaverk-30 ko, joka on monien tunnettujen summainpiirien ominaisuus.

Tämän seurauksena siinä on vähemmän aktiivisia kytkentä-elimiä kuin tunnetuissa piireissä, mikä johtaa säästöön sirupinta-alassa. Lisäksi symmetriset ulostulot logiikka-asteelta ovat sellaisia, että ne muodostavat sopivat 35 sisääntulot erilaisille muistibitin siirtoasteen toteu- 4 949 90 tuksille, jotka voidaan optimoida valmistuksen yksinkertaisuuden tai toimintanopeuden osalta.

Jos halutaan, logiikkaverkon aktiiviset kytkintä-elimet voivat käsittää NMOS-transistoreita.

5 Muistibitin siirtoasteen ensimmäiset ja toiset ak tiiviset kytkentäelimet on kytketty vaiheenkäänninparik-si yhteiseen solmupisteeseen, mikä tarkoittaa, että jännite yhteisessä solmupisteessä pysyy oleellisesti muuttumattomana, kun muistibittisignaalien napaisuudet käännetään 10 päinvastaiseksi. Hetkellä, jona logiikkaverkon kolmannet aktiiviset kytkentäelimet ovat johtavia, muutos muisti-bittisisääntulosignaalien napaisuuksissa heijastuu oleellisesti samanaikaisesti muistibittiulostulosignaaleihin, ilman että mitään muutosta tapahtuu sisäisten solmukoh-15 tien jännitteessä, mikä säästää aikaa ja tuottaa lisäystä nopeudessa.

Esillä olevan keksinnön eräässä suoritusmuodossa muistibitin siirtoasteen ensimmäiset ja toiset aktiiviset kytkentäelimet käsittävät bipolaaritransistorit, jotka on 20 kytketty vaiheenkäänninpariksi, joka mahdollistaa asteen toiminnan ECL-logiikan nopeudella, joka on suurempi kuin keksinnön toisen suoritusmuodon tapauksessa, jossa nämä kytkentäelimet käsittävät NMOS-transistorit. Kuitenkin täysin MOS-tekniikkaa olevan siirron valmistaminen on 25 helpompaa kuin tapauksessa, jossa bipolaari- ja MOS-tran-sistorit muodostetaan samaan integroituun piiriin.

Kompromissina rakenteellisen yksinkertaisuuden toimintanopeuden välillä on muistibitin siirtoasteen lisäsuoritusmuoto toteutettu kuormapiireillä, jotka kä-30 sittävät ensimmäiset ja toiset kaskodiin kytketyt PMOS-ja NMOS-transistorit. NMOS-transistoreiden hilaelektro-. : dit pidetään vertailujännitteessä, joka on suuruusluok kaa 11/(2VDD + V. ), missä V. on NMOS-transistorin kyn-

tn ' tn J

nysarvojännite. PMOS-transistoreiden elektrodit ovat ris-35 tikytketyt. NMOS-transistorit toimivat erotustransisto-reina ja pitämällä niiden hilaelektrodit vertailujännit- 5 94990 teessä jänniteheilahdukset, jotka liittyvät muistibitti-signaalien napaisuuksien kääntämiseen, ovat pienempiä ja siksi toiminta on suhteellisen nopeaa verrattuna loogiseen siirtoasteeseen, joka ei sisällä NMOS-erotustrans-5 toreita.

Esillä oleva keksintö tullaan nyt selostamaan esimerkin avulla viitaten oheisiin piirroksiin, joissa:

Kuvio 1 on kytkentäkaavio muistibitin ennakointi-piirin suoritusmuodosta, joka käsittää logiikkaverkon ja 10 muistibitin siirtoasteen,

Kuviot 2 ja 3 havainnollistavat vaihtoehtoisia muistibitin siirtoasteita, jotka sopivat käytettäväksi kuviossa 1 esitetyn logiikkaverkon kanssa,

Kuvio 4 on kytkentäkaavio muistibitin ennakointi-15 piirin toisesta suoritusmuodosta, joka käyttää dynaamista jaettutasoista logiikkaa muistibitin siirtoasteessa, ja

Kuvio 5 havainnollistaa muistibitin siirtoastetta, joka käsittää ristikytketyt PMOS-transistorit.

Piirroksissa on samoja viitenumerolta käytetty il-20 maisemaan vastaavia piirteitä.

Kuvio 1 esittää joukon muistibitin ennakointipii-rejä, jotka liittyvät vastaaviin summaimiin kahden sanan A ja B, joilla on esimerkiksi 32 bitin pituus, neljän yh-tämerkitsevän bitin summaamiseksi yhteen. Kunkin muisti-25 bitin ennakointipiirin voidaan ajatella käsittävän kaksi osaa. Ensimmäinen osa käsittää logiikkaverkon 10, joka on muodostettu neljästä puolisummaimesta, jotka on kytketty sarjaan ja toteutettu NMOS-teknologialla. Toinen osa käsittää muistibitin siirtoasteen 12, joka on toteutettu 30 bipolaariteknologialla.

Nyt viitataan logiikkaverkkoon 10, jossa sisään-tulosignaaliparit An ja Bn ... Ab+3 ja Bn+3 syötetään samanlaisille logiikkalohkoille 14, 16, 18 ja 20, joista kukin käsittää JA-veräjän 22, EITAI-veräjän 24 ja ekslu-35 siivinen TAI (EX-OR) -veräjän 26. Vastaavien JA-veräjien ulostulot on kytketty kantoaalto- "generoi" -NMOS-tran- 94990 6 sistoreiden G - G ,- hilaelektrodeille. Vastaavien EITAI-n n+3 veräjien 24 ulostulot on kytketty kantoaalto-"tapa"-NMOS-transistoreiden - Kn+^ hilaelektrodeille. Lopuksi vas taavien ekslusiivinen-TAI-veräjien 26 ulostulot on kytket- 5 ty kantoaalto-"etene"-NMOS-transistoreiden P - P hila-J n n+3 elektrodeille.

NMOS-transistoreiden G , K ... G K vastaa- n n n+3 n+3 vien parien lähde-nielureitit on kytketty sarjaan ja nämä sarjaankytkettyjen transistoreiden neljä paria on kyt-10 ketty rinnan muistibittilogiikkalinjojen 28, 30 väliin.

Nämä linjat 28, 30 on kytketty muistibitin siirtoastee-seen 12, jossa ne on kytketty vastaavien kahden kilo-ohmin kuormatransistoreiden 32 - 34 avulla syöttöjännite-linjaan 36, joka on viidessä voltissa. NMOS-transisto-15 reiden P^ - Ρη+β lähde-nielureitit on kytketty sarjaan. Transistorin Pn nieluelektrodi on kytketty solmupisteeseen 38 muistibitin siirtoasteessa 12. Transistoriparien V V Kn+1' Gn+1; ja Kn+2' Gn+2 lähde-nielureittien yhteiset liitännät on kytketty transistoriparien Pn, pn+^; ^0 ^n+1' ^n+2' ^n+2f ^n+3 lähde-nielureittien vastaa viin yhteisiin liitäntöihin muodostamaan sisäiset solmu-pisteet 40, 42 ja 44. Transistorin Ρη+β lähde on kytketty transistoreiden Kn+3> Gn+3 lähde-nielureittien yhteiseen liitäntään muodostamaan sisäinen solmupiste 36.

25 200 yUA vakiovirtalähde 48 on kytketty solmupisteen 46 ja nollassa voltissa olevan jännitteensyöttölinjän 50 väliin. Havainnollistetun piirin logiikkaverkolla 10 on samankaltaisuutta tunnetun Manchester-ketjupiirin kanssa, mutta havainnollistetun piirin ulkoiset liitännät ovat 30 erilaiset, erikoisesti solmupiste 46 on kytketty virtalähteen 48 kautta linjaan 50, niin että ei ole mitään muistibittisignaalin aaltoilua. Verkko 10 voi myös tuottaa symmetriset loogiset tilat linjoille 28, 30.

Muistibitin siirtoaste 12 käsittää NPN-transisto-35 rit 52, 54, jotka on kytketty vaiheenkäänninpariksi, jossa niiden emitterielektrodit on kytketty solmupistee- 7 94990 seen 38. Transistoreiden 52, 54 kollektrodielektrodit on kytketty vastaaviin kuormavastuksiin 32, 34. Muisti- bittisignaalit Cn_^ ja Cn_^ edeltävältä muistibitin en- nakointipiiriltä syötetään vastaavasti transistoreiden 5 52, 54 kantaelektrodeille. Muistibittisignaalit Cn+^ ja C ,-, seuraavaa korkeamman asteen muistibitin ennakointi-n+3 piiriä vasten johdetaan vastaavasti transistoreiden 52, 54 kollektoripiireistä. NPN-transistoreiden 52, 54 kytkentä vaiheenkäänninpariksi mahdollistaa solmupisteessä 10 38 olevan jännitteen pysymisen vakiona riippumatta siitä,

kumpi näistä transistoreista johtaa. Kuitenkin jännitteen absoluuttiarvo solmupisteessä 38 voi vaihdella puolisum-maimien loogisesta tilasta riippuen. Jos esimerkiksi kaikki etene-transistorit Pn - PR+3 ovat johtavia, niin jän-15 nite solmupisteessä 38 tulee olemaan < VDD-Vj, mikä sitä vastoin ei ole tilanne, jos jännite jollakin näistä transistoreista P - P on > VDD-Vj, mikä aiheuttaa tran-n n+J

sistoreiden 52, 54 olemisen ei-johtavia virranpuutteen vuoksi.

20 Toiminnassa sanat A ja B syötetään biteittäin lo- giikkalohkojen 14 - 20, jotka liittyvät vastaaviin asteisiin, vastaaviin sisääntulopareihin. JA-veräjän 22 ulostulo on ylhäällä, jos A^ * = 1, EITAI-veräjän 24 ulos tulo on ylhäällä, jos A^ + B^ = 1 ja ekslusiivisen TAI-25 veräjän 26 ulostulo on ylhäällä, jos A^ ® B^ = 1.

Jokaisen muistibitin ennakointipiirin täytyy määrittää, onko muistibittisignaalin tila seuraavalta alemmalta asteelta muutettava, ennen kuin se siirretään seu-raavalle korkeammalle muistibitin ennakointipiirille, 30 jotta muutettaisiin muistibittisignaalin tila, kun NMOS-transistoreiden johtavuutta muutetaan puolisummaimilie : vasteena sisääntulosignaaleille.

Täten tilanteissa, joissa signaalia ei ole, sellaisissa kuten tehoa päälle kytkettäessä, jolloin Cn_^ 35 on ylhäällä ja Cn_^ on alhaalla, NPN-transistorit ovat ei-johtavia riittämättömän virran seurauksena ja transis- 94990 8 torit Kn - Kn+2 ovat johtavia. Transistorin 52 kollekto-ri on alhaalla transistoreiden Kn - Κβ+3 johtavuuden seurauksena, kun taas transistorin 54 kollektori on ylhäällä ja tämän seurauksena Cn+3 on alhaalla ja Cn+3 on yl-5 häällä.

Tilanteessa, jossa kaikki transistorit PR - Pn+3 ovat johtavia, jännite solmupisteessä 38 on < VDD-Vj, mutta transistoreiden 52, 54 johtava/ei-johtava tila riippuu edeltävältä muistibitin ennakointiasteelta tulevien 10 muistibittisignaalien loogisesta tilasta. Jos tässä tilanteessa signaalien Cn_3 ja Cn_3 napaisuudet vaihtuvat, sisäiset solmupisteet 40 - 46 eivät muuta potentiaalejaan.

Tilanteessa, jossa yksi tai useampi etene-transis-toreista - Pn+3 on ei-johtava, transistorit 52, 54 ovat 15 ei-johtavia virran puutteen takia ja muistibittisignaa-lin ja muistibittisignaalin komplementin arvo määritetään transistoreilla G - G ja K - K ,0. Jos tätä tilannetta havainnollistettaessa käsitellä eniten merkitsevää puolisummainta ja oletetaan, että Afl+3 ja Bn+3 20 omaavat saman arvon, kummankin ollessa joko "ykkösiä" tai "nollia", niin kun joko transistori tai Kn+3 on joh tava, toisen transistorin Kn+3 tai Gn+3 täytyy olla ei-johtava. Kun molemmat sisääntulot ovat "1", niin Gn+3 on johtava, minkä seurauksena Cn+3 on alhaalla ja Cn+3 25 on ylhäällä. Päinvastainen tapahtuu, kun molemmat sisään-• tulot ovat "0".

Yleissääntönä on, että jos yksi tai useampi ete-ne-transistoreista Ρ^+3 ~ pn> jotka on kytketty solmupisteeseen 38, on johtava, niin että muodostetaan pieni-impe-30 danssinen reitti solmupisteestä 38, niin muistibitin en-nakointipiirin ulostulo määritetään seuraavalla alemmalla puolisummaimella, jonka etene-transistori on ei-johtava. Tämä voidaan johtaa loogisesti, koska jotta etene-transistori olisi johtava, toisen kahdesta sisääntulosta 35 puolisummaimelle täytyy olla ylhäällä, minkä vuoksi molempien sisääntulojen edeltävälle puolisummaimelle oi- 9 94990 lessa "1" seuraavalle korkeammalle muistibitin ennakoin-tipiirille tulee olemaan muistibitti, jossa vaihtoehtoisesti, jos molemmat sisääntulot edeltävälle puolisummai-melle ovat "0”, niin seuraavalle korkeammalle muistibitin 5 ennakointipiirille ei tule olemaan muistibittiä.

Kuviossa 1 esitetyssä piirijärjestelyssä muistibit-tisignaalien eteneminen on nopeampaa, koska se on riippumaton aaltoiluilmiöstä, joka on tunnetun Manchester-ket-jun piirre. Myöskin kytkettäessä muistibitin ennakoin-10 tipiiri logiikkaverkon puolisummaimet solmun 38 ja virtalähteen 48 väliin, muutokset, jotka tapahtuvat piirin resistanssissa prosessointivaihteluiden, lämpötilavaihteluiden ja jännitemuutosten seurauksena, vaikuttavat häviävän vähän piirin toimintaan.

15 Havainnollistettu piiri voidaan sovittaa käytettä väksi PMOS- ja PNP-transistoreiden kanssa, mutta tämä tulee sisältämään pidemmän signaalin käsittelyäjän verrattuna siihen, että käytetään NMOS- ja NPN-transistoreita.

Kuviot 2 ja 3 havainnollistavat muistibitin siirto-20 asteen 12 kahta muunnelmaa, joissa NPN-transistorit 52, 54 on korvattu NMOS-transistoreilla 56, 58, jotka on kytketty vaiheenkäänninpariksi. Kuvioon 1 verrattuna nämä kuvatut piirit ovat hitaampia, koska, kuten on hyvin tunnettua, CMOS-logiikka on hitaampi kuin emitterikytketty 25 logiikka.

Kuvioissa 1 ja 2 olevat kiinteät vastukset 32, 34 voidaan haluttaessa toteuttaa sulkutyyppisinä NMOS-elimi-nä 60, 62 (kuvio 3), joiden hila- ja lähde-elektrodit on oikosuljettu yhteen.

30 Kuvio 4 havainnollistaa muistibitin ennakointipii- riä, joka käyttää dynaamista jaettutasoista logiikkaa muistibitin siirtoasteessa 12. Dynaaminen jaettutasoinen logiikka on selostettu EP-patenttijulkaisussa 0 149 275 Ai (PHN 10.885) ja se on menetelmä, jolla CMOS-logiikkapii-35 rin kytkentänopeutta voidaan kasvattaa pienentämällä 10 94990 jänniteheilahduksia, joita esiintyy, kun logiikkatilat linjoilla 28, 30 muuttuvat symmetrisesti.

Kuviossa 4 logiikkaverkko 10 on sama kuin kuviossa 1 esitetty ja täten sitä ei selostuksen lyhentämiseksi 5 selitetä uudelleen. Pitäisi kuitenkin huomata, että solmu-piste 46 on kytketty suoraan jännitteen syöttölinjaan 50.

Muistibitin siirtoaste 12 käsittää PMOS-transisto-rit 64, 66, joiden lähde-nielureitit on kytketty sarjaan NMOS-transistoreiden 68, 70 vastaavien lähde-nielureit-10 tien kanssa. Vastaavat kaskodiin kytketyt yhdistelmät 64, 68 ja 66, 70 on kytketty syöttöjännitelinjän 36 ja vastaavasti muistibittilogiikkalinjojen 28, 30 väliin. PMOS-transistoreiden 64, 66 hilaelektrodit on ristikyt-ketty vastaavasti linjoihin, 30, 28. NMOS-transistoreiden 15 68, 70, joita kutsutaan erotustransistoreiksi EP-patent- tijulkaisussa 0 149 275 Ai, hilaelektrodit on kytketty vertailujännitelähteeseen (ei esitetty), joka on potentiaalissa 1/(2VDD+V. ), missä V. on NMOS-transistorin tn tn kynnysarvojännite.

20 NMOS-transistoreiden 72, 74 lähde-nielureitit on kytketty sarjaan linjojen 28, 30 väliin. Näiden transis-toreiden 72, 74 lähde-nielureittien liitoskohta muodostaa solmupisteen 38, johon NMOS-transistorin Pn lähde-nielureitin toinen pää on kytketty. Muistibittisignaa-25 lit Cn-1 ja Cn_^ edeltävältä muistibitin ennakointipii-: riitä (ei esitetty) syötetään NMOS-transistoreiden 72, 74 hiloille. Muistibittiulostulot C ^+3 j°h<^etaan solmupisteistä 76, 78, jotka ovat sarjaankytkettyjen transistoreiden 64, 68 ja 66, 70 yhteisillä reiteillä.

30 Toiminnassa jännite solmupisteessä 38 säilyy muuttumattomana, kun edeltävältä muistibitin ennakointi-piiriltä tulevassa muistibitissä Cn_^, ^η_ι tapahtuu muutos, ja tämän seurauksena ulostulot säilyvät symmetrisinä. Kuitenkin solmupisteessä 38 oleva jännite voi muut-35 tua summattavien bittien A, B binaariarvosta riippuen.

Jos esimerkiksi transistorit P^ - Pn+^ ovat johtavia, : . IM.l MU l:l i CC · : 94990 11 niin logiikkatila solmupisteissä 76, 78 on sama kuin vastaavat signaalit edeltävältä muistibitin ennakointiasteel-ta, lukuunottamatta sitä tosiasiaa, että solmupiste 38 tulee olemaan potentiaalissa VSS, ts. linjan 50 jännit-5 teessä. Kuitenkin kaikki muutokset signaalien Cn_^ ja Cn_^ napaisuuksissa heijastuvat ulostuloissa Cn+3, ^n+3' ilman että sisäiset solmupisteet muuttavat potentiaaliaan.

Jos esimerkiksi Cn_3 on ylhäällä, NMOS-transisto-rin 74 ollessa johtava ja Cn_^ on alhaalla, NMOS-transis-10 torin 72 ollessa ei-johtava, niin PMOS-transistorin 64 hila-lähdejännite pysyy ylhäällä, mikä aiheuttaa transistorin 64 olemisen johtavana. Koska NMOS-transistorilla on korkea impedanssi, niin solmupiste 76 on VDD:n luokkaa olevassa jännitteessä, täten Cn+3 on ylhäällä. Kääntei-15 sesti PMOS-transistorin hila on noin 2,5 voltin jännitteessä, mikä aiheuttaa sen, että tämä transistori on hieman johtava, NMOS-transistorin 70 hila-lähdejännite on luokkaa 3,5 volttia, minkä seurauksena transistori 70 on johtava, mikä aiheuttaa solmupisteen 78 ja tätä kautta 20 signaalin Cn+3 olemisen alhaalla, luokkaa 300 mV olevassa jännitteessä.

Tilanteessa, jossa linja 28 menee alas ja linja 30 menee ylös, mikä ilmaisee, että seuraavalle muistibitin ennakointiasteelle ei tule olemaan muistibittisignaa-25 lia, PMOS-transistori 66 on johtava, mikä aiheuttaa solmupisteen 78 menemisen ylös, mikä vie signaalin Cn+3 ylös. PMOS-transistori 64 on heikosti johtava ja NMOS-transis-tori 68 on johtava, mikä aiheuttaa solmupisteen 76 menemisen alas, mikä vie signaalin Cn+3 alas.

30 Vastakkainen tapahtuu, kun linja 30 menee alas ja linja 28 menee ylös.

• Kuvio 5 havainnollistaa piiriosan 12 muunnelmaa kuviossa 4 esitetylle. Ero on siinä, että NMOS-erotus-transistorit 68, 70 on jätetty pois. Tämän käytännön 35 vaikutus on, että jänniteheilahdukset PMOS-transistorei- 12 94990 den 64, 66 hiloilla ovat suurempia seurauksena solmupisteissä 76, 78 olevien kapasitanssien varaus- ja purku-ajasta .

Kuvioon 5 verrattuna NMOS-(erotus)transistoreiden 5 68, 70 sijoittaminen kuvion 4 piiriin, antaa ne edut, että jännitepyyhkäisy linjoilla 28, 30 pienenee, että johtava PMOS-transistori 64, 66 estää liitospisteen linjan 28 tai 30 kanssa varautumasta uudelleen, koska ero-tustransistori 68 tai 70 muodostaa suuren impedanssin ja 10 että PMOS-katkaisutransistori 66 tai 64 ei ole täysin katkaisutilassa, minkä seurauksena "pois päältä oleva" transistori on itse asiassa "valmiina" varaamaan varattavan solmupisteen 78 tai 76 erotustransistorin 70 tai 68 kautta.

Claims (8)

13 94990

1. Muistibitin ennakointipiiri käsittäen muisti-bitin siirtoasteen (12) ja logiikkaverkon (10), jossa on 5 symmetriset ulostulot kytkettynä muistibitin siirtoastee-seen, muistibitin siirtoasteen käsittäessä ensimmäiset (52) ja toiset (54) aktiiviset kytkentäelimet, joista kukin käsittää ensimmäisen, toisen ja kolmannen kytken-tänavan, kytkentäelimien ensimmäisten kytkentänapojen 10 ollessa kytketty vastaanottamaan komplementaariset muis-tibittisisääntulosignaalit (Cn_x; Cn_3) edeltävältä muisti-bitin ennakointipiiriltä, toisten kytkentänapojen ollessa kytkettynä yhteen muodostamaan yhteinen solmupiste (38) ja kolmansien kytkentänapojen ollessa kytketty logiikka-15 verkon vastaaviin ulostuloihin, vastaavat kuormapiirit (32, 34), jotka on kytketty kolmansiin kytkentänapoihin symmetristen muistibittiulostulosignaalien (Cn_3; Cn_3) muodostamiseksi; tunnettu siitä, että logiikka-verkko käsittää n kytkentäelimien ryhmää, missä n on 2 20 tai sitä suurempi kokonaisluku kunkin ryhmän käsittäessä ensimmäiset (G), toiset (K) ja kolmannet (P) aktiiviset kytkentäelimet, kunkin kytkentäelimen (G, K, P) käsittäessä ensimmäisen, toisen ja kolmannen kytkentänavan ensimmäisen kytkentäelimen (G) toisen kytkentänavan ja toi-25 sen kytkentäelimen (K) kolmannen kytkentänavan ollessa kytketty logiikkaverkon vastaaviin ulostuloihin, ensimmäisen kytkentäelimen (G) kolmannen kytkentänavan, toisen kytkentäelimen (K) toisen kytkentänavan ja kolmannen kytkentäelimen (P) kolmannen kytkentänavan ollessa kytketty 30 sisäiseen solmupisteeseen (40, 42, 44, 46), ensimmäisen : ryhmän kolmannen kytkentäelimen toisen kytkentänavan ol lessa kytketty mainittuun yhteiseen solmupisteeseen (38) ja ryhmien 2 - n kolmannen kytkentäelimen toisen kytkentänavan ollessa kytketty välittömästi edeltävän ryhmän 35 sisäiseen solmupisteeseen, solmupisteen ntnnessä ryhmässä 14 94990 ollessa kytketty käyttöjännitelinjaan (48, 50), kunkin kytkentäelimien ryhmän ollessa vasteellinen kahden summattavan numeron merkitykseltään vastaavien kahden bitin Ax, Bx loogiselle summaamiselle, loogisen tuloksen A1*B1 5 ollessa syötetty ensimmäisen kytkentäelimen (G) ensimmäiseen kytkentänapaan, loogisen tuloksen A1+B1 ollessa syötetty toisen kytkentäelimen (K) ensimmäiseen kytkentänapaan ja loogisen tuloksen = 1 ollessa syötetty kolmannen kytkentäelimen (P) ensimmäiseen kytkentänapaan.

2. Patenttivaatimuksen 1 mukainen piiri, tun nettu siitä, että logiikkaverkon ensimmäiset (G), toiset (K) ja kolmannet (P) kytkentäelimet käsittävät NMOS-transistorit.

3. Patenttivaatimuksen 1 tai 2 mukainen piiri, 15 tunnettu siitä, että muistibitin siirtoasteen ensimmäiset (52) ja toiset (54) aktiiviset kytkentäelimet käsittävät bipolaaritransistorit, joiden emitterielektro-dit on kytketty mainittuun yhteiseen solmupisteeseen (38).

4. Patenttivaatimuksen 1 tai 2 mukainen piiri, tunnettu siitä, että ensimmäiset ja toiset aktiiviset kytkentäelimet käsittävät NMOS-transistorit (60, 62), joiden lähde-elektrodit on kytketty yhteiseen solmu-pisteeseen.

5. Patenttivaatimuksen 3 tai 4 mukainen piiri, tunnettu siitä, että kuormapiirit ovat resistii-visiä ja muistibittiulostulosignaalit johdetaan ensimmäisten ja toisten aktiivisten kytkentäelimien kolmansista kytkentänavoista.

6. Patenttivaatimuksen 3, 4 tai 5 mukainen piiri, tunnettu siitä, että vakiovirtalähde (48) kytkee n:nnen ryhmän sisäisen solmupisteen mainittuun käyttöjännitelinjaan.

7. Patenttivaatimuksen 4 mukainen piiri, t u n - 35. e t t u siitä, että muistibitin siirtoasteen kuorma- 15 94990 piirit käsittävät vastaavat ensimmäiset ja toiset PMOS-transistorit (64, 66), joiden lähde-nielureitit on kytketty ensimmäisten ja toisten kytkentäelimien vastaavien kolmansien kytkentänapojen ja toisen käyttöjännitelinjän 5 väliin ja että ensimmäisten ja toisten PMOS-transistorei-den hilaelektrodit on ristikytketty mainittujen toisten ja ensimmäisten aktiivisten kytkentäelimien kolmansiin kytkentänapoihin.

8. Patenttivaatimuksen 4 mukainen piiri, t u n -10 n e t t u siitä, että muistibitin siirtoasteen kuorma-piirit käsittävät vastaavat ensimmäiset (64, 68) ja toiset (66, 70) kaskodiin kytketyt PMOS- (64, 66) ja NMOS-(68, 70) -transistorit, jotka on kytketty ensimmäisten ja toisten aktiivisten kytkentäelimien vastaavien kolmansien 15 kytkentänapojen ja toisen käyttöjännitelinjän väliin, jolloin kuormapiirien mainittujen ensimmäisten ja toisten NMOS-transistoreiden (68, 70) hilaelektrodit on kytketty vertailu jännitelähteeseen (Vref), ensimmäisten ja toisten PMOS-transistoreiden (64, 66) hilaelektrodit on ristikyt-20 ketty toistan ja ensimmäisten aktiivisten kytkentäelimien kolmansiin kytkentänapoihin ja että symmetriset muisti-bittiulostulosignaalit johdetaan PMOS- ja NMOS-transistoreiden yhteisestä kytkentäpisteestä. 16 94990