JPS61143841A - トランスフアゲ−トを用いた論理回路 - Google Patents
トランスフアゲ−トを用いた論理回路Info
- Publication number
- JPS61143841A JPS61143841A JP59265609A JP26560984A JPS61143841A JP S61143841 A JPS61143841 A JP S61143841A JP 59265609 A JP59265609 A JP 59265609A JP 26560984 A JP26560984 A JP 26560984A JP S61143841 A JPS61143841 A JP S61143841A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transfer
- transfer gate
- transfer gates
- tgs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル論理回路に係り、特に入力データに
対し、複雑な論理関係である出力を与えるために１Ｍ界
効果トランジスタ・トランスファゲートを用いたキャリ
ールックアヘッド（桁上げ先見）回路等の複雑な論理回
路に関する。
対し、複雑な論理関係である出力を与えるために１Ｍ界
効果トランジスタ・トランスファゲートを用いたキャリ
ールックアヘッド（桁上げ先見）回路等の複雑な論理回
路に関する。
キャリールックアヘッド論理回路のような複雑な論理回
路の従来の構成例を第２図に示す。第２図は４術のキャ
リールックアヘッド論理回路をプール代数式に基づいて
短刀直入に構成した例であり、４桁のデータＡ ＋）〜
Ａ３とＢ ＩＩ〜Ｂ３およびキャリーＣｉｎを入力して
、ビット位置０〜３の各キャリーＣ，−Ｃ３，４桁の入
力データの組全体に関するキャリー発生順Ｇ、および４
桁の組全体に関する全体のキャリー伝搬項Ｐを出力する
ものである。第２図中、１〜９は論理和（ＯＲ）回路、
１０〜２４は論理積（ＡＮＤ）回路を示す。
路の従来の構成例を第２図に示す。第２図は４術のキャ
リールックアヘッド論理回路をプール代数式に基づいて
短刀直入に構成した例であり、４桁のデータＡ ＋）〜
Ａ３とＢ ＩＩ〜Ｂ３およびキャリーＣｉｎを入力して
、ビット位置０〜３の各キャリーＣ，−Ｃ３，４桁の入
力データの組全体に関するキャリー発生順Ｇ、および４
桁の組全体に関する全体のキャリー伝搬項Ｐを出力する
ものである。第２図中、１〜９は論理和（ＯＲ）回路、
１０〜２４は論理積（ＡＮＤ）回路を示す。
このように、従来はキャリールックアヘッド回路のよう
な複雑な論理回路をプール代数式に基づいて短刀直入に
構成しているため、次のような欠点があった。
な複雑な論理回路をプール代数式に基づいて短刀直入に
構成しているため、次のような欠点があった。
（１）高位の桁になる程論理回路構成に必要な素子数が
増大し、各桁の論理回路構成は異なる。
増大し、各桁の論理回路構成は異なる。
（２）全体の論理回路構成に必要な素子数は、ｎを入力
データの桁数とすれば、ｎ″的に増大する傾向がある。
データの桁数とすれば、ｎ″的に増大する傾向がある。
（３）全体の論理回路構成に必要な配線本数は、論理回
路構成に必要な素子数の増加に対応して増大する。
路構成に必要な素子数の増加に対応して増大する。
（４）論理回路の実現に要する面積、消費電力が増大す
る。
る。
本発明の目的は、最少限の数のトランスファゲートを用
いて、複雑な論理関数を実現する規則的な構成の論理回
路を提供することにある。
いて、複雑な論理関数を実現する規則的な構成の論理回
路を提供することにある。
本発明は、直列接続された第１のトランスファゲートの
組及びその各トランスファゲートと各々対をなす第２の
トランスファゲートの組及び第３のトランスファゲート
の組と、直列接続された第４のトランスファゲートの組
及びその各トランスファゲートと対をなす第５のトラン
スファゲートの組と、入力信号から各トランスファゲー
トを制御する所定の中間信号を生成するための中間論理
回路を有し、第２のトランスファゲートは第１のトラン
スファゲートの出力ノードと基準電位の間に接続され、
第３のトランスファゲートは第１のトランスファゲート
の出力ノードと供給電位の間に接続され、第５のトラン
スファゲートは第４のトランスファゲートの出力ノード
と供給電位の間に接続され、且つ、入力信号から生成さ
れた３組の所定の中間信号は、第１のトランスファゲー
ト、第２のトランスファゲート、第３のトランスファゲ
ートのうち常にいずれか１つを導通状態になるように制
御し、また、入力信号から生成された３組の中間信号の
中の所定の１組の中間信号によって制御される第４のト
ランスファゲートと第５のトランスファゲートは、一方
が導通の時、他方が非導通になる異なるタイプのトラン
スファゲートであることを特徴とする。
組及びその各トランスファゲートと各々対をなす第２の
トランスファゲートの組及び第３のトランスファゲート
の組と、直列接続された第４のトランスファゲートの組
及びその各トランスファゲートと対をなす第５のトラン
スファゲートの組と、入力信号から各トランスファゲー
トを制御する所定の中間信号を生成するための中間論理
回路を有し、第２のトランスファゲートは第１のトラン
スファゲートの出力ノードと基準電位の間に接続され、
第３のトランスファゲートは第１のトランスファゲート
の出力ノードと供給電位の間に接続され、第５のトラン
スファゲートは第４のトランスファゲートの出力ノード
と供給電位の間に接続され、且つ、入力信号から生成さ
れた３組の所定の中間信号は、第１のトランスファゲー
ト、第２のトランスファゲート、第３のトランスファゲ
ートのうち常にいずれか１つを導通状態になるように制
御し、また、入力信号から生成された３組の中間信号の
中の所定の１組の中間信号によって制御される第４のト
ランスファゲートと第５のトランスファゲートは、一方
が導通の時、他方が非導通になる異なるタイプのトラン
スファゲートであることを特徴とする。
第１崗は本発明の一実施例であって、４桁のキヤリ−ル
ックアヘッド回路の構成を示す。第１図において、２進
数ビット位置Ｏ〜３に対応する入力Ａ、、、Ｂｏ−Ａ、
、Ｂ、が各々排他的ＯＲ回路２５〜２８、ＮＡＮＤ回路
２９〜３２、及びＮ。
ックアヘッド回路の構成を示す。第１図において、２進
数ビット位置Ｏ〜３に対応する入力Ａ、、、Ｂｏ−Ａ、
、Ｂ、が各々排他的ＯＲ回路２５〜２８、ＮＡＮＤ回路
２９〜３２、及びＮ。
Ｒ回路３３〜３６に入力される。ＮチャネルＭＯＳＦＥ
Ｔで実現されたトランスファゲート３７〜４０は直列接
続され、且つ、３７の入力ノードは基準電位に接続され
、４０の出力ノードはバッファ回路４１の入力に接続さ
れる。ＮチャネルＭＯＳＦＥＴで実現されたトランスフ
ァゲート４２〜４５は、各々トランスファゲート３７〜
４０の出力ノードと基準電位の間に接続され、各々ＮＯ
Ｒ回路３３〜３６の出力によって制御される。Ｐチャネ
ルＭＯＳＦＥＴで実現されたトランスファゲート４６〜
４９は、各々トランスファゲート３７〜４０の出力ノー
ドと供給電位Ｖ。Ｄの間に接続され、各々ＮＡＮＤ回路
２９〜３２の出力によって制御される。
Ｔで実現されたトランスファゲート３７〜４０は直列接
続され、且つ、３７の入力ノードは基準電位に接続され
、４０の出力ノードはバッファ回路４１の入力に接続さ
れる。ＮチャネルＭＯＳＦＥＴで実現されたトランスフ
ァゲート４２〜４５は、各々トランスファゲート３７〜
４０の出力ノードと基準電位の間に接続され、各々ＮＯ
Ｒ回路３３〜３６の出力によって制御される。Ｐチャネ
ルＭＯＳＦＥＴで実現されたトランスファゲート４６〜
４９は、各々トランスファゲート３７〜４０の出力ノー
ドと供給電位Ｖ。Ｄの間に接続され、各々ＮＡＮＤ回路
２９〜３２の出力によって制御される。
ＮチャネルＭＯＳＦＥＴで実現されたトランスファゲー
ト５０〜５３は直列接続され、且つ、５０の入力ノード
は基準電位に接続され、５３の出力ノードはバッファ回
路５４の入力に接続される。
ト５０〜５３は直列接続され、且つ、５０の入力ノード
は基準電位に接続され、５３の出力ノードはバッファ回
路５４の入力に接続される。
ＰチャネルＭＯＳＦＥＴで実現されたトランスファゲー
ト５５〜５８は、各々トランスファゲート５０〜５３の
出力ノードと供給電位の間に接続される。
ト５５〜５８は、各々トランスファゲート５０〜５３の
出力ノードと供給電位の間に接続される。
排他的ＯＲ回路２５の出力は、トランスファゲート３７
，５０．５５を制御する。同様に排他的ＯＲ回路２６の
出力は、トランスファゲート３８゜５１．５６を制御し
、排他的ＯＲ回路２７の出力は、トランスファゲート３
９，５２．５７を制御し、排他的ＯＲ回路２８の出力は
、トランスファゲート４０，５３．５８を制御する。
，５０．５５を制御する。同様に排他的ＯＲ回路２６の
出力は、トランスファゲート３８゜５１．５６を制御し
、排他的ＯＲ回路２７の出力は、トランスファゲート３
９，５２．５７を制御し、排他的ＯＲ回路２８の出力は
、トランスファゲート４０，５３．５８を制御する。
ＮＯＲ回路５９〜６２は、各々トランスファゲート５０
〜５３の出力を入力の１つとし、キャリーの否定入力σ
■を他め入力とする。ＯＲ回路６３〜６６は、各々ＮＯ
Ｒ回路５９〜６２の出力を入力の１つとし、トランスフ
ァゲート３７〜４０の出力を他の入力とする。Ｑ ＋ｉ
〜Ｑ□はトランスファゲート３７〜４０の出力ノードに
おける信号であり、ビット位置０〜３におけるキャリー
発生順を示す。Ｒｃｔ〜Ｒ３はトランスファゲート５０
〜５３の出力ノードにおける信号であり、ビット位置Ｏ
〜３におけるキャリー伝搬項の否定を示す。
〜５３の出力を入力の１つとし、キャリーの否定入力σ
■を他め入力とする。ＯＲ回路６３〜６６は、各々ＮＯ
Ｒ回路５９〜６２の出力を入力の１つとし、トランスフ
ァゲート３７〜４０の出力を他の入力とする。Ｑ ＋ｉ
〜Ｑ□はトランスファゲート３７〜４０の出力ノードに
おける信号であり、ビット位置０〜３におけるキャリー
発生順を示す。Ｒｃｔ〜Ｒ３はトランスファゲート５０
〜５３の出力ノードにおける信号であり、ビット位置Ｏ
〜３におけるキャリー伝搬項の否定を示す。
Ｃ１，〜Ｃ３はＯＲ回路６３〜６６の出力信号であり、
ビット位置０〜３におけるキャリー出力を示す。百はバ
ッファ回路５４の出力信号であり、ビット０〜３．全体
のキャリー伝搬項の否定を示す。
ビット位置０〜３におけるキャリー出力を示す。百はバ
ッファ回路５４の出力信号であり、ビット０〜３．全体
のキャリー伝搬項の否定を示す。
Ｇはバッファ回路４１の出力信号であり、ビット０〜３
全体のキャリ発生順の出力信号を示す。
全体のキャリ発生順の出力信号を示す。
次に第２図の動作を説明する。こＮで、論理ｉｔ Ｏｎ
は基準電位の電圧レベルに対応し、論理１１１ Ｆ＃は
供給電位の電圧レベルに対応する。また、Ａ△ＢはＡと
Ｂの論理積を示し、ＡＶＢはＡとＢの論理和を示し、Ａ
ＶＢはＡとＢの排他的論理和を示し、ＡはＡの否定を示
す。また説明の都合上、ｉをビット位置とし、ｇ ｉ
” Ａ ４ ΔＢ１．ｐ＝Ａ、ザＢ、とする。
は基準電位の電圧レベルに対応し、論理１１１ Ｆ＃は
供給電位の電圧レベルに対応する。また、Ａ△ＢはＡと
Ｂの論理積を示し、ＡＶＢはＡとＢの論理和を示し、Ａ
ＶＢはＡとＢの排他的論理和を示し、ＡはＡの否定を示
す。また説明の都合上、ｉをビット位置とし、ｇ ｉ
” Ａ ４ ΔＢ１．ｐ＝Ａ、ザＢ、とする。
まず、ビット位置０の回路、すなわち、排他的ＯＲ回路
２５、ＮＡＮＤ回路２９．ＮＯＲ回路３３、トランスフ
ァゲート３７．４２，４６．５０゜５５、ＮＯＲ回路５
９、ＯＲ回路６３の動作を説明する。
２５、ＮＡＮＤ回路２９．ＮＯＲ回路３３、トランスフ
ァゲート３７．４２，４６．５０゜５５、ＮＯＲ回路５
９、ＯＲ回路６３の動作を説明する。
入力信号Ａ。、Ｂ１）がともに′０″のとき、排他的Ｏ
Ｒ回路２５は１１０ ′１、ＮＡＮＤ回路２９はＩＩ
１１＃を、ＮＯＲ回路３３はｌ＃ １７１をそれぞれ出
力する。
Ｒ回路２５は１１０ ′１、ＮＡＮＤ回路２９はＩＩ
１１＃を、ＮＯＲ回路３３はｌ＃ １７１をそれぞれ出
力する。
よって、トランスファゲート４２及び５５は導通し、ト
ランスファゲート３７．４６．５０は非導通となり、ト
ランスファゲート３７の出力ノードの信号Ｑ１）は’ｏ
”、トランスファゲート５０の出力ノードの信号Ｒ８は
ＩＪ ｌ ＃ｊとなる。また入力信号Ａ ＋） 、 Ｂ
ＯがＩＩ Ｑ ＩＩ、 ” ｌ ＩＩ又は４４１ ｙ
ｌ 、 ＃＃ Ｏ１１のとき。
ランスファゲート３７．４６．５０は非導通となり、ト
ランスファゲート３７の出力ノードの信号Ｑ１）は’ｏ
”、トランスファゲート５０の出力ノードの信号Ｒ８は
ＩＪ ｌ ＃ｊとなる。また入力信号Ａ ＋） 、 Ｂ
ＯがＩＩ Ｑ ＩＩ、 ” ｌ ＩＩ又は４４１ ｙ
ｌ 、 ＃＃ Ｏ１１のとき。
排他的ＯＲ回路２５はＩＩ １ ｙｌ、ＮＡＮＤ回路２
９はＩＩ Ｉ ＩＩ、ＮＯＲ回路３３は０″を出力する
。よって、トランスファゲート３７及び５０は導通し、
トランスファゲート４２，４６．５５は非導通となり、
トランスファゲート３７の出力ノードの信号Ｑ。
９はＩＩ Ｉ ＩＩ、ＮＯＲ回路３３は０″を出力する
。よって、トランスファゲート３７及び５０は導通し、
トランスファゲート４２，４６．５５は非導通となり、
トランスファゲート３７の出力ノードの信号Ｑ。
は’ｏ”、トランスファゲート５０の出力ノードの信号
Ｒ６は′０″となる。また、入力信号Ａ、１゜Ｂ ｏが
ともにＩＩ １１１のとき、排他的ＯＲ回路２５は″０
″’、ＮＡＮＤ回路２９は１４０ ｐｇ、ＮＯＲ回路３
３は０″″を出力する。よって、トランスファゲート４
６及び５５は導通し、トランスファゲート３７゜４２．
５０は非導通となり、トランスファゲート３７の出力ノ
ードの信号Ｑ。は′１″、トランスファゲート５０の出
力ノードＲ８もＩＩ １７＋となる。よって、信号Ｑ。
Ｒ６は′０″となる。また、入力信号Ａ、１゜Ｂ ｏが
ともにＩＩ １１１のとき、排他的ＯＲ回路２５は″０
″’、ＮＡＮＤ回路２９は１４０ ｐｇ、ＮＯＲ回路３
３は０″″を出力する。よって、トランスファゲート４
６及び５５は導通し、トランスファゲート３７゜４２．
５０は非導通となり、トランスファゲート３７の出力ノ
ードの信号Ｑ。は′１″、トランスファゲート５０の出
力ノードＲ８もＩＩ １７＋となる。よって、信号Ｑ。
、ＲｏをＡ。ＩＢＯすなわち−ｇ。
＝Ａ ａ Ａ Ｂ ａ ｓ Ｐ ａ ＝ Ａ Ｏ’ＩＴ
’ Ｂ ｏを用いた論理式％式％ て、ＯＲ回路６３の出力信号Ｃ８は、ｃｏ＝ＱＶ（Ｒ，
、ＶＣｉｎ）＝Ｑｏ ＶＲｏ△Ｃ１ｎ＝ ｇ ｏ Ｖ
Ｐ ａＶＣｉｎとなり、ビット位置Ｏのキャリを正しく
作成する。
’ Ｂ ｏを用いた論理式％式％ て、ＯＲ回路６３の出力信号Ｃ８は、ｃｏ＝ＱＶ（Ｒ，
、ＶＣｉｎ）＝Ｑｏ ＶＲｏ△Ｃ１ｎ＝ ｇ ｏ Ｖ
Ｐ ａＶＣｉｎとなり、ビット位置Ｏのキャリを正しく
作成する。
ココテ、排他的ＯＲ回路２５．ＮＡＮＤ回路２９、ＮＯ
Ｒ回路３３、トランスファゲート３７゜４２．４６．５
０，５５．ＮＯＲ回路５９．ＯＲ回路６３で構成される
ビットＯの回路、排他的ＯＲ回路２６、ＮＡＮＤ回路３
０．ＮＯＲ回路３４゜トランスファゲート３８，４３，
４７，５１，５６、ＮＯＲ回路６０、ＯＲ回路６４で構
成されるビット１の回路、排他的ＯＲ回路２７、ＮＡＮ
Ｄ回路３１．ＮＯＲ回路３５、トランスファゲート３９
．４４，４８，５２．５７．ＮＯＲ回路６１゜ＯＲ回路
６５で構成されるビット２の回路、及び排他的ＯＲ回路
２８．ＮＡＮＤ回路３２、ＮＯＲ回路３６、トランスフ
ァゲート４０．４５，４９゜５３．５８．ＮＯＲ回路６
２、ＯＲ回路６６で構成されるビット３の回路は、各々
同じ構成で、各々入力信号Ａ、、、Ｂ、−Ａ、、Ｂ、に
応じて同じ動作をする。よって、トランスファゲート３
８〜４０の各出力信号Ｑ、〜Ｑ１及びトランスファゲー
ト５１〜５３の各出力信号Ｒ，−Ｒ，は。
Ｒ回路３３、トランスファゲート３７゜４２．４６．５
０，５５．ＮＯＲ回路５９．ＯＲ回路６３で構成される
ビットＯの回路、排他的ＯＲ回路２６、ＮＡＮＤ回路３
０．ＮＯＲ回路３４゜トランスファゲート３８，４３，
４７，５１，５６、ＮＯＲ回路６０、ＯＲ回路６４で構
成されるビット１の回路、排他的ＯＲ回路２７、ＮＡＮ
Ｄ回路３１．ＮＯＲ回路３５、トランスファゲート３９
．４４，４８，５２．５７．ＮＯＲ回路６１゜ＯＲ回路
６５で構成されるビット２の回路、及び排他的ＯＲ回路
２８．ＮＡＮＤ回路３２、ＮＯＲ回路３６、トランスフ
ァゲート４０．４５，４９゜５３．５８．ＮＯＲ回路６
２、ＯＲ回路６６で構成されるビット３の回路は、各々
同じ構成で、各々入力信号Ａ、、、Ｂ、−Ａ、、Ｂ、に
応じて同じ動作をする。よって、トランスファゲート３
８〜４０の各出力信号Ｑ、〜Ｑ１及びトランスファゲー
ト５１〜５３の各出力信号Ｒ，−Ｒ，は。
Ｑｒ ＝ｇ ＋ ｖｐ Ｉ ＡＱａ ＝ｇ ＋ ｖｐ
＋△ｇ ｔ＋＋Ｑ２ ＝ｇｔ ＶＰ ２ △Ｑｓ ＝ｇ
ｔ ＶＰ２ Ａｇ ＋ ＶＰ２ ＡＰ ＋ ＡｇｏｒＱ
ｇ＝ｇａｐ３ΔＱ２ ＝ｇ ｓ Ｖ Ｐ ３Δｇ？ＶＰｚ△ｐ２Δｇ＋ＶＰｉ
△ｐ？ΔＰ＋Ａｇｎ＋Ｒ＋ ＝Ｐ＋ ＶＰＩ ＡＲｎ
＝Ｐ＋ ＶＰｏ −Ｒ２＝ Ｐ ２ Ｖ Ｐ ２△Ｒ１
” ｐ ２ Ｖ ｐ ＨＶ ｐ （ＨｇＲｌ ＝Ｐ３
ＶＰ３△Ｒ２＝ｐ３ ＶＰ２ ＶＰＩ ＶＰＱ ｅとな
る。よってＯＲ回路６４〜６６の各出力信号０１〜Ｃ３
は、 Ｃ，＝ＱＶ （Ｒ，ＶＣｉｎ） ＝Ｑ、 ＶＲｔ ＡＣ
ｉｎ＝ｇｔ ＶＰＩ ＶｇｏｖＣ，、＝Ｑ、 Ｖ （Ｒ
２Ｖ（１’ｎ） −ＱＺ ｖ丸ＡＣｉｎ＝ｇｚＶＰ２△
ｇｔＶＰ２△ＰｔＡｇａＶＰｚ△Ｐ ｔ Ａ Ｐ ａ△
Ｃ１ｎｅＣ３＝ｃ２． Ｖ （Ｒ−４ｖ＜コ） ＝Ｑｓ
ＶＲ３△Ｃ釦”ｇ ３ Ｖ Ｐ ａ △ｇｔ ｖｐ
ａ ＡＰ２Ａｇ Ｌ ｖｐ ａ ＡＰｚ ＡＰ ｔ Ａ
ｇ。
＋△ｇ ｔ＋＋Ｑ２ ＝ｇｔ ＶＰ ２ △Ｑｓ ＝ｇ
ｔ ＶＰ２ Ａｇ ＋ ＶＰ２ ＡＰ ＋ ＡｇｏｒＱ
ｇ＝ｇａｐ３ΔＱ２ ＝ｇ ｓ Ｖ Ｐ ３Δｇ？ＶＰｚ△ｐ２Δｇ＋ＶＰｉ
△ｐ？ΔＰ＋Ａｇｎ＋Ｒ＋ ＝Ｐ＋ ＶＰＩ ＡＲｎ
＝Ｐ＋ ＶＰｏ −Ｒ２＝ Ｐ ２ Ｖ Ｐ ２△Ｒ１
” ｐ ２ Ｖ ｐ ＨＶ ｐ （ＨｇＲｌ ＝Ｐ３
ＶＰ３△Ｒ２＝ｐ３ ＶＰ２ ＶＰＩ ＶＰＱ ｅとな
る。よってＯＲ回路６４〜６６の各出力信号０１〜Ｃ３
は、 Ｃ，＝ＱＶ （Ｒ，ＶＣｉｎ） ＝Ｑ、 ＶＲｔ ＡＣ
ｉｎ＝ｇｔ ＶＰＩ ＶｇｏｖＣ，、＝Ｑ、 Ｖ （Ｒ
２Ｖ（１’ｎ） −ＱＺ ｖ丸ＡＣｉｎ＝ｇｚＶＰ２△
ｇｔＶＰ２△ＰｔＡｇａＶＰｚ△Ｐ ｔ Ａ Ｐ ａ△
Ｃ１ｎｅＣ３＝ｃ２． Ｖ （Ｒ−４ｖ＜コ） ＝Ｑｓ
ＶＲ３△Ｃ釦”ｇ ３ Ｖ Ｐ ａ △ｇｔ ｖｐ
ａ ＡＰ２Ａｇ Ｌ ｖｐ ａ ＡＰｚ ＡＰ ｔ Ａ
ｇ。
ＶＰ３△ｐ２△ＰｔＡＰｏΔＣｉｎ。
となる。すなわち、 ＣＬ’−Ｃｘは各々ビット位置１
〜３のキャリーを正しく作成する。また、ノペツファ回
路５４の出力信号〒はＰ ＝ Ｒａ ＝ Ｐ ＊ Ｖ
Ｐｚ Ｖ Ｐ ＋ Ｖ Ｐ ｏとなり、ビット０〜３全
体のキャリー伝条項の否定を正しく作成する。また、ノ
ヘツファ回路４１の出力信号Ｇは、 Ｇ ＝ Ｑ ｉ
＝ ｇ ａ Ｖｐ３△ｇ ２ Ｖ Ｐ ｘ△ｐ２△ｇ
＋ Ｖ Ｐ ｓ△ｐ２△ｐ工△ｇｏとなり、ビットＯ〜
３全体のキャリー発生順を正しく作成する。
〜３のキャリーを正しく作成する。また、ノペツファ回
路５４の出力信号〒はＰ ＝ Ｒａ ＝ Ｐ ＊ Ｖ
Ｐｚ Ｖ Ｐ ＋ Ｖ Ｐ ｏとなり、ビット０〜３全
体のキャリー伝条項の否定を正しく作成する。また、ノ
ヘツファ回路４１の出力信号Ｇは、 Ｇ ＝ Ｑ ｉ
＝ ｇ ａ Ｖｐ３△ｇ ２ Ｖ Ｐ ｘ△ｐ２△ｇ
＋ Ｖ Ｐ ｓ△ｐ２△ｐ工△ｇｏとなり、ビットＯ〜
３全体のキャリー発生順を正しく作成する。
なお５第１図は４桁の場合の本発明の実施例であるが、
ビット位置によらず回路構成が同じであるため、対応す
るビット位置の回路を追加又は削除する事により、容易
に任意のビット数に拡張又は縮少できる。このとき、ｎ
をビット位置とすれば。
ビット位置によらず回路構成が同じであるため、対応す
るビット位置の回路を追加又は削除する事により、容易
に任意のビット数に拡張又は縮少できる。このとき、ｎ
をビット位置とすれば。
Ｑｎ ”ｇｎ ＶｐｎＡＱｎ−ｔ ＝ｇｎ ＶＰｎ△ｇ
ｎ−＋ Ｖ”””ｐ１△Ｐｎ−１・・・・・・Ｐ、△ｇ
ａＲｎ ＝Ｐ″ｎ Ｖ Ｐ ｎ ＡＲｎ−ｔ ＝ Ｐ
ｎ Ｖ Ｐ ｎ−＋ Ｖ”””Ｐｔ ＶＰｎＣｎ ＝Ｑ
ｒｔ ｖ （Ｒ，、ｖσｉ；） ＝ＱｎＶＲｎＡＣｉｎ
” ｇ ｎ Ｖ Ｐ ｎ△ｇｎ−ＩＶ・・・・・・Ｐ
ｎ Ａ Ｐ ｎ−ｔ△・・・・・・Ｐ、ΔｇｏＶＰｎΔ
Ｐｎ−＋Δ・・・・・・ｐｏＣｉｎとなる。
ｎ−＋ Ｖ”””ｐ１△Ｐｎ−１・・・・・・Ｐ、△ｇ
ａＲｎ ＝Ｐ″ｎ Ｖ Ｐ ｎ ＡＲｎ−ｔ ＝ Ｐ
ｎ Ｖ Ｐ ｎ−＋ Ｖ”””Ｐｔ ＶＰｎＣｎ ＝Ｑ
ｒｔ ｖ （Ｒ，、ｖσｉ；） ＝ＱｎＶＲｎＡＣｉｎ
” ｇ ｎ Ｖ Ｐ ｎ△ｇｎ−ＩＶ・・・・・・Ｐ
ｎ Ａ Ｐ ｎ−ｔ△・・・・・・Ｐ、ΔｇｏＶＰｎΔ
Ｐｎ−＋Δ・・・・・・ｐｏＣｉｎとなる。
また１本実施例の回路をビット方向に複数個直列接続す
る（このとき２組の直列接続されたトランスファゲート
の各最左端のトランスファゲートの入力ノードは、基準
電位ではなく、左隣りの回路の下、Ｇ出力に各々対応し
て接続する）事により拡張する事もできる。
る（このとき２組の直列接続されたトランスファゲート
の各最左端のトランスファゲートの入力ノードは、基準
電位ではなく、左隣りの回路の下、Ｇ出力に各々対応し
て接続する）事により拡張する事もできる。
以上説明したように１本発明によれば、必要最小限のト
ランスファゲートを用い、且つビット位置によらず、同
一の回路構成で、すなわち規則性の高い―路構成でキャ
リールックアヘッド回路等を実現する事ができるため、
所要素子数の少ない分だけ、小占有面積、低消費電力と
なり、また、回路構成に必要な配線本数も少なくなり、
配線に要する面積も小さく、且つ、ビット位置によらず
同一の回路構成となるため、パターン設計が容易となり
、複雑な論理関数の出力を与えるキャリールックアヘッ
ド回路等のＬＳＩ化が容易となる利点がある。
ランスファゲートを用い、且つビット位置によらず、同
一の回路構成で、すなわち規則性の高い―路構成でキャ
リールックアヘッド回路等を実現する事ができるため、
所要素子数の少ない分だけ、小占有面積、低消費電力と
なり、また、回路構成に必要な配線本数も少なくなり、
配線に要する面積も小さく、且つ、ビット位置によらず
同一の回路構成となるため、パターン設計が容易となり
、複雑な論理関数の出力を与えるキャリールックアヘッ
ド回路等のＬＳＩ化が容易となる利点がある。
第１図は本発明のトランスファゲートを用いた論理回路
の一実施例を示す図、第２図は従来の構成例を示す図で
ある。 ２５〜２８・・・排他的ＯＲ回路、 ２９〜３２・・・
ＮＡＮＤ回路、 ３３〜３６・・・ＮＯＲ回路。 ３７〜４０・・・第１のトランスファゲート、４１・・
・バッファ回路、 ４２〜４５・・・第２のトランス
ファゲート、 ４６〜４９・・・第３のトランスファゲ
ート、 ５０〜５３・・・第４のトランスファゲート、
５４・・・バッファ回路、５５〜５８・・・第５の
トランスファゲート、５９〜６２・・・ＮＯＲ回路、
６３〜６６・・・ＯＲ回路。
の一実施例を示す図、第２図は従来の構成例を示す図で
ある。 ２５〜２８・・・排他的ＯＲ回路、 ２９〜３２・・・
ＮＡＮＤ回路、 ３３〜３６・・・ＮＯＲ回路。 ３７〜４０・・・第１のトランスファゲート、４１・・
・バッファ回路、 ４２〜４５・・・第２のトランス
ファゲート、 ４６〜４９・・・第３のトランスファゲ
ート、 ５０〜５３・・・第４のトランスファゲート、
５４・・・バッファ回路、５５〜５８・・・第５の
トランスファゲート、５９〜６２・・・ＮＯＲ回路、
６３〜６６・・・ＯＲ回路。
Claims (1)
- （１）１組の入力信号に対して１組の出力信号を同時に
発生させる論理回路において、 イ、上記入力信号の組に関し、それぞれ第１の中間信号
の組、第２の中間信号の組及び第３の中間信号の組を与
える中間論理回路と、 ロ、直列状に接続された第１のトランスファゲートの組
であって、上記第１の中間信号の組によって制御される
回路と、 ハ、上記第１のトランスファゲートの組の各トランスフ
ァゲートと対をなす第２のトランスファゲートの組であ
って、各トランスファゲートの入力ノードが、それに対
応する上記第１のトランスファゲートの組の各トランス
ファゲートの出力ノードに接続され、出力ノードが基準
電位に接続され、上記第２の中間信号の組によって制御
される回路と、 ニ、上記第１のトランスファゲートの組の各トランスフ
ァゲートと対をなす第３のトランスファゲートの組であ
って、各トランスファゲートの出力ノードが、それに対
応する第１のトランスファゲートの組の各トランスファ
ゲートの出力ノードに接続され、入力ノードが供給電位
に接続され、上記第３の中間信号の組によって制御され
る回路と、 ホ、直列状に接続された第４のトランスファゲートの組
であって、上記第１の中間信号の組によって制御される
回路と、 ヘ、上記第４のトランスファゲートの組の各トランスフ
ァゲートと対をなす第５のトランスファゲートの組であ
って、各トランスファゲートの出力ノードが、それに対
応する上記第４のトランスファゲートの組の各トランス
ファゲートの出力ノードに接続され、入力ノードが供給
電位に接続され、上記第１の中間信号によって制御され
る回路と、 ト、上記第１のトランスファゲートの組、上記第２のト
ランスファゲートの組、及び上記第３のトランスファゲ
ートの組の各対応する３個のトランスファゲートの組は
、上記第１の中間信号の組、上記第２の中間信号の組、
及び上記第３の中間信号の組の各対応する中間信号によ
って、常にいずれか１個のトランスファゲートが導通状
態にあるように制御され、且つ、上記第１の中間信号の
組によって制御される上記第４のトランスファゲートの
組及び上記第１の中間信号の組によって制御される上記
第５のトランスファゲートの組の各対応する２個のトラ
ンスファゲートは、一方が導通の時、他方が非導通とな
る異なるチャネルタイプのトランスファゲートであるこ
と、 を特徴とするトランスファゲートを用いた論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265609A JPS61143841A (ja) | 1984-12-17 | 1984-12-17 | トランスフアゲ−トを用いた論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265609A JPS61143841A (ja) | 1984-12-17 | 1984-12-17 | トランスフアゲ−トを用いた論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143841A true JPS61143841A (ja) | 1986-07-01 |
| JPH0421890B2 JPH0421890B2 (ja) | 1992-04-14 |
Family
ID=17419509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265609A Granted JPS61143841A (ja) | 1984-12-17 | 1984-12-17 | トランスフアゲ−トを用いた論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0318075A2 (en) * | 1987-11-02 | 1989-05-31 | Koninklijke Philips Electronics N.V. | Carry look-ahead circuit for use in adder |
| JPH0253135A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 加算器 |
-
1984
- 1984-12-17 JP JP59265609A patent/JPS61143841A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0318075A2 (en) * | 1987-11-02 | 1989-05-31 | Koninklijke Philips Electronics N.V. | Carry look-ahead circuit for use in adder |
| JPH0253135A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 加算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421890B2 (ja) | 1992-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5656948A (en) | Null convention threshold gate | |
| US6535902B2 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
| US6262593B1 (en) | Semi-dynamic and dynamic threshold gates with modified pull-up structures | |
| US5664211A (en) | Null convention threshold gate | |
| Thoidis et al. | The circuit design of multiple-valued logic voltage-mode adders | |
| US6900658B1 (en) | Null convention threshold gate | |
| JPH0233174B2 (ja) | ||
| JPH0716158B2 (ja) | 出力回路およびそれを用いた論理回路 | |
| JP3247114B2 (ja) | しきい値式によって表わすことができる論理エレメントを実現するための回路装置 | |
| JPS60116034A (ja) | 加算回路 | |
| US8306178B2 (en) | vMOS multi-valued counter unit | |
| JPS61143841A (ja) | トランスフアゲ−トを用いた論理回路 | |
| JPH035095B2 (ja) | ||
| US6066978A (en) | Partial product generating circuit | |
| EP0116710A2 (en) | Impedance restoration for fast carry propagation | |
| JP2001350623A (ja) | 絶対値算術演算ユニット | |
| US4451922A (en) | Transmission logic parity circuit | |
| GUZIŃSKI et al. | Designing Digital Circuits with the Current-Mode Gates | |
| US6911846B1 (en) | Method and apparatus for a 1 of N signal | |
| Andreev et al. | Tapered transmission gate chains for improved carry propagation | |
| JP2539006B2 (ja) | 加算器 | |
| EP1698054B1 (en) | Circuit element | |
| JP3137629B2 (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| US6219686B1 (en) | Method and apparatus for an N-NARY sum/HPG adder/subtractor gate | |
| JP3741280B2 (ja) | 桁上げ先見回路およびこれを用いた加算回路 |