JPH0421890B2 - - Google Patents
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- JPH0421890B2 JPH0421890B2 JP59265609A JP26560984A JPH0421890B2 JP H0421890 B2 JPH0421890 B2 JP H0421890B2 JP 59265609 A JP59265609 A JP 59265609A JP 26560984 A JP26560984 A JP 26560984A JP H0421890 B2 JPH0421890 B2 JP H0421890B2
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル論理回路に係り、特に入力
データに対し、複雑な論理関係である出力を与え
るために、電界効果トランジスタ・トランスフア
ゲートを用いたキヤリールツクアヘツド（桁上げ
先見）回路等の複雑な論理回路に関する。
データに対し、複雑な論理関係である出力を与え
るために、電界効果トランジスタ・トランスフア
ゲートを用いたキヤリールツクアヘツド（桁上げ
先見）回路等の複雑な論理回路に関する。
キヤリールツクアヘツド論理回路のような複雑
な論理回路の従来の構成例を第２図に示す。第２
図は４桁のキヤリールツクアヘツド論理回路をブ
ール代数式に基づいて短刀直入に構成した例であ
り、４桁のデータA0〜A3とB0〜B3およびキヤリ
ーCinを入力して、ビツト位置０〜３の各キヤリ
ーC0〜C3、４桁の入力データの組全体に関する
キヤリー発生項Ｇ、および４桁の組全体に関する
全体のキヤリー伝搬項Ｐを出力するものである。
第２図中、１〜９は論理和（OR）回路、１０〜
２４は論理積（AND）回路を示す。
な論理回路の従来の構成例を第２図に示す。第２
図は４桁のキヤリールツクアヘツド論理回路をブ
ール代数式に基づいて短刀直入に構成した例であ
り、４桁のデータA0〜A3とB0〜B3およびキヤリ
ーCinを入力して、ビツト位置０〜３の各キヤリ
ーC0〜C3、４桁の入力データの組全体に関する
キヤリー発生項Ｇ、および４桁の組全体に関する
全体のキヤリー伝搬項Ｐを出力するものである。
第２図中、１〜９は論理和（OR）回路、１０〜
２４は論理積（AND）回路を示す。
このように、従来はキヤリールツクアヘツド回
路のような複雑な論理回路をブール代数式に基づ
いて短刀直入に構成しているため、次のような欠
点があつた。
路のような複雑な論理回路をブール代数式に基づ
いて短刀直入に構成しているため、次のような欠
点があつた。
(1) 高位の桁になる程論理回路構成に必要な素子
数が増大し、各桁の論理回路構成は異なる。
数が増大し、各桁の論理回路構成は異なる。
(2) 全体の論理回路構成に必要な素子数は、ｎを
入力データの桁数とすれば、n2的に増大する傾
向がある。
入力データの桁数とすれば、n2的に増大する傾
向がある。
(3) 全体の論理回路構成に必要な配線本数は、論
理回路構成に必要な素子数の増加に対応して増
大する。
理回路構成に必要な素子数の増加に対応して増
大する。
(4) 論理回路の実現に要する面積、消費電力が増
大する。
大する。
本発明の目的は、最小限の数のトランスフアゲ
ートを用いて、複雑な論理関数を実現する規則的
な構成の論理回路を提供することにある。
ートを用いて、複雑な論理関数を実現する規則的
な構成の論理回路を提供することにある。
本発明は、直列接続された第１のトランスフア
ゲートの組及びその各トランスフアゲートと各々
対をなす第２のトランスフアゲートの組及び第３
のトランスフアゲートの組と、直列接続された第
４のトランスフアゲートの組及びその各トランス
フアゲートと対をなす第５のトランスフアゲート
の組と、入力信号から各トランスフアゲートを制
御する所定の中間信号を生成するための中間論理
回路を有し、第２のトランスフアゲートは第１の
トランスフアゲートの出力ノードと基準電位の間
に接続され、第３のトランスフアゲートは第１の
トランスフアゲートの出力ノードと供給電位の間
に接続され、第５のトランスフアゲートは第４の
トランスフアゲートの出力ノードと供給電位の間
に接続され、且つ、入力信号から生成された３組
の所定の中間信号は、第１のトランスフアゲー
ト、第２のトランスフアゲート、第３のトランス
フアゲートのうち常にいずれか１つを導通状態に
なるように制御し、また、入力信号から生成され
た３組の中間信号の中の所定の１組の中間信号に
よつて制御される第４のトランスフアゲートと第
５のトランスフアゲートは、一方が導通の時、他
方が非導通になる異なるタイプのトランスフアゲ
ートであることを特徴とする。
ゲートの組及びその各トランスフアゲートと各々
対をなす第２のトランスフアゲートの組及び第３
のトランスフアゲートの組と、直列接続された第
４のトランスフアゲートの組及びその各トランス
フアゲートと対をなす第５のトランスフアゲート
の組と、入力信号から各トランスフアゲートを制
御する所定の中間信号を生成するための中間論理
回路を有し、第２のトランスフアゲートは第１の
トランスフアゲートの出力ノードと基準電位の間
に接続され、第３のトランスフアゲートは第１の
トランスフアゲートの出力ノードと供給電位の間
に接続され、第５のトランスフアゲートは第４の
トランスフアゲートの出力ノードと供給電位の間
に接続され、且つ、入力信号から生成された３組
の所定の中間信号は、第１のトランスフアゲー
ト、第２のトランスフアゲート、第３のトランス
フアゲートのうち常にいずれか１つを導通状態に
なるように制御し、また、入力信号から生成され
た３組の中間信号の中の所定の１組の中間信号に
よつて制御される第４のトランスフアゲートと第
５のトランスフアゲートは、一方が導通の時、他
方が非導通になる異なるタイプのトランスフアゲ
ートであることを特徴とする。
第１図は本発明の一実施例であつて、４桁のキ
ヤリールツクアヘツド回路の構成を示す。第１図
において、２進数ビツト位置０〜３に対応する入
力A0，B0〜A3，B3が各々排他的OR回路２５〜
２８、NAND回路２９〜３２、及びNOR回路３
３〜３６に入力される。ＮチヤネルMOSFETで
実現されたトランスフアゲート３７〜４０（第１
のトランスフアゲートの組）は直列接続され、且
つ、３７の入力ノードは基準電位に接続され、４
０の出力ノードはバツフア回路４１の入力に接続
される。ＮチヤネルMOSFETで実現されたトラ
ンスフアゲート４２〜４５（第２のトランスフア
ゲートの組）は、各々トランスフアゲート３７〜
４０の出力ノードと基準電位の間に接続され、
各々NOR回路３３〜３６の出力によつて制御さ
れる。ＰチヤネルMOSFETで実現されたトラン
スフアゲート４６〜４９（第３のトランスフアゲ
ートの組）は、各々トランスフアゲート３７〜４
０の出力ノードと供給電位VDDの間に接続され、
各々NAND回路２９〜３２の出力によつて制御
される。
ヤリールツクアヘツド回路の構成を示す。第１図
において、２進数ビツト位置０〜３に対応する入
力A0，B0〜A3，B3が各々排他的OR回路２５〜
２８、NAND回路２９〜３２、及びNOR回路３
３〜３６に入力される。ＮチヤネルMOSFETで
実現されたトランスフアゲート３７〜４０（第１
のトランスフアゲートの組）は直列接続され、且
つ、３７の入力ノードは基準電位に接続され、４
０の出力ノードはバツフア回路４１の入力に接続
される。ＮチヤネルMOSFETで実現されたトラ
ンスフアゲート４２〜４５（第２のトランスフア
ゲートの組）は、各々トランスフアゲート３７〜
４０の出力ノードと基準電位の間に接続され、
各々NOR回路３３〜３６の出力によつて制御さ
れる。ＰチヤネルMOSFETで実現されたトラン
スフアゲート４６〜４９（第３のトランスフアゲ
ートの組）は、各々トランスフアゲート３７〜４
０の出力ノードと供給電位VDDの間に接続され、
各々NAND回路２９〜３２の出力によつて制御
される。
ＮチヤネルMOSFETで実現されたトランスフ
アゲート５０〜５３（第４のトランスフアゲート
の組）は直列接続され、且つ、５０の入力ノード
は基準電位に接続され、５３の出力ノードはバツ
フア回路５４の入力に接続される。Ｐチヤネル
MOSFETで実現されたトランスフアゲート５５
〜５８（第５のトランスフアゲートの組）は、
各々トランスフアゲート５０〜５３の出力ノード
と供給電位の間に接続される。
アゲート５０〜５３（第４のトランスフアゲート
の組）は直列接続され、且つ、５０の入力ノード
は基準電位に接続され、５３の出力ノードはバツ
フア回路５４の入力に接続される。Ｐチヤネル
MOSFETで実現されたトランスフアゲート５５
〜５８（第５のトランスフアゲートの組）は、
各々トランスフアゲート５０〜５３の出力ノード
と供給電位の間に接続される。
排他的OR回路２５の出力は、トランスフアゲ
ート３７，５０，５５を制御する。同様に排他的
OR回路２６の出力は、トランスフアゲート３
８，５１，５６を制御し、排他的OR回路２７の
出力は、トランスフアゲート３９，５２，５７を
制御し、排他的OR回路２８の出力は、トランス
フアゲート４０，５３，５８を制御する。
ート３７，５０，５５を制御する。同様に排他的
OR回路２６の出力は、トランスフアゲート３
８，５１，５６を制御し、排他的OR回路２７の
出力は、トランスフアゲート３９，５２，５７を
制御し、排他的OR回路２８の出力は、トランス
フアゲート４０，５３，５８を制御する。
NOR回路５９〜６２は、各々トランスフアゲ
ート５０〜５３の出力を入力の１つとし、キヤリ
ーの否定入力を他の入力とする。OR回路６
３〜６６は、各々NOR回路５９〜６２の出力を
入力の１つとし、トランスフアゲート３７〜４０
の出力を他の入力とする。Q0〜Q3はトランスフ
アゲート３７〜４０の出力ノードにおける信号で
あり、ビツト位置０〜３におけるキヤリー発生項
を示す。R0〜R3はトランスフアゲート５０〜５
３の出力ノードにおける信号であり、ビツト位置
０〜３におけるキヤリー伝搬項の否定を示す。
C0〜C3はOR回路６３〜６６の出力信号であり、
ビツト位置０〜３におけるキヤリー出力を示す。
Ｐはバツフア回路５４の出力信号であり、ビツト
０〜３、全体のキヤリー伝搬項の否定を示す。Ｇ
はバツフア回路４１の出力信号であり、ビツト０
〜３全体のキヤリ発生項の出力信号を示す。
ート５０〜５３の出力を入力の１つとし、キヤリ
ーの否定入力を他の入力とする。OR回路６
３〜６６は、各々NOR回路５９〜６２の出力を
入力の１つとし、トランスフアゲート３７〜４０
の出力を他の入力とする。Q0〜Q3はトランスフ
アゲート３７〜４０の出力ノードにおける信号で
あり、ビツト位置０〜３におけるキヤリー発生項
を示す。R0〜R3はトランスフアゲート５０〜５
３の出力ノードにおける信号であり、ビツト位置
０〜３におけるキヤリー伝搬項の否定を示す。
C0〜C3はOR回路６３〜６６の出力信号であり、
ビツト位置０〜３におけるキヤリー出力を示す。
Ｐはバツフア回路５４の出力信号であり、ビツト
０〜３、全体のキヤリー伝搬項の否定を示す。Ｇ
はバツフア回路４１の出力信号であり、ビツト０
〜３全体のキヤリ発生項の出力信号を示す。
次に第１図の動作を説明する。こゝで、論理
“０”は基準電位の電圧レベルに対応し、論理
“１”は供給電位の電圧レベルに対応する。また、
Ａ∧ＢはＡとＢの論理積を示し、Ａ∨ＢはＡとＢ
の論理和を示し、Ａ〓ＢはＡとＢの排他的論理和
を示し、はＡの否定を示す。また説明の都合
上、ｉをビツト位置とし、gi＝Ai∧Bi，Pi＝Ai〓
Biとする。
“０”は基準電位の電圧レベルに対応し、論理
“１”は供給電位の電圧レベルに対応する。また、
Ａ∧ＢはＡとＢの論理積を示し、Ａ∨ＢはＡとＢ
の論理和を示し、Ａ〓ＢはＡとＢの排他的論理和
を示し、はＡの否定を示す。また説明の都合
上、ｉをビツト位置とし、gi＝Ai∧Bi，Pi＝Ai〓
Biとする。
まず、ビツト位置０の回路、すなわち、排他的
OR回路２５、NAND回路２９、NOR回路３３、
トランスフアゲート３７，４２，４６，５０，５
５、NOR回路５９、OR回路６３の動作を説明す
る。
OR回路２５、NAND回路２９、NOR回路３３、
トランスフアゲート３７，４２，４６，５０，５
５、NOR回路５９、OR回路６３の動作を説明す
る。
入力信号A0，B0がともに“０”のとき、排他
的OR回路２５は“０”、NAND回路２９は“１”
を、NOR回路３３は“１”をそれぞれ出力する。
よつて、トランスフアゲート４２及び５５は導通
し、トランスフアゲート３７，４６，５０は非導
通となり、トランスフアゲート３７の出力ノード
の信号Q0は“０”、トランスフアゲート５０の出
力ノードの信号R0は“１”となる。また入力信
号A0，B0が“０”，“１”又は“１”，“０”のと
き、排他的OR回路２５は“１”、NAND回路２
９は“１”、NOR回路３３は“０”を出力する。
よつて、トランスフアゲート３７及び５０は導通
し、トランスフアゲート４２，４６，５５は非導
通となり、トランスフアゲート３７の出力ノード
の信号Q0は“０”、トランスフアゲート５０の出
力ノードの信号R0は“０”となる。また、入力
信号A0，B0がともに“１”のとき、排他的OR回
路２５は“０”、NAND回路２９は“０”、NOR
回路３３は“０”を出力する。よつて、トランス
フアゲート４６及び５５は導通し、トランスフア
ゲート３７，４２，５０は非導通となり、トラン
スフアゲート３７の出力ノードの信号Q0は
“１”、トランスフアゲート５０の出力ノードR0
も“１”となる。よつて、信号Q0，R0をA0，B0
すなわち、g0＝A0∧B0，p0＝A0〓B0を用いた論
理式で示すと、Q0＝g0，R0＝0となる。よつ
て、OR回路６３の出力信号C0は、C0＝Q0∨（R0
∨）＝Q0∨0∧Cin＝g0∨p0∨Cinとなり、ビ
ツト位置０のキヤリを正しく作成する。
的OR回路２５は“０”、NAND回路２９は“１”
を、NOR回路３３は“１”をそれぞれ出力する。
よつて、トランスフアゲート４２及び５５は導通
し、トランスフアゲート３７，４６，５０は非導
通となり、トランスフアゲート３７の出力ノード
の信号Q0は“０”、トランスフアゲート５０の出
力ノードの信号R0は“１”となる。また入力信
号A0，B0が“０”，“１”又は“１”，“０”のと
き、排他的OR回路２５は“１”、NAND回路２
９は“１”、NOR回路３３は“０”を出力する。
よつて、トランスフアゲート３７及び５０は導通
し、トランスフアゲート４２，４６，５５は非導
通となり、トランスフアゲート３７の出力ノード
の信号Q0は“０”、トランスフアゲート５０の出
力ノードの信号R0は“０”となる。また、入力
信号A0，B0がともに“１”のとき、排他的OR回
路２５は“０”、NAND回路２９は“０”、NOR
回路３３は“０”を出力する。よつて、トランス
フアゲート４６及び５５は導通し、トランスフア
ゲート３７，４２，５０は非導通となり、トラン
スフアゲート３７の出力ノードの信号Q0は
“１”、トランスフアゲート５０の出力ノードR0
も“１”となる。よつて、信号Q0，R0をA0，B0
すなわち、g0＝A0∧B0，p0＝A0〓B0を用いた論
理式で示すと、Q0＝g0，R0＝0となる。よつ
て、OR回路６３の出力信号C0は、C0＝Q0∨（R0
∨）＝Q0∨0∧Cin＝g0∨p0∨Cinとなり、ビ
ツト位置０のキヤリを正しく作成する。
ここで、排他的OR回路２５、NAND回路２
９、NOR回路３３、トランスフアゲート３７，
４２，４６，５０，５５、NOR回路５９、OR回
路６３で構成されるビツト０の回路、排他的OR
回路２６、NAND回路３０、NOR回路３４、ト
ランスフアゲート３８，４３，４７，５１，５
６、NOR回路６０、OR回路６４で構成されるビ
ツト１の回路、排他的OR回路２７、NAND回路
３１、NOR回路３５、トランスフアゲート３９，
４４，４８，５２，５７、NOR回路６１、OR回
路６５で構成されるビツト２の回路、及び排他的
OR回路２８、NAND回路３２、NOR回路３６、
トランスフアゲート４０，４５，４９，５３，５
８、NOR回路６２、OR回路６６で構成されるビ
ツト３の回路は、各々同じ構成で、各々入力信号
A0，B0〜A3，B3に応じて同じ動作をする。よつ
て、トランスフアゲート３８〜４０の各出力信号
Q1〜Q3及びトランスフアゲート５１〜５３の各
出力信号R1〜R3は、 Q1＝g1∨p1∧Q0＝g1∨p1∧g0， Q2＝g2∨p2∧Q1＝g2∨p2∧g1∨p2∧p1∧g0， Q3＝g3∨p3∧Q2 ＝g3∨p3∧g2∨p3∧p2∧g1∨p3∧p2∧p1∧g0， R1＝1∨p1∧R0＝1∨0， R2＝2∨p2∧R1＝2∨1∨0， R3＝3∨p3∧R2＝3∨2∨1∨0， となる。よつてOR回路６４〜６６の各出力信号 C1〜C3は、 C1＝Q1∨（1∨）＝Q1∨1∧Cin＝g1∨p1∨
g0∨p1∧p0∧Cin， C2＝Q2∨（2∨）＝Q2∨2∧Cin ＝g2∨p2∧g1∨p2∧p1∧g0∧p2∧p1∧p0∧Cin， C3＝Q3∨（3∨）＝Q3∨3∨Cin ＝g3∨p3∧g2∨p3∧p2∧g1∨p3∧p2∧p1∧g0∨
p3∧p2∧p1∧p0∧Cin， となる。すなわち、C1〜C3は各々ビツト位置１
〜３のキヤリーを正しく作成する。また、バツフ
ア回路５４の出力信号は＝R3＝3∧2∨
１∨0となり、ビツト０〜３全体のキヤリー伝搬
項の否定を正しく作成する。また、バツフア回路
４１の出力信号Ｇは、Ｇ＝Q3＝g3∨p3∧g2∨p3∧
p2∧g1∨p3∧p2∧p1∧g0となり、ビツト０〜３全
体のキヤリー発生項を正しく作成する。
９、NOR回路３３、トランスフアゲート３７，
４２，４６，５０，５５、NOR回路５９、OR回
路６３で構成されるビツト０の回路、排他的OR
回路２６、NAND回路３０、NOR回路３４、ト
ランスフアゲート３８，４３，４７，５１，５
６、NOR回路６０、OR回路６４で構成されるビ
ツト１の回路、排他的OR回路２７、NAND回路
３１、NOR回路３５、トランスフアゲート３９，
４４，４８，５２，５７、NOR回路６１、OR回
路６５で構成されるビツト２の回路、及び排他的
OR回路２８、NAND回路３２、NOR回路３６、
トランスフアゲート４０，４５，４９，５３，５
８、NOR回路６２、OR回路６６で構成されるビ
ツト３の回路は、各々同じ構成で、各々入力信号
A0，B0〜A3，B3に応じて同じ動作をする。よつ
て、トランスフアゲート３８〜４０の各出力信号
Q1〜Q3及びトランスフアゲート５１〜５３の各
出力信号R1〜R3は、 Q1＝g1∨p1∧Q0＝g1∨p1∧g0， Q2＝g2∨p2∧Q1＝g2∨p2∧g1∨p2∧p1∧g0， Q3＝g3∨p3∧Q2 ＝g3∨p3∧g2∨p3∧p2∧g1∨p3∧p2∧p1∧g0， R1＝1∨p1∧R0＝1∨0， R2＝2∨p2∧R1＝2∨1∨0， R3＝3∨p3∧R2＝3∨2∨1∨0， となる。よつてOR回路６４〜６６の各出力信号 C1〜C3は、 C1＝Q1∨（1∨）＝Q1∨1∧Cin＝g1∨p1∨
g0∨p1∧p0∧Cin， C2＝Q2∨（2∨）＝Q2∨2∧Cin ＝g2∨p2∧g1∨p2∧p1∧g0∧p2∧p1∧p0∧Cin， C3＝Q3∨（3∨）＝Q3∨3∨Cin ＝g3∨p3∧g2∨p3∧p2∧g1∨p3∧p2∧p1∧g0∨
p3∧p2∧p1∧p0∧Cin， となる。すなわち、C1〜C3は各々ビツト位置１
〜３のキヤリーを正しく作成する。また、バツフ
ア回路５４の出力信号は＝R3＝3∧2∨
１∨0となり、ビツト０〜３全体のキヤリー伝搬
項の否定を正しく作成する。また、バツフア回路
４１の出力信号Ｇは、Ｇ＝Q3＝g3∨p3∧g2∨p3∧
p2∧g1∨p3∧p2∧p1∧g0となり、ビツト０〜３全
体のキヤリー発生項を正しく作成する。
なお、第１図は４桁の場合の本発明の実施例で
あるが、ビツト位置によらず回路構成が同じであ
るため、対応するビツト位置の回路を追加又は削
除する事により、容易に任意のビツト数に拡張又
は縮少できる。このとき、ｎをビツト位置とすれ
ば、 Qo＝go∨po∧Qo-1＝go∨po∧go-1∨…… po∧po-1……p1∧g0 Ro＝o∨po∧Ro-1＝o∨o-1∨……1∨0 Co＝Qo∨（o∨）＝Qo∨Ro∧Cin ＝go∨po∧go-1∨……po∧po-1∧…… p1∧g0∨po∧po-1∧……p0Cin となる。
あるが、ビツト位置によらず回路構成が同じであ
るため、対応するビツト位置の回路を追加又は削
除する事により、容易に任意のビツト数に拡張又
は縮少できる。このとき、ｎをビツト位置とすれ
ば、 Qo＝go∨po∧Qo-1＝go∨po∧go-1∨…… po∧po-1……p1∧g0 Ro＝o∨po∧Ro-1＝o∨o-1∨……1∨0 Co＝Qo∨（o∨）＝Qo∨Ro∧Cin ＝go∨po∧go-1∨……po∧po-1∧…… p1∧g0∨po∧po-1∧……p0Cin となる。
また、本実施例の回路をビツト方向に複数個直
列接続する（このとき２組の直列接続されたトラ
ンスフアゲートの各最左端のトランスフアゲート
の入力ノードは、基準電位ではなく、左隣りの回
路の，Ｇ出力に各々対応して接続する）事によ
り拡張する事もできる。
列接続する（このとき２組の直列接続されたトラ
ンスフアゲートの各最左端のトランスフアゲート
の入力ノードは、基準電位ではなく、左隣りの回
路の，Ｇ出力に各々対応して接続する）事によ
り拡張する事もできる。
以上説明したように、本発明によれば、必要最
小限のトランスフアゲートを用い、且つビツト位
置によらず、同一の回路構成で、すなわち規則性
の高い回路構成でキヤリールツクアヘツド回路等
を実現する事ができるため、所要素子数の少ない
分だけ、小占有面積、低消費電力となり、また、
回路構成に必要な配線本数の少なくなり、配線に
要する面積も小さく、且つ、ビツト位置によらず
同一の回路構成となるため、パターン設計が容易
となり、複雑な論理関数の出力を与えるキヤリー
ルツクアヘツド回路等のLSI化が容易となる利点
がある。さらに、本発明の回路構成を使用した演
算回路の場合、得られるキヤリー作成に関する遅
延時間の高速化の効果は極めて大きく、特に演算
ビツト数が大きい場合にその効果が顕著で、高精
度高速科学演算回路等において実用的価値が大き
い。
小限のトランスフアゲートを用い、且つビツト位
置によらず、同一の回路構成で、すなわち規則性
の高い回路構成でキヤリールツクアヘツド回路等
を実現する事ができるため、所要素子数の少ない
分だけ、小占有面積、低消費電力となり、また、
回路構成に必要な配線本数の少なくなり、配線に
要する面積も小さく、且つ、ビツト位置によらず
同一の回路構成となるため、パターン設計が容易
となり、複雑な論理関数の出力を与えるキヤリー
ルツクアヘツド回路等のLSI化が容易となる利点
がある。さらに、本発明の回路構成を使用した演
算回路の場合、得られるキヤリー作成に関する遅
延時間の高速化の効果は極めて大きく、特に演算
ビツト数が大きい場合にその効果が顕著で、高精
度高速科学演算回路等において実用的価値が大き
い。
第１図は本発明のトランスフアゲートを用いた
論理回路の一実施例を示す図、第２図は従来の構
成例を示す図である。 ２５〜２８……排他的OR回路、２９〜３２…
…NAND回路、３３〜３６……NOR回路、３７
〜４０……第１のトランスフアゲート、４１……
バツフア回路、４２〜４５……第２のトランスフ
アゲート、４６〜４９……第３のトランスフアゲ
ート、５０〜５３……第４のトランスフアゲー
ト、５４……バツフア回路、５５〜５８……第５
のトランスフアゲート、５９〜６２……NOR回
路、６３〜６６……OR回路。
論理回路の一実施例を示す図、第２図は従来の構
成例を示す図である。 ２５〜２８……排他的OR回路、２９〜３２…
…NAND回路、３３〜３６……NOR回路、３７
〜４０……第１のトランスフアゲート、４１……
バツフア回路、４２〜４５……第２のトランスフ
アゲート、４６〜４９……第３のトランスフアゲ
ート、５０〜５３……第４のトランスフアゲー
ト、５４……バツフア回路、５５〜５８……第５
のトランスフアゲート、５９〜６２……NOR回
路、６３〜６６……OR回路。
Claims (1)
- 【特許請求の範囲】 １ １組の入力信号に対して１組の出力信号を同
時に発生させる論理回路において、 イ 上記入力信号の組に関し、それぞれ第１の中
間信号の組、第２の中間信号の組及び第３の中
間信号の組を与える中間論理回路と、 ロ 直列状に接続された第１のトランスフアゲー
トの組であつて、上記第１の中間信号の組によ
つて制御され、第１の出力信号を出力する回路
と、 ハ 上記第１のトランスフアゲートの組の各トラ
ンスフアゲートと対をなす第２のトランスフア
ゲートの組であつて、各トランスフアゲートの
入力ノードが、それに対応する上記第１のトラ
ンスフアゲートの組の各トランスフアゲートの
出力ノードに接続され、出力ノードが基準電位
に接続され、上記第２の中間信号の組によつて
制御される回路と、 ニ 上記第１のトランスフアゲートの組の各トラ
ンスフアゲートと対をなす第３のトランスフア
ゲートの組であつて、各トランスフアゲートの
出力ノードが、それに対応する第１のトランス
フアゲートの組の各トランスフアゲートの出力
ノードに接続され、入力ノードが供給電位に接
続され、上記第３の中間信号の組によつて制御
される回路と、 ホ 直列状に接続された第４のトランスフアゲー
トの組であつて、上記第１の中間信号の組によ
つて制御され、第２の出力信号を出力する回路
と、 ヘ 上記第４のトランスフアゲートの組の各トラ
ンスフアゲートと対をなす第５のトランスフア
ゲートの組であつて、各トランスフアゲートの
出力ノードが、それに対応する上記第４のトラ
ンスフアゲートの組の各トランスフアゲートの
出力ノードに接続され、入力ノードが供給電位
に接続され、上記第１の中間信号によつて制御
される回路と、 ト 上記第１のトランスフアゲートの組、上記第
２のトランスフアゲートの組、及び上記第３の
トランスフアゲートの組の各対応する３個のト
ランスフアゲートの組は、上記第１の中間信号
の組、上記第２の中間信号の組、及び上記第３
の中間信号の組の各対応する中間信号によつ
て、常にいずれか１個のトランスフアゲートが
導通状態にあるように制御され、且つ、上記第
１の中間信号によつて制御される上記第４のト
ランスフアゲートの組及び上記第１の中間信号
の組によつて制御される上記第５のトランスフ
アゲートの組の各対応する２個のトランスフア
ゲートは、一方が導通の時、他方が非導通とな
る異なるチヤネルタイプのトランスフアゲート
であること、 を特徴とするトランスフアゲートを用いた論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265609A JPS61143841A (ja) | 1984-12-17 | 1984-12-17 | トランスフアゲ−トを用いた論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265609A JPS61143841A (ja) | 1984-12-17 | 1984-12-17 | トランスフアゲ−トを用いた論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143841A JPS61143841A (ja) | 1986-07-01 |
| JPH0421890B2 true JPH0421890B2 (ja) | 1992-04-14 |
Family
ID=17419509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265609A Granted JPS61143841A (ja) | 1984-12-17 | 1984-12-17 | トランスフアゲ−トを用いた論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143841A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2211966A (en) * | 1987-11-02 | 1989-07-12 | Philips Nv | Digital integrated circuit |
| JP2539006B2 (ja) * | 1988-08-17 | 1996-10-02 | 株式会社東芝 | 加算器 |
-
1984
- 1984-12-17 JP JP59265609A patent/JPS61143841A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61143841A (ja) | 1986-07-01 |
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