JP2539006B2 - 加算器 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電子計算機等で使用されるマンチェスタ型
桁上げ連鎖方式の加算器に関する。

（従来の技術） 電子計算機等の演算回路で使用される高速の加算器と
して、従来ではマンチェスタ型桁上げ連鎖方式の加算器
（Manchester Carry Adder）が知られており、その基本
的な回路構成を第20図に示す。これは、桁上げ信号線上
にゲート回路による信号遅延を含まない方式のものであ
り、各ビット毎に設けられたCMOSスイッチ91がオンかオ
フかで下位ビットからの桁上げ信号Ci−１を上位ビット
にCiとして伝えるか否かを決定している。なお、上記ス
イッチ91をオンするか否かは、そのスイッチのビット位
置への入力オペランド（X1,Y1）の値のみで決定され
る。

（発明が解決しようとする課題） 上記従来の加算器では、１ビットにつき１個の桁上げ
信号伝達用のスイッチが設けられている。従って、32ビ
ットの加算器を構成する場合には桁上げ信号の経路に32
個のスイッチが直列に挿入されることになる。通常、上
記スイッチは第20図に示すようにCMOSトランジスタで構
成されているので、オペランドのワード長（ビット長）
が長くなるのに伴い、桁上げ信号の経路に直列に挿入さ
れたトランジスタのオン抵抗の総和は増加する。また、
上記各スイッチ間には容量性負荷が寄生的に附随してい
る。このため、従来の加算器ではオペランドのワード長
が長くなる程、桁上げ信号のCR時定数回路による伝搬遅
延時間が増加し、加算時間が著しく増加するという欠点
がある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、桁上げ信号を伝搬遅延時間の低減
化を図ることができ、もって高速動作が可能な加算器を
提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の加算器は、同一ビット長からなる２つのオ
ペランドの各ビット毎のイクスクルーシブ・オア論理信
号を生成する複数個のイクスクルーシブ・オア回路と、
上記複数個のイクスクルーシブ・オア回路で生成された
上記２つのオペランドの全てのイクスクルーシブ・オア
論理信号のアンド信号を生成する手段と、一端に上記２
つのオペランドのビットの重み付けよりも下位の重み付
けがなされたビットからの桁上げ信号が供給され、他端
が上記２つのオペランドのビットの重み付けよりも上位
の重み付けがなされたビットへの桁上げ信号の出力端子
に接続され、上記アンド信号が“1"レベルの時は上記桁
上げ信号を上記出力端子に出力制御し、上記アンド信号
が“0"レベルの時はオフ状態に設定されるCMOSスイッチ
とからなる第１の論理回路と、出力端が上記桁上げ信号
の出力端子に接続され、上記２つのオペランドそれぞれ
の最上位ビットの信号が供給され、この最上位ビットの
両信号が共に“0"レベルの時は出力端から“0"レベルの
信号を出力し、最上位ビットの両信号が共に“1"レベル
の時は出力端から“1"レベルの信号を出力し、最上位ビ
ットの両信号が互いに異なるレベルの時は出力端を高イ
ンピーダンス状態に設定する第２の論理回路と、出力端
が上記桁上げ信号の出力端子に接続され、上記２つのオ
ペランドそれぞれの最上位ビットよりも１つ下位のビッ
トの両信号並びに上記複数個のイクスクルーシブ・オア
回路で生成された複数のイクスクルーシブ・オア論理信
号のうち最上位ビット信号どおしのイクスクルーシブ・
オア論理信号が供給され、上記最上位ビット信号どおし
のイクスクルーシブ・オア論理信号が“1"レベルの時
に、上記最上位ビットよりも１つ下位のビットの両信号
が共に“0"レベルの時は出力端から“0"レベルの信号を
出力し、最上位ビットよりも１つ下位のビットの両信号
が共に“1"レベルの時は出力端から“1"レベルの信号を
出力し、最上位ビットよりも１つ下位のビットの両信号
が互いに異なるレベルの時は出力端を高インピーダンス
状態に設定する第３の論理回路と、出力端が上記桁上げ
信号の出力端子に接続され、上記２つのオペランドそれ
ぞれの最上位ビットよりも１つ下位のビットから最下位
ビットの間のいずれか１つのビットの両信号並びに上記
複数個のイクスクルーシブ・オア回路で生成された複数
のイクスクルーシブ・オア論理信号のうち上記２つのオ
ペランドの１つのビットの両信号に対応したビットを除
く上位ビットの全てのイクスクルーシブ・オア論理信号
が供給され、これら供給されるイクスクルーシブ・オア
論理信号のアンド信号が“1"レベルの時に、上記１つの
ビットの両信号が共に“0"レベルの時は出力端から“0"
レベルの信号を出力し、上記１つのビットの両信号が共
に“1"レベルの時は出力端から“1"レベルの信号を出力
し、上記１つのビットの両信号が互いに異なるレベルの
時は出力端を高インピーダンス状態に設定する少なくと
も１個の第４の論理回路とを具備したことを特徴とす
る。

（作用） この発明の加算器では、２つのオペランドの複数ビッ
ト毎に１つの桁上げ信号を生成する。例えば、オペラン
ドの２ビット毎に１つの桁上げ信号を生成すると、桁上
げ信号の経路に直列に挿入されるスイッチの数は従来に
比べて半減し、スイッチをトランジスタで構成する際に
桁上げ信号を経路に直列に挿入されるトランジスタのオ
ン抵抗の総和は従来よりも低減させることができる。こ
れにより、桁上げ信号の伝搬速度は従来の約２倍にな
り、加算器としての動作の著しい高速化が達成される。

（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。

第４図はこの発明を32ビット長の２つのオペランドの
加算を行なう加算器に実施した場合の全体の構成を示す
ブロック図である。図において、11〜14は、32ビット長
の２つのオペランドがオペランドA0〜A7とB0〜B7、A8〜
A15とB8〜B15、A16〜A23とB16〜B23、A24〜A31とB24〜B
31の如く８ビット毎に分割されたそれぞれ２つのオペラ
ンドどうしの加算を行なう第１加算回路である。これら
第１加算回路11〜14はそれぞれ４ビットの加算信号S0〜
S7、S8〜S15、S16〜S23、S24〜S31を出力すると共に、
最下位の第１加算回路11には桁上げ信号C0が供給され、
最上位の第１加算回路14からは桁上げ信号C32が出力さ
れる。

上記第１加算回路11〜14はそれぞれは第５図のブロッ
ク図に示すように構成されている。すなわち各第１加算
回路は、Ai,Ai＋１とBi,Bi＋１、…Ai＋6,Ai＋７とBi＋
6,Bi＋７の如くそれぞれ２ビット長に分割された前記ビ
ット長の２つのオペランドどうしの加算を行なう４個の
第２加算回路（以下、これらを基本セルと称する）15〜
18と、これら４個の基本セル15〜18のうち最上位の基本
セル18からの桁上げ信号Ci＋８が供給される２個のバッ
ファ回路19,20とから構成されている。ここで上記基本
セル15〜18のそれぞれは、各２ビット長の２つのオペラ
ンドどうしの加算を行なうと共にこれら２ビット長のオ
ペランドに対して１つの桁上げ信号を生成し、上位の基
本セルに出力する。

第１図は、上記４個の基本セル15〜19において、２ビ
ット長の２つのオペランドとして、Ai,Ai＋１とBi,Bi＋
１が供給される最下位の基本セル15における桁上げ信号
生成回路のみの構成を示すブロック図である。なお、他
の基本セルにおける桁上げ信号生成回路もこれと同様に
構成されており、２つの入力オペランドが異なるだけで
ある。なお、図中のCiは上記両オペランドよりも下位の
重み付けがなされたオペランドからの桁上げ信号であ
り、Ci＋２は上記両オペランドよりも上位の重み付けが
なされたオペランドへの桁上げ信号である。

図示のように上記基本セルの桁上げ信号生成回路は、
関数f0の第１の論理回路31と、関数f1の第２の論理回路
32と、関数F2の第３の論理回路33とから構成されてい
る。

上記第１の論理回路31には２つの入力A,Bとして上記
２ビット長の２つのオペランドそれぞれの上位ビットの
信号Ai＋１とBi＋１が入力される。この論理回路31は、
出力信号Ｙとして、入力ＡとＢが共に“0"レベルのとき
には“0"レベルを、共に“1"レベルのときには“1"レベ
ルを出力し、入力ＡとＢが互いに異なるレベルのときに
は出力状態を高インピーダンス状態に設定する。

上記第２の論理回路32には２つの入力A,Bとして上記
２ビット長の２つのオペランドそれぞれの下位ビットの
信号AiとBiが入力され、１つの入力X1として上記信号Ai
＋１とBi＋１のイクスクルーシブ・オア論理をとった信
号ei＋１が入力される。この論理回路32は、出力信号Ｙ
として、入力X1が“1"レベルのときに入力ＡとＢが共に
“0"レベルのときには“0"レベルを、共に“1"レベルの
ときには“1"レベルを出力し、入力ＡとＢが互いに異な
るレベルのときには出力状態を高インピーダンス状態に
設定する。また、入力X1が“0"レベルのときには入力Ａ
とＢのレベルにかかわらず出力状態を高インピーダンス
状態に設定する。

上記第３の論理回路33には１つの入力Ａとして下位ビ
ットからの桁上げ信号Ciが入力され、２つの入力X1,X2
として上記信号AiとBiのイクスクルーシブ・オア論理を
とった信号ei、信号Ai＋１とBi＋１のイクスクルーシブ
・オア論理をとった信号ei＋１がそれぞれ入力される。
この論理回路33は、出力信号Ｙとして、入力X1とX2のア
ンド論理をとった信号X1・X2が“1"レベルのときに、入
力Ａが“0"レベルのときには“0"レベルを、入力Ａが
“1"レベルのときには“1"レベルを出力し、信号X1・X2
が“0"レベルのときは入力Ａのレベルにかかわらず出力
状態を高インピーダンス状態に設定する。

上記第１、第２、第３の論理回路31,32,33の各出力信
号Ｙの端子は共通に接続されており、ここから上位ビッ
トに対する桁上げ信号Ci＋２が出力される。こような構
成でなる基本セルの桁上げ信号生成回路で得られる桁上
げ信号Ci＋２の論理式は次式で与えられる。

Ci＋２＝f0（Ai＋1,Bi＋１）＋f1（Ai,Bi:ei＋１） ＋F2（Ci:ei,ei＋１） …１ 第２図は上記第１図の桁上げ信号生成回路を含む前記
基本セル15の全体の構成を示す回路図である。図におい
て、41は前記信号AiとBiのイクスクルーシブ・オア論理
信号eiを生成するイクスクルーシブ・オア回路であり、
42は同じく信号Ai＋１とBi＋１のイクスクルーシブ・オ
ア論理信号ei＋１を生成するイクスクルーシブ・オア回
路である。上記両イクスクルーシブ・オア回路41,42の
出力信号ei,ei＋１は前記第３の論理回路33に入力X1,X2
として供給されており、イクスクルーシブ・オア回路42
の出力信号ei＋１は前記第２の論理回路32に入力X1とし
て供給されている。また、下位ビットからの桁上げ信号
Ciと上記信号eiとはアンド回路43に、信号AiとBiとはア
ンド回路44にそれぞれ供給されており、さらに両アンド
回路43,44の出力はオア回路45に供給されている。そし
て、このオア回路45で、ｉビット目の入力信号Ai、Biに
対する桁上げ信号Ci＋１が生成される。また、イクスク
ルーシブ・オア回路46は下位ビットからの桁上げ信号Ci
と上記信号eiとに基づいてｉビット目の加算信号Siを生
成し、イクスクルーシブ・オア回路47は上記オア回路45
で生成されるｉ＋１ビット目の桁上げ信号Ci＋１と上記
信号ei＋１とに基づいてｉ＋１ビット目の加算信号Si＋
１を生成する。なお、第３図にこの基本セル15における
入出力信号の真理値状態をまとめて示す。この基本セル
において、上記第３の論理回路33が下位ビットからの桁
上げ信号Ciを出力しないときには、第１及び第２の論理
回路31,32が信号Ai,Ai＋１、Bi,Bi＋１及びei＋１、に
基づき、この基本セルに入力されるオペランドのビット
の重み付けよりも上位の重み付けがなされたビットへの
桁上げ信号Ci＋２の論理を決定する。

第６図ないし第８図は、上記第３図に示す真理値状態
を満足する前記第１、第２、第３の論理回路31,32,33そ
れぞれの具体的構成を示す回路図である。

第６図はf0の論理関数を有する前記第１の論理回路31
の具体的な回路図であり、入力ＡとＢがそれぞれ供給さ
れるナンド回路51及びノア回路52、電源電圧V_CCの印加
点と出力信号Ｙを得るノードとにソース、ドレインのそ
れぞれが接続され上記ナンド回路51の出力信号がゲート
に供給されるＰチャネルのMOSトランジスタ53、アース
電圧V_SSの印加点と出力信号Ｙを得るノードとにソー
ス、ドレインのそれぞれが接続され上記ノア回路52の出
力信号がゲートに供給されるＮチャネルのMOSトランジ
スタ54とから構成されている。この第１の論理回路31に
おいて、入力A,Bすなわち、信号Ai＋1,Bi＋１が共に
“0"レベルのときには、ナンド回路51及びノア回路52の
出力信号が共に“1"レベルとなり、ＮチャネルのMOSト
ランジスタ54がオンして出力信号Ｙは“0"レベルにな
る。一方、入力A,Bが共に“1"レベルのときには、ナン
ド回路51及びノア回路52の出力信号が共に“0"レベルと
なり、この場合にはＰチャネルのMOSトランジスタ53が
オンして出力信号Ｙは“1"レベルになる。また、入力A,
Bのうちいずれか一方が“1"レベル、他方が“0"レベル
のときには、ナンド回路51の出力信号が“1"レベル、ノ
ア回路52の出力信号が“0"レベルとなり、この場合には
Ｐチャネル及びＮチャネルの両MOSトランジスタ53,54が
共にオフし、出力は高インピーダンス状態になる。な
お、第14図（ａ）にこのf0の関数を有する論理回路のシ
ンボルを示し、同図（ｂ）にはその真理値状態を示す。

第７図はf1の論理関数を有する前記第２の論理回路32
の具体的な回路図であり、入力A,B及びX1が供給される
ナンド回路55、入力X1を反転するインバータ56、入力A,
B及び上記インバータ56の出力信号が供給されるノア回
路57、電源電圧V_CCの印加点と出力信号Ｙを得るノード
とにソース、ドレインのそれぞれが接続され上記ナンド
回路55の出力信号がゲートに供給されるＰチャネルのMO
Sトランジスタ58、アース電圧V_SSの印加点と出力信号Ｙ
を得るノードとにソース、ドレインのそれぞれが接続さ
れ上記ノア回路57の出力信号がゲートに供給されるＮチ
ャネルのMOSトランジスタ59とから構成されている。こ
の第２の論理回路32において、入力X1すなわち、信号ei
＋１が“1"レベルのときに２つのA,Bすなわち、信号Ai,
Biが共に“0"レベルのときには、ナンド回路55及びノア
回路57の出力信号が共に“1"レベルとなり、Ｎチャネル
のMOSトランジスタ59がオンして出力信号Ｙは“0"レベ
ルになる。一方、入力A,Bが共に“1"レベルのときに
は、ナンド回路55及びノア回路57の出力信号が共に“0"
レベルとなり、この場合にはＰチャネルのMOSトランジ
スタ58がオンして出力信号Ｙは“1"レベルになる。ま
た、入力A,Bのうちいずれか一方が“1"レベル、他方が
“0"レベルのときには、ナンド回路55の出力信号が“1"
レベル、ノア回路57の出力信号が“0"レベルとなり、こ
の場合にはＰチャネル及びＮチャネルの両MOSトランジ
スタ58,59が共にオフし、出力は高インピーダンス状態
になる。さらに入力X1が“0"レベルのときにはナンド回
路55の出力信号が“1"レベル、ノア回路57の出力信号が
“0"レベルとなり、この場合には２つの入力A,Bにかか
わらず、Ｐチャネル及びＮチャネルの両MOSトランジス
タ58,59が共にオフし、出力は高インピーダンス状態に
なる。なお、第15図（ａ）にこのf1の関数を有する論理
回路のシンボルを示し、同図（ｂ）にはその真理値状態
を示す。

第８図はF2の論理関数を有する前記第３の論理回路33
の具体的な回路図であり、入力X1及びX2が供給されるナ
ンド回路60、このナンド回路60の出力信号を反転するイ
ンバータ61、入力Ａが供給されるノードと出力信号Ｙを
得るノードとにソース、ドレインのそれぞれが接続され
上記ナンド回路60の出力信号がゲートに供給されるＰチ
ャネルのMOSトランジスタ62、入力Ａが供給されるノー
ドと出力信号Ｙを得るノードとにソース、ドレインのそ
れぞれが接続され上記インバータ61の出力信号がゲート
に供給されるＮチャネルのMOSトランジスタ63とから構
成されている。なお、上記両トランジスタ62,63はCMOS
スイッチ64を構成している。この第３の論理回路33にお
いて、入力X1,X2のナンド論理をとるナンド回路60の出
力信号、すなわち信号ei＋１とeiのナンド論理信号が
“0"レベルのときにはインバータ61の出力信号が“1"レ
ベルとなり、CMOSスイッチ64がオンする。従って、この
場合には１つの入力Ａ、すなわち信号Ciのレベルがその
まま出力信号Ｙに伝達される。一方、信号ei＋１とeiの
ナンド論理信号が“1"レベルのときにはインバータ61の
出力信号が“0"レベルとなり、CMOSスイッチ64がオンす
る。従って、この場合には入力Ａのレベルにかかわらず
出力は高インピーダンス状態になる。なお、第19図
（ａ）にこの関数F2を一般化した関数Fjを有する論理回
路のシンボルを示し、同図（ｂ）にはその真理値状態を
示す。

このように上記実施例によれば、下位ビットからの桁
上げ信号Ciは第８図の具体回路で示される第３の論理回
路33の１個のCMOSスイッチ64を通過することによって上
位ビットへの桁上げ信号Ci＋２に伝達されている。すな
わち、この実施例回路では２ビットにつき１個の桁上げ
信号伝達用のスイッチが設けられている。従って、32ビ
ットの加算器を構成した場合に、下位ビットから桁上げ
信号の経路に直列に挿入されるスイッチの数は従来の半
分の16個に減少する。このため、桁上げ信号の経路に直
列に挿入されたトランジスタのオン抵抗の総和が従来に
比べて半減し、桁上げ信号の伝搬遅延時間が大幅に短縮
され、加算時間の大幅な短縮化が実現される。

第９図ないし第12図はそれぞれ、前記第２図に示され
る基本セル15をさらに詳細に示した回路図である。これ
らの回路はいずれも前記第３図に示す真理値状態を満足
しており、この他にも種々の構成のものが考えられる。
また、他の基本セルもこれと同様に構成されていること
はもちろんである。

第13図はこの発明を、３ビット長の２つのオペランド
の加算を行なう毎に１つの桁上げ信号を生成するように
した加算器に実施した場合に１つの基本セル内に設けら
れる桁上げ信号生成回路のみの構成を示すブロック図で
ある。なお、図中のCiは３ビット長の２つのオペランド
よりも下位の重み付けがなされたオペランドからの桁上
げ信号であり、Ci＋３は上記両オペランドよりも上位の
重み付けがなされたオペランドへの桁上げ信号である。

図示のようにこの桁上げ信号生成回路は、関数f0の第
１の論理回路71、関数f1の第２の論理回路72、関数f2の
第３の論理回路73及び関数F3の第４の論理回路74で構成
されている。

第１の論理回路71には２つの入力A,Bとして上記３ビ
ット長の２つのオペランドそれぞれの上位ビットの信号
Ai＋２とBi＋２が入力される。この論理回路71は前記第
１図中の論理回路31の場合と同様に、出力信号Ｙとし
て、２つの入力ＡとＢが共に“0"レベルのときには“0"
レベルを、共に“1"レベルのときには“1"レベルを出力
し、入力ＡとＢが互いに異なるレベルのときには出力状
態を高インピーダンス状態に設定する。

第２の論理回路72には２つの入力A,Bとして３ビット
長の２つのオペランドそれぞれの中間ビットの信号Ai＋
１とBi＋１が入力され、１つの入力X1として上記信号Ai
＋２とBi＋２のイクスクルーシブ・オア論理をとった信
号ei＋２が入力される。この論理回路72は前記第１図中
の論理回路32の場合と同様に、出力信号Ｙとして、入力
X1が“1"レベルのときに、入力ＡとＢが共に“0"レベル
のときには“0"レベルを、共に“1"レベルのときには
“1"レベルを出力し、入力ＡとＢが互いに異なるレベル
のときには出力状態を高インピーダンス状態に設定す
る。また、入力X1が“0"レベルのときには入力ＡとＢの
レベルにかかわらず出力状態を高インピーダンス状態に
設定する。

第３の論理回路73には２つの入力A,Bとして３ビット
長の２つのオペランドそれぞれの最下位ビットの信号Ai
とBiが入力され、２つの入力X1,X2として上記信号Ai＋
２とBi＋２のイクスクルーシブ・オア論理をとった信号
ei＋２、上記信号Ai＋１とBi＋１のイクスクルーシブ・
オア論理をとった信号ei＋１がそれぞれ入力される。こ
の論理回路72は出力信号Ｙとして、入力X1,X2のアンド
論理をとった信号X1・X2が“1"レベルのときに、入力Ａ
とＢが共に“0"レベルのときには“0"レベルを、共に
“1"レベルのときには“1"レベルを出力し、入力ＡとＢ
が互いに異なるレベルのときには出力状態を高インピー
ダンス状態に設定する。また、入力X1・X2が“0"レベル
のときには入力ＡとＢのレベルにかかわらず出力状態を
高インピーダンス状態に設定する。なお、このf2の関数
を有する論理回路のシンボルを第16図（ａ）に示し、そ
の真理値状態を同図（ｂ）に示す。

第４の論理回路74には１つの入力Ａとして下位ビット
からの桁上げ信号Ciが入力され、３つの入力X1,X2,X3と
して上記信号AiとBiのイクスクルーシブ・オア論理をと
った信号ei、信号Ai＋１とBi＋１のイクスクルーシブ・
オア論理をとった信号ei＋１、信号Ai＋２とBi＋２のイ
クスクルーシブ・オア論理をとった信号ei＋２がそれぞ
れ入力される。この論理回路74は、出力信号Ｙとして、
入力X1,X2及びX3の３入力のアンド論理をとった信号X1
・X2・X3が“1"レベルのとき、入力Ａが“0"レベルのと
きには“0"レベルを、入力Ａが“1"レベルのときには
“1"レベルを出力し、信号X1・X2・X3が“0"レベルのと
きは入力Ａのレベルにかかわらず出力状態を高インピー
ダンス状態に設定する。この論理回路の関数F3を一般化
した関数Fjを有する論理回路のシンボルは前記第19図
（ａ）に示す通りであり、その真理値状態も同図（ｂ）
に示す通りである。

上記第１、第２、第３、第４の論理回路71,72,73,74
の各出力信号Ｙの端子は共通に接続されており、ここか
ら上位ビットに対する桁上げ信号Ci＋３が出力される。
従って、このような構成でなる基本セルの桁上げ信号生
成回路で得られる桁上げ信号Ci＋３の論理式は次式で与
えられる。

Ci＋３＝f0（Ai＋2,Bi＋２） ＋f1（Ai＋1,Bi＋1:ei＋２） ＋f2（Ai,Bi:ei＋1,ei＋２） ＋F3（Ci:ei,ei＋1,ei＋２） …２ そして一般に、ｍビット長の２つのオペランドの加算
を行なう毎に１つの桁上げ信号を生成する場合に、その
加算器の桁上げ信号生成回路で得られる桁上げ信号Ci＋
ｍの論理式は次式で与えられる。

第17図（ａ）は４ビット長（ｍ＝４）の２つのオペラ
ンドの加算を行なう毎に１つの桁上げ信号を生成する場
合に、その加算器の桁上げ信号生成回路に新たに追加さ
れる関数f3の論理回路のシンボルを示す図であり、同図
（ｂ）はその真理値状態を示す図である。そして、一般
的にｍビット長の２つのオペランドの加算を行なう毎に
１つの桁上げ信号を生成する場合、その加算器の桁上げ
信号生成回路には第18図（ａ）のシンボルで示される論
理回路がｊ個（ｊ＝ｍ−１）設けられる。なお、第18図
（ｂ）は同図（ａ）のシンボルで示される論理回路の真
理値状態を示す図である。

また、上記３式中の関数Ｅ（ｍ−1,j−１）は一般式
で表わすとＥ（h,k）となる。ただし、ｋは０以上でｈ
以下の整数である。ここで、例えばｈ＝４とするとEh,k
の関数は次のようになる。

ｈ＝4,k＝０のとき Ｅ（4,0）＝ei＋４ ｈ＝4,k＝１のとき Ｅ（4,1）＝ei＋４・ei＋（４−１） ＝ei＋４・ei3 ｈ＝4,k＝２のとき Ｅ（4,2）＝ei＋４・ei＋（４−１）・ei＋（４−２） ＝ei＋４・ei＋３・ei＋２ ｈ＝4,k＝３のとき Ｅ（4,3）＝ei＋４・ei＋（４−１）・ei ＋（４−２）・ei＋（４−３） ＝ei＋４・ei＋３・ei＋２・ei＋１ ｈ＝4,k＝４のとき Ｅ（4,4）＝ei＋４・ei＋（４−１）・ei ＋（４−２）・ei＋（４−３）・ei＋（４−４） ＝ei＋４・ei＋３・ei＋２・ei＋１・ei このように上記各実施例では、基本セルに供給される
桁上げ信号Ciが通過する論理回路は１つであり、この論
理回路内では桁上げ信号Ciは１個のスイッチを通過する
のみである。このため、従来の加算器に比べ極めて高速
な桁上げ信号の伝搬が可能となる。また、例えば第１図
回路中の関数f0,f1の論理回路では桁上げ信号の伝搬遅
延が含まれていないので、オペランドA,Bが供給される
とそれぞれの出力は直ちに決定される。また、この発明
の加算器では、基本セルで一括して取扱うビット数を調
整し、桁上げ信号の伝搬速度と、f0,f1等の関数の論理
回路内におけるゲート遅延時間との間でバランスをとる
ことによって最適化を行なうことが可能である。一般的
にオペランドのワード長が長くなる程、基本セルで一括
して取扱うビット数を多くすることにより高速動作が可
能になる。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記第２図の実施例では入力信号AiとBiのイクスクル
ーシブ・オア論理をとるためにイクスクルーシブ・オア
回路を用いる場合についてついて説明したが、これは最
終的な出力信号の論理レベルが同じになるように回路が
構成されている場合にはイクスクルーシブ・オア回路を
用いるようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、桁上げ信号の
伝搬遅延時間の低減化を図ることができ、もって高速動
作が可能な加算器を提供することができる。

【図面の簡単な説明】

第１図はこの発明の加算器で使用される基本セルの桁上
げ信号生成回路の構成を示すブロック図、第２図は上記
第１図の桁上げ信号生成回路を含む基本セルの全体の構
成を示す回路図、第３図は上記基本セルにおける入出力
信号の真理値状態をまとめて示す図、第４図はこの発明
を32ビット長の２つのオペランドの加算を行なう加算器
に実施した場合の全体の構成を示すブロック図、第５図
は上記第４図の実施例回路で使用される第１加算回路の
構成を示すブロック図、第６図は上記第１図の基本セル
内の第１の論理回路の具体的構成を示す回路図、第７図
は上記第１図の基本セル内の第２の論理回路の具体的構
成を示す回路図、第８図は上記第１図の基本セル内の第
３の論理回路の具体的構成を示す回路図、第９図、第10
図、第11図及び第12図はそれぞれ上記第１図の基本セル
の詳細な構成を示す回路図、第13図はこの発明の他の実
施例による基本セル内に設けられる桁上げ信号生成回路
の構成を示すブロック図、第14図（ａ）はf0の関数を有
する論理回路のシンボルを示す図であり、同図（ｂ）は
その真理値状態を示す図、第15図（ａ）はf1の関数を有
する論理回路のシンボルを示す図であり、同図（ｂ）は
その真理値状態を示す図、第16図（ａ）はf2の関数を有
する論理回路のシンボルを示す図であり、同図（ｂ）は
その真理値状態を示す図、第17図（ａ）はf3の関数を有
する論理回路のシンボルを示す図であり、同図（ｂ）は
その真理値状態を示す図、第18図（ａ）は一般化された
fjの関数を有する論理回路のシンボルを示す図であり、
同図（ｂ）はその真理値状態を示す図、第19図（ａ）は
一般化されたFjの関数を有する論理回路のシンボルを示
す図であり、同図（ｂ）はその真理値状態を示す図、第
20図は従来の加算器の基本的な回路構成を示す図であ
る。 11〜14……第１加算回路、15〜18……第２加算回路（基
本セル）、31,32,33……論理回路、41,42,46,47……イ
クスクルーシブ・オア回路、43,44……アンド回路、45
……オア回路、51,55,60……ナンド回路、52,57……ノ
ア回路、53,58,62……ＰチャネルのMOSトランジスタ、5
4,59,63……ＮチャネルのMOSトランジスタ、56,61……
インバータ、64……CMOSスイッチ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】同一ビット長からなる２つのオペランドの
   各ビット毎のイクスクルーシブ・オア論理信号を生成す
   る複数個のイクスクルーシブ・オア回路と、 上記複数個のイクスクルーシブ・オア回路で生成された
   上記２つのオペランドの全てのイクスクルーシブ・オア
   論理信号のアンド信号を生成する手段と、一端に上記２
   つのオペランドのビットの重み付けよりも下位の重み付
   けがなされたビットからの桁上げ信号が供給され、他端
   が上記２つのオペランドのビットの重み付けよりも上位
   の重み付けがなされたビットへの桁上げ信号の出力端子
   に接続され、上記アンド信号が“1"レベルの時は上記桁
   上げ信号を上記出力端子に出力制御し、上記アンド信号
   が“0"レベルの時はオフ状態に設定されるCMOSスイッチ
   とからなる第１の論理回路と、 出力端が上記桁上げ信号の出力端子に接続され、上記２
   つのオペランドそれぞれの最上位ビットの信号が供給さ
   れ、この最上位ビットの両信号が共に“0"レベルの時は
   出力端から“0"レベルの信号を出力し、最上位ビットの
   両信号が共に“1"レベルの時は出力端から“1"レベルの
   信号を出力し、最上位ビットの両信号が互いに異なるレ
   ベルの時は出力端を高インピーダンス状態に設定する第
   ２の論理回路と、 出力端が上記桁上げ信号の出力端子に接続され、上記２
   つのオペランドそれぞれの最上位ビットよりも１つ下位
   のビットの両信号並びに上記複数個のイクスクルーシブ
   ・オア回路で生成された複数のイクスクルーシブ・オア
   論理信号のうち最上位ビット信号どおしのイクスクルー
   シブ・オア論理信号が供給され、上記最上位ビット信号
   どおしのイクスクルーシブ・オア論理信号が“1"レベル
   の時に、上記最上位ビットよりも１つ下位のビットの両
   信号が共に“0"レベルの時は出力端から“0"レベルの信
   号を出力し、最上位ビットよりも１つ下位のビットの両
   信号が共に“1"レベルの時は出力端から“1"レベルの信
   号を出力し、最上位ビットよりも１つ下位のビットの両
   信号が互いに異なるレベルの時は出力端を高インピーダ
   ンス状態に設定する第３の論理回路と、 出力端が上記桁上げ信号の出力端子に接続され、上記２
   つのオペランドそれぞれの最上位ビットよりも１つ下位
   のビットから最下位ビットの間のいずれか１つのビット
   の両信号並びに上記複数個のイクスクルーシブ・オア回
   路で生成された複数のイクスクルーシブ・オア論理信号
   のうち上記２つのオペランドの１つのビットの両信号に
   対応したビットを除く上位ビットの全てのイクスクルー
   シブ・オア論理信号が供給され、これら供給されるイク
   スクルーシブ・オア論理信号のアンド信号が“1"レベル
   の時に、上記１つのビットの両信号が共に“0"レベルの
   時は出力端から“0"レベルの信号を出力し、上記１つの
   ビットの両信号が共に“1"レベルの時は出力端から“1"
   レベルの信号を出力し、上記１つのビットの両信号が互
   いに異なるレベルの時は出力端を高インピーダンス状態
   に設定する少なくとも１個の第４の論理回路 とを具備したことを特徴とする加算器。