JPH0253135A

JPH0253135A - 加算器

Info

Publication number: JPH0253135A
Application number: JP20433688A
Authority: JP
Inventors: Kenji Sakagami; 健二坂上
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-08-17
Filing date: 1988-08-17
Publication date: 1990-02-22
Anticipated expiration: 2011-10-02
Also published as: JP2539006B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は電子計算機等で使用されるマンチェスタ型桁
上げ連鎖方式の加算器に関する。

（従来の技術）電子計算機等の演算回路で使用される高速の加算器とし
て、従来ではマンチェスタ型桁上げ連鎖方式の加算器（
Ｍａｎｃｈｅｓｔｅｒ　Ｃａｒｒｙ　Ａｄｄｅｒ）が知
られており、その基本的な回路構成を第２０図に示す。

これは、桁上げ信号線上にゲート回路による信号遅延を
含まない方式のものであり、各ビット毎に設けられたＣ
ＭＯＳスイッチ９１がオンかオフかで下位ビットからの
桁上げ信号Ｃ１−１を上位ビットにＣｉとして伝えるか
否かを決定している。

なお、上記スイッチ９１をオンするか否かは、そのスイ
ッチのビット位置への入力オペランド（Ｘｌ。

Ｙｌ）の値のみで決定される。

（発明が解決しようとする課ｆｌ）上記従来の加算器では、１ビツトにつき１個の桁上げ信
号伝達用のスイッチが設けられている。

従って、３２ビツトの加算器を構成する場合には桁上げ
信号の経路に３２個のスイッチが直列に挿入されること
になる。通常、上記スイッチは第２０図に示すようにＣ
ＭＯ８ｈランジスタで構成されているので、オペランド
のワード長（ビット長）が長くなるのに伴い、桁上げ信
号の経路に直列に挿入されたトランジスタのオン抵抗の
総和は増加する。また、上記各スイッチ間には容量性負
荷が寄生的に附随している。このため、従来の加算器で
はオペランドのワード長が長くなる程、桁上げ信号のＣ
Ｒ時定数回路による伝搬遅延時間が増加し、加算時間が
著しく増加するという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、桁上げ信号の伝搬遅延時間の低減化
を図ることができ、もって高速動作が可能な加算器を提
供することにある。

［発明の構成］（課題を解決するための手段）この発明の加算器は、同一ビット長からなる２つのオペ
ランドの各ビット毎のイクスクルーシブ・オア論理信号
を生成する第１の手段と、上記第１の手段で生成された
上記オペランドの全てのビットのイクスクルーシブ・オ
ア論理信号が供給され、これらのイクスクルーシブ・オ
ア論理信号に基づき、上記第１の手段に供給されるオペ
ランドのビットの重み付けよりも下位の重み付けがなさ
れたビットからの桁上げ信号を、上記第１の手段に供給
されるオペランドのビットの重み付けよりも上位の重み
付けがなされたビットへの桁上げ信号として出力制御す
る第２の手段と、上記２つのオペランドの各ビットの信
号及び上記第１の手段で生成された上記オペランドの各
ビットのイクスクルーシブ・オア論理信号のうち最下位
ビットのイクスクルーシブ・オア論理信号を除いた残り
の信号が供給され、上記第２の手段が桁上げ信号を出力
しないときにはこれらの信号に基づき、上記第１の手段
に入力されるオペランドのビットの重み付けよりも上位
の重み付けがなされたビットへの桁上げ信号の論理を決
定する第３の手段とを具備したことを特徴とする。

またこの発明の加算器では、前記第２の手段を、前記第
１の手段で生成された前記オペランドの全てのビットの
イクスクルーシブ・オア論理信号のアンド論理信号を生
成する第４の手段と、上記第４の手段の出力信号に基づ
いて下位の重み付けがなされたビットからの前記桁上げ
信号を出力制御するスイッチ手段とから構成している。

さらにこの発明の加算器では、前記第３の手段を、前記
２つのオペランドのそれぞれの最上位ビットの信号が供
給され、両信号の論理に基づいて前記桁上げ信号の論理
を決定する第５の手段と、前記２つのオペランドの最上
位ビット以外の対応するビットの信号並びに前記第１の
手段で生成された前記オペランドの各ビットのイクスク
ルーシブ・オア論理信号のうち対応するビットよりも上
位ビットの全てのイクスクルーシブ・オア論理信号が供
給され、これらの信号に基づいて前記桁上げ信号の論理
を決定する少なくとも１個の第６の手段とで構成してい
る。

（作用）この発明の加算器では、２つのオペランドの複数ビット
毎に１つの桁上げ信号を生成する。例えば、オペランド
の２ビツト毎に１つの桁上げ信号を生成すると、桁上げ
信号の経路に直列に挿入されるスイッチの数は従来に比
べて半減し、スイッチをトランジスタで構成する際に桁
上げ信号の経路に直列に挿入されるトランジスタのオン
抵抗の総和は従来よりも低減させることができる。これ
により、桁上げ信号の伝搬速度は従来の約２倍になり、
加算器としての動作の著しい高速化が達成される。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。

第４図はこの発明を３２ビツト長の２つのオペランドの
加算を行なう加算器に実施した場合の全体の構成を示す
ブロック図である。図において、１１〜１４は、３２ビ
ツト長の２つのオペランドがオペランドＡＯ〜Ａ７とＢ
Ｏ〜Ｂ７、Ａ８〜Ａ１５とＢ８〜Ｂ１５、Ａ１６〜Ａ２
３とＢ１６〜Ｂ２３、Ａ２４〜Ａ３１とＢ２４〜Ｂ３１
の如く８ビツト毎に分割されたそれぞれ２つのオペラン
ドどうしの加算を行なう第１加算回路である。

これら第１加算回路１１−１４はそれぞれ４ビツトの加
算信号ＳＯ〜Ｓ７、Ｓ８〜Ｓ１５、Ｓ１６〜Ｓ２３、Ｓ
２４〜Ｓ３１を出力すると共に、最下位の第１加算回路
１１には桁上げ信号ＣＯが供給され、最上位の第１加算
回路１４からは桁上げ信号Ｃ３２が出力される。

上記第１加算回路１１〜１４はそれぞれは第５図のブロ
ック図に示すように構成されている。すなわち各第１加
算回路は、Ａｔ、Ａｔ＋１とＢｉ。

Ｂｉ＋１、・・・Ａｔ＋６．Ａｔ＋７とＢｉ＋６゜Ｂｉ
＋７の如くそれぞれ２ビツト長に分割された前記８ビツ
ト長の２つのオペランドどうしの加算を行なう４個の第
２加算回路（以下、これらを基本セルと称する）　１５
〜１８と、これら４個の基本セル１５〜１８のうち最上
位の基本セル１８からの桁上げ信号Ｃｉ＋８が供給され
る２個のバッファ回路１９゜２０とから構成されている
。ここで上記基本セル１５〜１８のそれぞれは、各２ビ
ツト長の２つのオペランドどうしの加算を行なうと共に
これら２ビツト長のオペランドに対して１つの桁上げ信
号を生成し、上位の基本セルに出力する。

第１図は、上記４個の基本セル１５〜１９において、２
ビツト長の２つのオペランドとして、Ａｔ。

Ａｔ＋１とＢｉ、Ｂｉ＋１が供給される最下位の基本セ
ル１５における桁上げ信号生成回路のみの構成を示すブ
ロック図である。なお、他の基本セルにおける桁上げ信
号生成回路もこれと同様に構成されており、２つの入力
オペランドが異なるだけである。なお、図中のＣＩは上
記両オペランドよりも下位の重み付けがなされたオペラ
ンドからの桁上げ信号であり、Ｃｉ＋２は上記両オペラ
ンドよりも上位の重み付けがなされたオペランドへの桁
上げ信号である。

図示のように上記基本セルの桁上げ信号生成回路は、関
数ｆＯの第１の論理回路３１と、関数ｆ１の第２の論理
回路３２と、関数Ｆ２の第３の論理回路３３とから構成
されている。

上記第１の論理回路３１には２つの入力Ａ、Ｂとして上
記２ビツト長の２つのオペランドそれぞれの上位ビット
の信号ＡＬ＋１とＢｉ＋１が入力される。この論理回路
３１は、出力信号Ｙとして、入力ＡとＢが共に′０”レ
ベルのときにはａＯ”レベルを、共に′１ｍレベルのと
き１；は“１”レベルを出力し、入力ＡとＢが互いに異
なるレベルのときには出力状態を高インピーダンス状態
に設定する。

上記第２の論理回路３２には２つの入力Ａ、Ｂとして上
記２ビツト長の２つのオペランドそれぞれの下位ビット
の信号ＡｉとＢＬが入力され、１つの入力Ｘ１として上
記信号ＡＩ＋１とＢｉ＋１のイクスクルーシブ・オア論
理をとった信号ｅ１＋１が入力される。この論理回路３
２は、出力信号Ｙとして、入力Ｘ１が“１＃レベルのと
きに入力ＡとＢが共に″Ｏａレベルのときには“０”レ
ベルを、共に′１”レベルのときには１１″レベルを出
力し、入力ＡとＢが互いに異なるレベルのときには出力
状態を高インピーダンス状態に設定する。また、入力Ｘ
１が“０°レベルのときには入力ＡとＢのレベルにかか
わらず出力状態を高インピーダンス状態に設定する。

上記第３の論理回路３３には１つの入力Ａとして下位ビ
ットからの桁上げ信号Ｃｉが入力され、２つの入力ＸＩ
、Ｘ２として上記信号ＡｉとＢｉのイクスクルーシブ・
オア論理をとった信号ｅｉ１信号ＡＬ＋１とＢｔ＋１の
イクスクルーシブ・オア論理をとった信号ｅｉ＋１がそ
れぞれ入力される。この論理回路３３は、出力信号Ｙと
して、入力Ｘ１とＸ２のアンド論理をとった信号Ｘ１・
Ｘ２が″１°レベルのときに、入力Ａが“０ルベルのと
きには“０ルベルを、入力Ａが“１”レベルのときには
′１”レベルを出力し、信号Ｘ１・Ｘ２が′０＃レベル
のときは入力Ａのレベルにかかわらず出力状態を高イン
ピーダンス状態に設定する。

上記第１、第２、第３の論理回路３１．３２．３３の各
出力信号Ｙの端子は共通に接続されており、ここから上
位ビットに対する桁上げ信号Ｃｉ＋２が出力される。こ
のような構成でなる基本セルの桁上げ信号生成回路で得
られる桁上げ信号Ｃｉ＋２の論理式は次式で与えられる
。。

ＣＩ＋２−１’０（Ａｉ＋１．Ｂ１＋１）＋ｆｌ（Ａ１
．旧：ｅｌ＋１）＋Ｆ２（Ｃ１：ｅｉ、ｅｉ＋１）　　
　　　　　　　＝・１第２図は上記第１図の桁上げ信号
生成回路を含む前記基本セル１５の全体の構成を示す回
路図である。図において、４１は前記信号ＡｉとＢｉの
イクスクルーシブ・オア論理信号ｅｉを生成するイクス
クルーシブ・オア回路であり、４２は同じく信号Ａｉ＋
１とＢｉ＋１のイクスクルーシブ・オア論理信号ｅｉ＋
１を生成するイクスクルーシブ・オア回路である。上記
両イクスクルーシブ・オア回路４１．４２の出力信号ｅ
ｉ、ｅｉ＋１は前記第３の論理回路３３に入力Ｘｉ、Ｘ
２として供給されており、イクスクルーシブ・オア回路
４２の出力信号ｅｉ＋１は前記第２の論理回路３２に入
力Ｘ１として供給されている。また、下位ビットからの
桁上げ信号Ｃｔと上記信号ｅｉとはアンド回路４３に、
信号ＡｉとＢｉとはアンド回路４４にそれぞれ供給され
ており、さらに両アンド回路４３．４４の出力はオア回
路４５に供給されている。そして、このオア回路４５で
、１ビツト目の入力信号Ａｔ％Ｂｉに対する桁上げ信号
Ｃｉ＋１が生成される。また、イクスクルーシブ・オア
回路４６は下位ビットからの桁上げ信号Ｃｉと上記信号
ｅｉとに基づいてｉビット目の加算信号Ｓｌを生成し、
イクスクルーシブ参オア回路４７は上記オア回路４５で
生成されるｉ＋１ビット目の桁上げ信号Ｃｉ＋１と上記
信号ｅｉ＋１とに基づいてｉ＋１ビット目の加算信号Ｓ
Ｌ＋１を生成する。なお、第３図にこの基本セル１５に
おける入出力信号の真理値状態をまとめて示す。この基
本セルにおいて、上記第３の論理回路３３が下位ビット
からの桁上げ信号Ｃｉを出力しないときには、第１及び
第２の論理回路３１゜３２が信号Ａ　ｔ、　Ａ　ｉ　＋
１、Ｂｉ、Ｂｔ＋１及びｅ　ｌ　＋　１　、に基づき、
この基本セルに入力されるオペランドのビットの重み付
けよりも上位の重み付けがなされたビットへの桁上げ信
号Ｃｉ＋２の論理を決定する。

第６図ないし第８図は、上記第３図に示す真理値状態を
満足する前記第１、第２、第３の論理回路＄１．３２．
３３それぞれの具体的構成を示す回路図である。

第６図はｆＯの論理関数を有する前記第１の論理回路３
１の具体的な回路図であり、入力ＡとＢがそれぞれ供給
されるナンド回路５１及びノア回路５２、電源電圧ＶＣ
Ｃの印加点と出力信号Ｙを得るノードとにソース、ドレ
インのそれぞれが接続され上記ナンド回路５１の出力信
号がゲートに供給されるＰチャネルのＭＯＳトランジス
タ５３、アース電圧ｖｓｓの印加点と出力信号Ｙを得る
ノードとにソース、ドレインのそれぞれが接続され上記
ノア回路５２の出力信号がゲートに供給されるＮチャネ
ルのＭＯＳ）ランジスタ５４とから構成されている。こ
の第１の論理回路３１において、入力Ａ、Ｂすなわち、
信号Ａ　ｉ　＋　１　、　Ｂ　ｔ　＋　１７＞’　共ニ
”　Ｏ”　レヘ／ｌ／のときには、ナンド回路５１及び
ノア回路５２の出力信号が共に１”レベルとなり、Ｎチ
ャネルのＭＯＳトランジスタ５４がオンして出力信号Ｙ
は“０”レベルになる。一方、入力Ａ、Ｂが共に“１”
レベルのときには、ナンド回路５１及びノア回路５２の
出力信号が共に“０″レベルとなり、この場合にはＰチ
ャネルのＭＯＳ）ランジスタ５３がオンして出力信号Ｙ
は″１＃レベルになる。また、入力Ａ、Ｂのうちいずれ
か一方が１”レベル、他方が“０”レベルのときには、
ナンド回路５１の出力信号が“１“レベル、ノア回路５
２の出力信号が“０”レベルとなり、この場合にはＰチ
ャネル及びＮチャネルの両ＭＯＳトランジスタ５３．５
４が共にオフし、出力は高インピーダンス状態になる。

なお、第１４図（ａ）にこのｆＯの関数を有する論理回
路のシンボルを示し、同図（ｂ）にはその真理値状態を
示す。

第７図はｆｌの論理関数を有する前記第２の論理回路３
２の具体的な回路図であり、入力Ａ、Ｂ及びＸｌが供給
されるナンド回路５５、入力Ｘ１を反転するインバータ
５Ｂ、入力Ａ、Ｂ及び上記インバータ５６の出力信号が
供給されるノア回路５７、電源電圧ＶＣＣの印加点と出
力信号Ｙを得るノードとにソース、ドレインのそれぞれ
が接続され上記ナンド回路５５の出力信号がゲートに供
給されるＰチャネルのＭＯＳトランジスタ５８１．アー
ス電圧ＶＳｌ＋の印加点と出力信号Ｙを得るノードとに
ソース、ドレインのそれぞれが接続され上記ノア回路５
７の出力信号がゲートに供給されるＮチャネルのＭＯＳ
トランジスタ５９とから構成されている。この第２の論
理回路３２において、入力Ｘ１すなわち、信号ｅｉ＋１
が“１”レベルのときに２つのＡ、Ｂすなわち、信号Ａ
ｉ、ＢＬが共に“０２レベルのとき゛には、ナンド回路
５５及びノア回路５７の出力信号が共に“１°レベルと
なり、ＮチャネルのＭＯＳトランジスタ５９がオンして
出力信号Ｙは′０”レベルになる。一方、入力Ａ、Ｂが
共に′１−＃　レベルのときには、ナンド回路５５及び
ノア回路５７の出力信号が共に“０″レベルとなり、こ
の場合にはＰチャネルのＭＯＳトランジスタ５８がオン
して出力信号Ｙは“１“レベルになる。また、入力Ａ。

Ｂのうちいずれか一方が“１″レベル、他方が“０＃レ
ベルのときには、ナンド回路５５の出力信号が１”レベ
ル、ノア回路５７の出力信号が″０＃レベルとなり、こ
の場合にはＰチャネル及びＮチャネルの両ＭＯＳトラン
ジスタ５８．５９が共にオフし、出力は高インピーダン
ス状態になる。さらに入力Ｘ１が“０“レベルのときに
はナンド回路５５の出力信号が“１″レベル、ノア回路
５７の出力信号が“０＃レベルとなり、この場合には２
つの入力Ａ、Ｂにかかわらず、Ｐチャネル及びＮチャネ
ルの両ＭＯＳトランジスタ５８．５９が共にオフし、出
力は高インピーダンス状態になる。なお、第１５図（ａ
）にこのｆｌの関数を有する論理回路のシンボルを示し
、同図（ｂ）にはその真理値状態を示す。

第８図はＦ２の論理関数を有する前記第３の論理回路３
３の具体的な回路図であり、入力Ｘ１及びＸ２が供給さ
れるナンド回路６０、このナンド回路８０の出力信号を
反転するインバータ８１．入力Ａが供給されるノードと
出力信号Ｙを得るノードとにソース、ドレインのそれぞ
れが接続され上記ナンド回路ＧＯの出力信号がゲートに
供給されるＰチャネルのＭＯＳトランジスタ６２、入力
Ａが供給されるノードと出力信号Ｙを得るノードとにソ
ース、ドレインのそれぞれが接続され上記インバータ６
１の出力信号がゲートに供給されるＮチャネルのＭＯＳ
）ランジスタロ３とから構成されている。なお、上記両
トランジスタ６２．８３はＣＭＯＳスイッチＢ４を構成
している。この第３の論理回路３３において、入力ＸＩ
、Ｘ２のナンド論理をとるナンド回路６０の出力信号、
すなわち信号ｅｉ＋１とｅｉのナンド論理信号が０”レ
ベルのときにはインバータ６１の出力信号が１”レベル
となり、ＣＭＯＳスイッチ８４がオンする。従って、こ
の場合には１つの入力Ａ１すなわち信号Ｃｔのレベルが
そのまま出力信号Ｙに伝達される。一方、信号ｅｉ＋１
とｅｉのナンド論理信号が＠１ｍレベルのときにはイン
バータ６１の出力信号が′０２レベルとなり、ＣＭＯＳ
スイッチ６４がオフする。従って、この場合には入力Ａ
のレベルにかかわらず出力は高インピーダンス状態にに
なる。なお、第１９図（ａ）にこの間数Ｆ２を一般化し
た関数Ｆｊを有する論理回路のシンボルを示し、同図（
ｂ）にはその真理値状態を示す。

このように上記実施例によれば、下位ビットからの桁上
げ信号Ｃｉは第８図の具体回路で示される第３の論理回
路３８の１個のＣＭＯＳスイッチＢ４を通過することに
よって上位ビットへの桁上げ信号ＣＩ＋２に伝達されて
いる。すなわち、この実施例回路では２ビツトにつき１
個の桁上げ信号伝達用のスイッチが設けられている。従
って、３２ビツトの加算器を構成した場合に、下位ビッ
トからの桁上げ信号の経路に直列に挿入されるスイッチ
の数は従来の半分の１６個に減少する。このため、桁上
げ信号の経路に直列に挿入されたトランジスタのオン抵
抗の総和が従来に比べて半減し、桁上げ信号の伝搬遅延
時間が大幅に短縮され、加算時間の大幅な短縮化が実現
される。

第９図ないし第１２図はそれぞれ、前記第２図に示され
る基本セル１５をさらに詳細に示した回路図である。こ
れらの回路はいずれも前記第３図に示す真理値状態を満
足しており、この他にも種々の構成のものが考えられる
。また、他の基本セルもこれと同様に構成されているこ
とはもちろんである。

第１３図はこの発明を、３ビツト長の２つのオペランド
の加算を行なう毎に１つの桁上げ信号を生成するように
した加算器に実施した場合に１つの基本セル内に設けら
れる桁上げ信号生成回路のみの構成を示すブロック図で
ある。なお、図中のＣｉは３ビツト長の２つのオペラン
ドよりも下位の重み付けがなされたオペランドからの桁
上げ信号であり、Ｃｉ＋３は上記両オペランドよりも上
位の重み付けがなされたオペランドへの桁上げ信号であ
る。

図示のようにこの桁上げ信号生成回路は、関数ｆＯの第
１の論理回路７１、関数ｆ１の第２の論理回路７２、関
数ｆ２の第３の論理回路７３及び関数Ｆ３の第４の論理
回路７４で構成されている。

第１の論理回路７１には２つの入力Ａ、Ｂとして上記３
ビツト長の２つのオペランドそれぞれの上位ビットの信
号Ａｉ＋２とＢｉ＋２が入力される。

この論理回路７１は前記第１図中の論理回路３１の場合
と同様に、出力信号Ｙとして、２つの入力ＡとＢが共に
″０＃レベルのときには“０“レベルを、共に“１″レ
ベルのときには′１″レベルを出力し、入力ＡとＢが互
いに異なるレベルのときには出力状態を高インピーダン
ス状態に設定する。

第２の論理回路７２には２つの入力Ａ、Ｂとして３ビツ
ト長の２つのオペランドそれぞれの中間ビットの信号Ａ
ｉ＋１とＢｉ＋１が入力され、１つの入力Ｘ１として上
記信号Ａｉ＋２とＢｉ＋２のイクスクルーシブ・オア論
理をとった信号ｅｉ＋２が入力される。この論理回路７
２は前記第１図中の論理回路３２の場合と同様に、出力
信号Ｙとして、入力Ｘ１が“１”レベルのときに、入力
ＡとＢが共に“０ルベルのときには′０２レベルを、共
に′１”レベルのときには“１”レベルを出力し、入力
ＡとＢが互いに異なるレベルのときには出力状態を高イ
ンピーダンス状態に設定する。また、入力Ｘ１が′″０
“レベルのときには入力ＡとＢのレベルにかかわらず出
力状態を高インピーダンス状態に設定する。

第３の論理回路７３には２つの入力Ａ、Ｂとして３ビツ
ト長の２つのオペランドそれぞれの最下位ビットの信号
ＡｉとＢｉが入力され、２つの入力Ｘｉ、Ｘ２として上
記信号Ａｉ＋２とＢｉ＋２のイクスクルーシブ・オア論
理をとった信号ｅｉ＋２、上記信号Ａｉ＋１とＢｉ＋１
のイクスクルーシブ・オア論理をとった信号ｅｉ＋１が
それぞれ入力される。この論理回路７２は出力信号Ｙと
して、入力Ｘｉ、Ｘ２のアンド論理をとった信号Ｘ１・
Ｘ２が“１”レベルのときに、入力ＡとＢが共に“０＃
レベルのときには０“レベルを、共に“１ｇレベルのと
きには′１＃レベルを出力し、入力ＡとＢが互いに異な
るレベルのときには出力状態を高インピーダンス状態に
設定する。また、入力Ｘ１・Ｘ２が“０＃レベルのとき
には入力ＡとＢのレベルにかかわらず出力状態を高イン
ピーダンス状態に設定する。なお、このｆ２の関数を有
する論理回路のシンボルを第１６図（ａ）に示し、その
真理値状態を同図（ｂ）に示す。

第４の論理回路７４Ｊこは１つの入力Ａとして下位ビッ
トからの桁上げ信号Ｃｉが入力され、３つの入力ＸＩ、
Ｘ２．Ｘ３として上記信号ＡｉとＢＬのイクスクルーシ
ブ・オア論理をとった信号ｅｉ１信号ＡＬ＋１とＢ【＋
１のイクスクルーシブ・オア論理をとった信号ｅｉ＋１
、信号Ａｉ＋２とＢｉ＋２のイクスクルーシブ・オア論
理をとった信号ｅｉ＋２がそれぞれ入力される。この論
理回路７４は、出力信号Ｙとして、入力Ｘ１゜Ｘ２及び
Ｘ３の３人力のアンド論理をとった信号Ｘ１・Ｘ２・Ｘ
３が１”レベルのとき、入力Ａが“０”レベルのときに
は０”レベルを、入力Ａが“１０レベルのときには“１
ルベルを出力し、信号Ｘ１・Ｘ２・Ｘ３が“０”レベル
のときは入力Ａのレベルにかかわらず出力状態を高イン
ピーダンス状態に設定する。この論理回路の関数Ｆ３を
一般化した関数Ｆｊを有する論理回路のシンボルは前記
第１９図（ａ）に示す通りであり、その真理値状態も同
図（ｂ）に示す通りである。

上記第１、第２、第３、第４の論理回路７１．７２゜７
３、７４の各出力信号Ｙの端子は共通に接続されており
、ここから上位ビットに対する桁上げ信号Ｃｉ＋３が出
力される。従って、このような構成でなる基本セルの桁
上げ信号生成回路で得られる桁上げ信号ＣＬ＋３の論理
式は次式で与えられる。

ＣＩ＋３−ｒｏ（Ａ１＋２．Ｂｌ＋２）＋ｆ’１（ＡＩ
＋１．Ｂｉ＋ｌ：ｅｌ＋２）＋１’２（Ａｉ、Ｂｌ：ｅ
ｌ＋１．ｅｉ＋２）＋Ｐ３（Ｃ１：ｅｌ、ｅｉ＋１．ｅ
ｉ＋２）　　　　　　　　　　・　　　２そして一般に
、ｍビット長の２つのオペランドの加算を行なう毎に１
つの桁上げ信号を生成する場合に、その加算器の桁上げ
信号生成回路で得られる桁上げ信号ｃ　ｉ＋ｍの論理式
は次式で与えられる。

ＣＩ＋ｎ＋−１’０１Ａｉ＋（ｉ−１）、Ｂｌ＋（ｍ−
１）１＋Ｐｍ１Ｃ１：Ｅ（ｍ−１，ａ＋−１）１　　　
　　　　・・・　３第１７図（ａ）は４ビツト長（ｍ−
４）の２つのオペランドの加算を行なう毎に１つの桁上
げ信号を生成する場合に、その加算器の桁上げ信号生成
回路に新たに追加される関数ｆ３の論理回路のシンボル
を示す図であり、同図（ｂ）はその真理値状態を示す図
である。そして、−膜内にｍビット長の２つのオペラン
ドの加算を行なう毎に１つの桁上げ信号を生成する場合
、その加算器の桁上げ信号生成回路には第１８図（ａ）
のシンボルで示される論理回路がｊ個（ｊ−ｍ−１）設
けられる。なお、第１８図（ｂ）は同図（ａ）のシンボ
ルで示される論理回路の真理値状態を示す図である。

また、上記３式中の関数Ｅ　（ｍ−１，ｊ−１）は一般
式で表わすとＥ　（ｈ、ｋ）となる。ただし、ｋは０以
上でｈ以下の整数である。ここで、例えばｈ−４とする
とＥｈ、にの関数は次のようになる。

ｈ−４，に−０のときＥ　（４，０）　−ｅ　ｉ　＋４ｈ−４，に−１のときＥ　（４，１）　−ｅ　ｉ＋４　やｅ　ｉ十（４−１）
−ｅｉ＋４・ｅｌ３ｈ−４，に−２のときＥ　（４，２）　−ｅ　ｉ＋４　・ｅ　ｉ＋　（４−１
）・ｅＬ＋１４−２） −ｅｉ＋４０ｅｆ＋３０ｅｉ＋２ｈ−４，に−３のときＥ　　（４，３）　　−ｅｉ＋４　　・　ｅｉ＋　　（
４−１）・　ｅｉ＋（４−２）　　・　ｅｉ＋（４−３） −ｅｉ＋４　　・　ｅｉ＋３　　φ　ｅｉ＋２ｅｅｉ＋
１ｈ−４，に纏４のときＥ　（４，４）　−ｅ　ｉ＋４　・ｅ　ｉ＋　（４−１
）・ｅｉ＋（４−２）　・ｅｉ＋（４−３）　φｅｉ＋　（４−４） −ｅｔ＋４拳ｅｉ＋３・ｅｉ＋２・ｅｉ＋１１１ｅｉこのように上記各実施例では、基本セルに供給される桁
上げ信号Ｃｉが通過する論理回路は１つであり、この論
理回路内では桁上げ信号Ｃｔは１個のスイッチを通過す
るのみである。このため、従来の加算器に比べ極めて高
速な桁上げ信号の伝搬が可能となる。また、例えば第１
図回路中の関数ｆＯ，ｆｌの論理回路では桁上げ信号の
伝搬遅延が含まれていないので、オペランドＡ、Ｂが供
給されるとそれぞれの出力は直ちに決定される。

また、この発明の加算器では、基本セルで一括して取扱
うビット数を調整し、桁上げ信号の伝搬速度と、ｆＯ，
ｆｌ等の関数の論理回路内におけるゲート遅延時間との
間でバランスをとることによって最適化を行なうことが
可能である。−膜内にオペランドのワード長が長くなる
程、基本セルで一括して取扱うビット数を多くすること
により高速動作が可能になる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記第２図の実施例では入力信号ＡｔとＢｉのイクスク
ルーシブ・オア論理をとるためにイクスクルーシブ・オ
ア回路を用いる場合についてついて説明したが、これは
最終的な出力信号の論理レベルが同じになるように回路
が構成されるでいる場合にはイクスクルーシブ・ノア回
路を用いるようにしてもよい。

［発明の効果］以上説明したようにこの発明によれば、桁上げ信号の伝
搬遅延時間の低減化を図ることができ、もって高速動作
が可能な加算器を提供することができる。

【図面の簡単な説明】

第１図はこの発明の加算器で使用される基本セルの桁上
げ信号生成回路の構成を示すブロック図、第２図は上記
第１図の桁上げ信号生成回路を含む基本セルの全体の構
成を示す回路図、第３図は上記基本セルにおける入出力
信号の真理値状態をまとめて示す図、第４図はこの発明
を３２ビツト長の２つのオペランドの加算を行なう加算
器に実施した場合の全体の構成を示すブロック図、第５
図は上記第４図の実施例回路で使用される第１加算回路
の構成を示すブロック図、第６図は上記第１図の基本セ
ル内の第１の論理回路の具体的構成を示す回路図、第７
図は上記第１図の基本セル内の第２の論理回路の具体的
構成を示す回路図、第８図は上記第１図の基本セル内の
第３の論理回路の具体的構成を示す回路図、第９図、第
１０図、第１１図及び第１２図はそれぞれ上記第１図の
基本セルの詳細な構成を示す回路図、第１３図はこの発
明の他の実施例による基本セル内に設けられる桁上げ信
号生成回路の構成を示すブロック図、第１４図（ａ）は
ｆＯの関数を有する論理回路のシンボルを示す図であり
、同図（ｂ）はその真理値状態を示す図、第１５図（ａ
）はｆｌの関数を有する論理回路のシンボルを示す図で
あり、同図（ｂ）はその真理値状態を示す図、第１６図
（ａ）はｆ２の関数を有する論理回路のシンボルを示す
図であり、同図（ｂ）はその真理値状態を示す図、第１
７図（ａ）はｆ３の関数を有する論理回路のシンボルを
示す図であり、同図（ｂ）はその真理値状態を示す図、
第１８図（ａ）は一般化されたｆｊの関数を有する論理
回路のシンボルを示す図であり、同図（ｂ）はその真理
値状態を示す図、第１９図（ａ）は一般化されたＦｊの
関数を有する論理回路のシンボルを示す図であり、同図
（ｂ）はその真理値状態を示す図、第２０図は従来の加
算器の基本的な回路構成を示す図である。１１〜１４・・・第１加算回路、１５〜１８・・・第２
加算回路（基本セル）　、３１．３２．３１・・・論理
回路、４１．４２゜４Ｇ、４７・・・イクスクルーシブ
・オア回路、４３．４４・・・アンド回路、４５・・・
オア回路、５１．５５．８０・・・ナンド回路、５２．
５７・・・ノア回路、５３．５１！、　＄２・・・Ｐチ
ャネルのＭＯＳ）ランジスタ、５４．５９．８３・・・
ＮチャネルのＭＯＳ）ランジスタ、５８．６１・・・イ
ンバータ、６４・・・ＣＭＯＳスイッチ。

Claims

【特許請求の範囲】

（１）同一ビット長からなる２つのオペランドの各ビッ
ト毎のイクスクルーシブ・オア論理信号を生成する第１
の手段と、上記第１の手段で生成された上記オペランドの全てのビ
ットのイクスクルーシブ・オア論理信号が供給され、こ
れらのイクスクルーシブ・オア論理信号に基づき、上記
第１の手段に供給されるオペランドのビットの重み付け
よりも下位の重み付けがなされたビットからの桁上げ信
号を、上記第１の手段に供給されるオペランドのビット
の重み付けよりも上位の重み付けがなされたビットへの
桁上げ信号として出力制御する第２の手段と、上記２つ
のオペランドの各ビットの信号及び上記第１の手段で生
成された上記オペランドの各ビットのイクスクルーシブ
・オア論理信号のうち最下位ビットのイクスクルーシブ
・オア論理信号を除いた残りの信号が供給され、上記第
２の手段が桁上げ信号を出力しないときにはこれらの信
号に基づき、上記第１の手段に入力されるオペランドの
ビットの重み付けよりも上位の重み付けがなされたビッ
トへの桁上げ信号の論理を決定する第３の手段とを具備したことを特徴とする加算器。
（２）前記第２の手段が、前記第１の手段で生成された前記オペランドの全てのビ
ットのイクスクルーシブ・オア論理信号のアンド信号を
生成する第４の手段と、上記第４の手段の出力信号に基づいて下位の重み付けが
なされたビットからの前記桁上げ信号を出力制御するス
イッチ手段とから構成されていることを特徴とする請求項１記載の加
算器。
（３）前記第３の手段が、前記２つのオペランドのそれぞれの最上位ビットの信号
が供給され、両信号の論理に基づいて前記桁上げ信号の
論理を決定する第５の手段と、前記２つのオペランドの
最上位ビット以外の対応するビットの信号並びに前記第
１の手段で生成された前記オペランドの各ビットのイク
スクルーシブ・オア論理信号のうち対応するビットより
も上位ビットの全てのイクスクルーシブ・オア信号が供
給され、これらの信号に基づいて前記桁上げ信号の論理
を決定する少なくとも１個の第６の手段とから構成されていることを特徴とする請求項１記載の加
算器。