JPS62241029A

JPS62241029A - 多段並列バイナリイ加算器回路

Info

Publication number: JPS62241029A
Application number: JP61303602A
Authority: JP
Inventors: リチャード　ディー　シンプソン; デリク　ロスケル
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1985-12-20
Filing date: 1986-12-19
Publication date: 1987-10-21
Anticipated expiration: 2011-07-31
Also published as: GB2184579A; GB8629927D0; JP2519227B2; GB2184579B; GB8531380D0; US4858167A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体回路を用い、かつ、高速の桁上げ伝搬
を存する多段並列バイナリィ加算器に関する。

従来の技術高速演算素子を得るために、並列加算器の段について桁
上げ信号の伝搬速度を増加させることによって、２つの
数を加算するのに必要な時間を減少するような種々の提
案がされている。この提案の多くは、半導体素子で構成
するのに高価である複雑な論理回路を必要としている。

比較的低価格であって、しかも、高信顛性を満足させる
ためには集積回路の形態で演算装置の素子を組み立てる
ことが望ましい。集積回路上にできる限り多くの素子を
盛り込むために、計算回路の遅延の主な原因が使用する
ゲート及びスイッチの応答時間にあることに留意して、
桁上げ伝搬の高速の利点を保持しつつ桁上げ連鎖に提案
されているような複雑な論理装置を必要としないように
することが有利である。

発明の要約本発明の目的は、集積回路の全て又は一部として製造に
特に適している改良型多段並列バイナリ加算器回路を提
供することである。

本発明によれば、桁上げ経路を有する多段並列バイナリ
加算器が与えられていて、各段が桁上げ伝搬信号用の第
１の出力及び桁上げ生成信号用の第２の出力を有してい
る。そして、論理手段が少なくとも２つの連続する段の
各グループに与えられていてその特定のグループの段か
ら桁上げ伝搬信号及び桁上げ生成信号を結合し、グルー
プ桁上げ伝搬出力及びグループ桁上げ生成出力を発生す
る。段を有する各々のグループに対して、桁上げ経路が
グループ桁上げ入力導体を有していてすぐ前のグループ
から桁上げ出力を受けとり、そしてグループ桁上げ出力
導体を有していて特定のグループからそのすぐ次のグル
ープに桁上げ出力を伝送する。そのとき、第１のトラン
ジスタが、回路の段が桁上げ伝搬信号及び桁上げ生成信
号を発生する前に、プリチャージクロツタ信号に応答し
て人力導体を第１の基準電圧に接続し、第２のトランジ
スタが特定のグループがらのグループ桁上げ伝搬信号に
応答してグループ桁上げ入力導体をそのグループのグル
ープ桁上げ出力導体に接続し、第３のトランジスタが特
定グループからのグループ桁上げ生成信号に応答してグ
ループ桁上げ出力導体を第２の基準電圧に接続する。

トランジスタはＭＯＳトランジスタである場合がある。

論理手段及び加算器段はダイナミックＭＯ３回路から構
成されることもある。そして、加算器回路は集積回路の
全て又は一部として形成される。

■グループは２段から成っている。回路は、各グループ
に対して、グループ桁上げ入力導体から接続されていて
、且つ、そのグループの第一段からの桁上げ伝搬信号に
応答して、ＯＲゲートを介してそのグループの第２段に
桁上げ入力信号を与える。その第２の入力は、第１段か
ら桁上げ生成信号を受けとるように接続されている。

桁上げ信号や他の信号は、必要な場合にインバータが要
求されるように、立ち上りか又は立ち下りである。ＭＯ
Ｓトランジスタチャンネルの導通タイプは、信号の極性
に適するように選択される必要がある。

発明を十分に理解するためには、添付図面と共に実施例
を参照されたい。

実施例第１図は、５つの加算段からなる並列多段のバイナリ加
算器を示す、この５つの段は、ブロック１．２．３．４
．５によって示され、入力ビットＡ、Ｂ及び前段からの
桁上げを有している。このように、ブロック２は、段ｌ
を示していて、数値Ａ、Ｂのデジットを示す入力Ａ＋、
１３を及び段Ｏからの桁上げを示すＣ０を有している０
段はそれぞれ和出力りの他に、桁伝搬信号Ｐ及び桁生成
信号Ｇを生成する。入力桁信号Ｃｉ　ａが反転して導体
６に与えられ、この導体６において、加算器の桁上げ伝
搬連鎖が始まる。導体６は、トランジスタ８を介して導
体７に接続されており、このトランジスタ８は、さらに
、トランジスタ１ｏを介して導体９に接続されている。

トランジスタ１０は、さらに、トランジスタ１２を介し
て導体１）に接続されている。導体６．７．９は、トラ
ンジスタ１３．１４．１５をそれぞれ介して電源ＶＣＣ
に接続されていて、それらのトランジスタは、プリチャ
ージ信号φ、によって導通状態になる。

桁上げの伝搬及び生成を制御するときに、加算器段が対
ごとにグループ分けされる０例えば、段０及び段１が一
緒にされ、段２及び段３が一緒にされ、段４及び段５（
図示せず）が−緒にされ、その他の段も一緒にされる。

各対の段の回路が同じなので、段０，１に関連する回路
についてのみ説明する。入力される桁上げ信号ｃ１は、
インバータ１６を介して、段０の桁上げ入力に加えられ
る。導体６は、段Ｏからの桁上げ伝搬信号Ｐ０によって
制御されるトランジスタ１７を介して、段１の桁上げ入
力に接続されたＮＯＲゲート１８の入力に接続されてい
る。この信号Ｐ０は、段ｌからの信号Ｐ、と共に、ＮＡ
ＮＤゲート１９の入力に与えられる。このＮＡＮＤゲー
ト１９の出力は、インバータ２０を介してトランジスタ
８を制御する。信号Ｐａ、Ｐ＋　は、段Ｏ１，１からの
桁上げ伝搬信号を示すので、ＮＡＮＤゲートによって結
合されると、トランジスタ８を介して反転桁上げ入力信
号を導体７に伝える。インパーク２１によって反転され
た後、段Ｏからの桁上げ発生信号Ｇ０がＮＯＲゲート１
８の第２の入力に加えられ、このＮＯＲゲート１８は、
その桁上げを段１に伝える。信号Ｇ、は、段１からの桁
上げ伝搬信号Ｐ。

と共にＮＡＮＤゲート２２に与えられ、インバータ２３
によって反転された後ゲート２の出力は、ＮＯＲゲート
２４に与えられる。このＮＯＲゲート２４の出力は、イ
ンバータ２５で反転され、導体７に接続されているトラ
ンジスタ２６を制御してグランドに結合される。段１か
らの桁上げ生成信号Ｇ、がＮＯＲゲート２４の第２の入
力に与えられる。

上述した回路は、論理的に動作して桁上げ伝搬信号及び
桁上げ生成信号を結合し、段１からの反転桁上げを示す
信号が正しく生じ、桁」二げ入力の伝搬に生じた遅れが
反転した状態で導体６に与えられる。桁上げに使用され
る論理回路は、ダイナミックＭＯ３論理回路として知ら
れており、プリチャージ信号φ、によって導体６．７．
９等を電圧ＶＣＣまでプリチャージすることによって動
作する。桁上げは、適切な導体を大地に放電することに
よって示され、入力はＣ１ｆｉによって示されるけれど
も、導体６は図示されていない手段によって放電される
。トランジスタ８が導通しないならば、トランジスタ２
６は導体７を放電するように働く。

段０．１が必ずしも導体６から桁上げを伝搬しないけれ
どももし桁上げ出力を生ずるならば、この状態がその状
況になる。もし段Ｏ及び１が共に桁上げ伝搬信号を生ず
る、すなわち、Ｐｏ及びＰ。

が共に存在するならば、ＮＡＮＤゲート１９は、応答し
て、インバータ２０が信号をトランジスタ８に与えるよ
うにして導通させ、反転桁上げ入力信号が導体７を放電
する。段１が桁上げ生成信号Ｇ１を発生するか、又は段
Ｏが桁上げ生成信号Ｇ０を発生しそして段１が桁上げ伝
搬信号Ｐ１を発生するならば、段Ｏ及びｌは、共に入力
にかかわらず桁上げ出力を発生する。後者の場合、ゲー
ト２２が応答し、信号をゲート２４に与える。前者の場
合、信号Ｇ、がゲート２４に直接与えられる。このいず
れかが存在するとき、ゲート２４が応答してインバータ
２５にトランジスタ２６をオンさせて導体７を放電させ
る。

段Ｏに入る桁上げは、導体６のみから得られ、インバー
タ１６を介してその段に供給される。トランジスタ１７
が４通しているとき段Ｏが桁上げ伝搬信号Ｐ０を発生す
るならば、段ｌに入る桁上げは、導体６から得られる。

さらに、段Ｏが桁上げ生成信号Ｇ０を発生し、この信号
はインバータ２１を介してＮＯＲゲート１８に与えられ
る。このＮＯＲゲート１Ｂは、トランジスタ１７を介し
て導体６から反転桁上げを受け取る。

第２図は、第１図に示された一対の段の加算器の構成を
ダイナミックＭＯ３論理回路を用いて詳細に示している
。第１図の参照記号が第２図においてもできるだけ多く
用いられている。第１図と対応する第２図の素子には同
じ参照記号が用いられている。第１図において段の数が
左から右へ増加し、桁上げが同じ方向に伝搬するが、第
２図において段の数が右から左へ増加し、桁上げ伝搬が
右から左へ生じていることに注目されたい。第１図と第
２図との別の相違点は、第２図において、各加算段が２
つの部分になっていて、段ｎがトランジスタ３９から４
３まで及び伝達ゲート３０．３１からなっている。伝達
ゲートはＮ−チャンネルＭＯＳＦＩ！Ｔ及びＰ−チャン
ネルＭＯＳＦ！！Ｔから成っていて、これらのＦＥＴは
ゲートに加わる適当な信号と並列になっていて互いにオ
ンオフされる。そのようなゲートは論理信号レベルを実
質的に減衰しないという利点がある。

加算器の段ｎを考慮すれば、関連するインバータと共に
トランジスタ３９から４３までは、反転入力デジ７トτ
ｎ、Ｂ１）に応答する半加算器として働き、桁上げ伝搬
信号Ｐ７及び桁上げ生成信号Ｇ７を発生する。信号Ｐ、
は、ゲート３１の場合インバータを介して、伝達ゲート
３０．３１の入力に与えられ、これらのゲートは、導体
６上の信号を反転することにより、桁上げ信号Ｃ７−１
によって制御される。伝達ゲート３０，３１の出力によ
って段ｎの和信号Ｄ７が形成される。段ｎ＋１は段ｎと
同様な構成になっており、桁上げ伝搬信号Ｐ、１゜１及
び桁上げ生成信号Ｇ　ｎ　＋　＋を発生する。

第１図のように、桁上げ伝搬信号ｐ、、ｐ、、、は、Ｎ
ＡＮＤゲート１９の出力を反転するインバータ２０と結
合してトランジスタ８を制ｎ１する。桁上げ生成信号Ｇ
ｎ−，Ｃ＋＋＋１は、第１図とわずかに異なる論理シス
テムによって一緒にされる。というのは、インバータ２
３．２５を省略したために、第１図（７）ＮＯＲゲート
２４がＮ　Ａ　Ｎ　Ｉ）ゲート２４Ａと交換されるから
である。桁上げ生成信号Ｇ　ｎ　＋　１が反転されてか
らゲート２４Ａに与えられる０段ｎ＋ｌに桁上げ信号Ｃ
７を発生させるにはトランジスタ３４．３５．３６が必
要とされる。このトランジスタのうちトランジスタ３６
は、機能的には第１図のトランジスタ１７に対応してい
て、段ｎの桁上げ信号Ｃ７−１との論理的組合わせは、
トランジスタ３６と直列に接続されているトランジスタ
３５によって与えられる。信号Ｃ７の別の発生源は、段
ｎからの桁上げ生成信号Ｇアてあって、トランジスタ３
４によって与えられる。このトランジスタ３４は、トラ
ンジスタ３５及び３６の直列接続と並列に接続されてい
る。

プリチャージクロツタ信号φ、は、第１図と同様に第２
図において使用されていて、加算段の論理回路が機能す
るようになっている。評価クロックφ！が第２図におい
て使用されていて、関連する回路のトランジスタに与え
られる論理組合せ信号に応答してプリチャージクロック
によってプリチャージされた導体を選択的に放電する。

プリチャージクロックφ、及び評価クロックφ、は、交
互にそれぞれの接続部に与えられる。

第１図及び第２図を参照して上記に記載された回路を考
慮することによって、桁上げ連鎖が加算器の２段ごとに
単一の直列接続トランジスタを有しているので、桁上げ
連鎖についての桁上げ信号の伝搬遅延は、加算器の各段
がトランジスタである従来の桁上げ連鎖の約半分である
ということが明らかである。それ故、本発明は、桁上げ
伝搬及び生成回路をわずかに複雑することによって、並
列加算器の動作速度を相当増加させるものです。

２つの段取上からの桁上げ伝搬信号及び桁上げ生成信号
は論理的に結合されるが、そのための論理回路は上記し
たものよりも相当複雑になる。直列のトランジスタ数を
減少することによって桁上げ連鎖について伝搬時間を減
少させても、その減少は、もっと複雑な論理回路のトラ
ンジスタ用の制御信号の発生に伴う特別な遅れによって
、ある程度相殺されてしまう。

ダイナミックＭＯ３論理回路を用いた実施例について本
発明を記載しているが、このＭＯＳトランジスタの一部
又は全てを接合形ＦＥＴ又はバイポーラトランジスタに
よって置き換えることができる。バイポーラトランジス
タはＭＯＳトランジスタとは異なる特性を有しているの
で、上記説明の回路においてＭＯＳトランジスタの代わ
りにバイポーラトランジスタを使用すると、ある用途に
おいては回路の性能が向上する場合もある。さらに、ト
ランジスタの一部をバイポーラトランジスタにするなら
ば、回路を構成するのに必要なチップ領域を減少するこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は第１図の一部を詳細に詳細に示した図である。３０．３１．３２．３３・・・伝達ゲート。手続補正書（方式）１．事件の表示　　　昭和６１年特許願第３０３６０２
号２、発明の名称　　多段並列バイナリィ加算器回路３
、補正をする者事件との関係　　出願人４、代理人

Claims

【特許請求の範囲】

（１）桁上げ経路を有する多段並列バイナリィ加算器回
路であって、この加算器回路内において各段が桁上げ伝
搬信号用の第１の出力及び桁上げ生成信号用の第２の出
力を有し、論理手段が連続する少なくとも２つの段の各
グループに設けられていて特定のグループの段からの桁
上げ伝搬信号及び桁上げ生成信号を結合してグループ桁
上げ伝搬出力及びグループ桁上げ生成出力を発生し、段
からなるそれぞれのグループに対して桁上げ経路がすぐ
前のグループの段から桁上げ出力を受信するためのグル
ープ桁上げ入力導体と特定のグループからの桁上げ出力
をすぐ後のグループに伝達するためのグループ桁上げ出
力導体とを有し、第１のトランジスタが、回路からなる
段によって桁上げ伝搬信号及び桁上げ生成信号を発生す
る前に、プリチャージクロック信号に応答して入力導体
を第１の基準電圧に接続し、第２のトランジスタが特定
のグループからのグループ桁上げ伝搬信号に応答してグ
ループ桁上げ入力導体をそのグループ用のグループ桁上
げ出力導体に接続し、第３のトランジスタが特定のグル
ープからのグループ桁上げ生成信号に応答してグループ
桁上げ出力導体を第２の基準電圧に接続することを特徴
とする加算器回路。
（２）前記トランジスタがＭＯＳトランジスタである特
許請求の範囲第（１）項記載の加算器回路。
（３）段からなる各グループの前記論理手段がダイナミ
ックＭＯＳトランジスタ論理回路から構成され、グルー
プ桁上げ入力導体とそのグループ内の最後の段を除いて
全ての段の桁上げ伝搬及び桁上げ生成出力に接続された
論理回路とを含んでいて、グループ内において第１の段
を除いて全ての段の桁上げ信号入力として与えられる桁
上げ入力信号を発生する特許請求の範囲第（１）項又は
第（２）項記載の加算器回路。
（４）前記それぞれのグループが２つの段から成ってい
て、そしてプリチャージクロック信号に応答するプリチ
ャージＭＯＳトランジスタを介してプリチャージされる
ように第１の基準電圧に接続された導体素子から、第２
の基準電圧に接続され、かつ、評価クロック信号に応答
する評価ＭＯＳトランジスタまで、１つのグループの論
理手段には別のＭＯＳトランジスタによって並列にされ
た直列の経路に２つのＭＯＳトランジスタが接続されて
いて、直列の経路に接続された２つのＭＯＳトランジス
タがグループ桁上げ入力導体上の桁上げ信号及びそのグ
ループの第１の段からの桁上げ伝搬信号にそれぞれ応答
し、もう１つのＭＯＳトランジスタがそのグループの第
１の段からの桁上げ生成信号に応答し、それによってそ
のグループの第２の段に与えられる桁上げ信号がその導
体素子上に生じる特許請求の範囲第（３）項記載の加算
器回路。
（５）段からなる前記各グループが２つの段から成って
いて、その各グループに対してグループ桁上げ入力導体
から接続され、かつ、そのグループの第１の段からの桁
上げ伝搬信号に応答する第４番目のトランジスタが与え
られていて、ＯＲゲートを介してそのグループの第２の
段に桁上げ入力信号を与え、そのＯＲゲートの第２の入
力がそのグループの第１の段から桁上げ生成信号を受け
取るように接続されている特許請求の第（１）項又は第
（２）項記載の加算器回路。
（６）前記各段がプリチャージクロック信号に応答する
各々のトランジスタを介してプリチャージされるように
第１の基準電圧に接続された第１及び第２の導体素子を
含んでいて、第１及び第２の評価トランジスタが第２の
基準電圧に接続されていて、かつ、評価クロック信号に
応答し、第１の対のトランジスタが第１の導体素子から
第１の評価トランジスタまで直列に接続されていて、第
２の対のトランジスタが第２の導体素子から第２の評価
トランジスタまで直列に接続されていて、さらにもう１
つのトランジスタが第１の導体素子から第２の対のトラ
ンジスタの中間接続部に接続され、信号用の第１及び第
２の入力端子が加算されるデジットを示し、第１の入力
端子が第１及び第２の対の各々のトランジスタに垂直状
態でデジット信号を与えるように接続され反転した形態
でもう１つのトランジスタに接続されて、それによって
反転桁上げ伝搬信号が第１の導体素子上に選択的に発生
して、反転桁上げ生成信号が、評価クロック信号の発生
後、デジット信号に応答する第２の導体素子上に選択的
に発生する特許請求の範囲第（１）項から第（５）項ま
でのいずれかの加算器回路。
（７）前記各段が垂直形態で、かつ、反転形態でそれぞ
れ桁上げ伝搬信号を与え、かつ、前の段からの桁上げ信
号によって制御される２つの伝達ゲートを有してその段
から和デジット出力を生ずる特許請求の範囲第（６）項
記載の加算器回路。
（８）添付図面の第１図又は第２図に関して実質的に記
載されている加算器回路。