JPS6361327A - 加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｍビット幅の部分オペランドに対するそれぞ
れｍビット処理幅のｎ／ｍ加算器段を使用してｎビット
幅のオペランドを処理するための加算器に関する。

〔従来の技術〕

種々の加算器方式が知られている。原理的にビットスラ
イス方式では下記の加算器が考慮の対象となる。

キャリーリップル加Ｘ器、キャリールック−アヘッド加
算器、キャリーバイパス加算器、キャリーセレクト加算
器、これらの加算器の機能はたとえば米国特許第３９９
３８９１号および第３３１６３９３号明細書から公知で
ある。従ってそれらの機能はここで詳細に説明すること
を省略する。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した種類の加算器であって
、その実現すべき構造ができるかぎり規則的であり、個
々の加算器セルがレイアウトの大きさの点であまり異な
っていない加算器を提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の加算器により達成される。

本発明の実施態様は特許請求の範囲第２項以下にあげら
れている。

〔発明の効果〕

本発明による加算器は下記の利点を有する。

回路のかさが非常に小さいこと。

和形成の時間が短いこと。

実現すべき構造が規則的であり、データ枝路にほとんど
交叉接続が存在しないこと。

非常に似ている２種類に構成された加算器セルしか存在
しないこと。

加算器セルが非常に容易にチップジェネレータ方式の基
本セルとして使用可能であること。

〔実施例〕

以下、１つの実施例により本発明を説明する。

第１図には加算器のブロック回路図が示されている。こ
の加算器は、演算すべき２つのオペランドのそれぞれｍ
ビットを処理する加算器段ＡＳから成っている。オペラ
ンド幅がｎビットであるという前提のもとに、ｎ　／　
ｍ加算器段が必要である。

加算器により２つのオペランドａおよびｂが互いに１つ
の和Ｓとして演算される。加算の際に生ずる桁上げはＣ
で示されている。

説明に際して、以下では、各加算器段ＡＳが４ビツトの
部分オペランドを演算することから出発するものとする
。１つのこのような加算器段が第２図に示されている。

この加算器段は４つの加算器セルＡＺから成っている。

各加算器セルは演算すべきオペランドａおよびｂのそれ
ぞれ１つのビットを処理し、また結果和の１つのビット
Ｓを発生する。４つの加算器セルＡＺのうちで３つの加
算器セル、すなわちノーマル加算器セルＡＺＮは等しく
構成されており、他方において最下位の加算器セル、す
なわちエントリ加算器セルＡＺＡはノーマル加算器セル
ＡＺＮと異なるものとして実現されている。エントリ加
算器セルＡＺＡの詳しい構成は第３図に、またノーマル
加算器セルＡＺＮの詳しい構成は第４図に示されている
。

第２図で第１（ｉ−１，２＝−ｎ　／　ｍ　）加算器段
。

には、キャリーセレクト原理に従って加算器セル内で発
生された結果の１つを和信号として出力端に通過接続す
るために使用される桁上げ信号（Ｃ４−０）ｉおよび（
Ｃ４−１）ｉが供給される。

桁上げ信号の選択は選択信号ｅ　（ｉ）を使用して行わ
れる。最初の加算器セルＡＺＡは、すぐ次に配置されて
いるノーマル加算器セルＡＺＮに対する同じく２つの桁
上げ信号を発生する。これらの桁上げ信号はこのセルに
おいても、加算器セル内で発生された和信号の１つを出
力端に通過接続するために使用される。桁上げ信号の間
の選択は同様に選択信号ｅ　（ｉ＋１）により行われる
。

加算器セルＡＺ、従ってまた加算器段の機能を第３図お
よび第４図により一層詳細に説明する。

第３図にはエントリ加算器セルＡＺＡの構成が示されて
いる。これは第１の半加算器ＨＡＩ、マルチプレクサＭ
ＵＸ、第２の半加算器ＨＡ２および桁上げ回路ｍｃｓＡ
から成っている。第１の半加算器ＨＡＩに、詳細にはナ
ンド回路ＮＡＩおよびノア回路Ｎｏｔにオペランドビッ
トａおよびｂが供給される。これらの回路は第２１頁の
表に従ってオペランドビットａおよびｂから信号Ｘおよ
びｙを発生する。信号Ｘはインバータｖ１を介して導か
れ、また信号ｙと一緒にノア回路ＮＯ２に到達する。ノ
ア回路ＮＯ２の出力端に信号ｐが発せられ、またインバ
ータｖ２を介して反転されて信号ｐｎが発せられる。ｘ
、ｙ、ｐ、ｐｎの値は表に示されている。半加算器ＨＡ
Ｉから発せられた信号ｐまたはｐｎの１つは正しい結果
である。

選択は加算器セルＡＺＡに供給される桁上げ信号ｃ−０
およびｃ−１を使用して行われる。これらの桁上げ信号
は最下位以外の加算器段では先行の加算器段から発せら
れてよく、また最下位の加算器段では固定的に設定され
ていてよい。後者の場合にはｃ−０は二値Ｏに、またｃ
−１は二値１に選択される。

桁上げ信号ｃ−０またはｃ−１のいずれが信号ｐまたは
ｐｎの通過接続のために使用されるかの。

選択は、マルチプレクサＭＵＸにより選択信号ｅの使用
のもとに行われる。この選択信号ｅはすぐ次に下位の加
算器段から与えられ、もしくは加算器段が最下位である
という前提のもとに固定的に二値Ｏに設定されている。

マルチプレクサは３つのナンド回路ＮＡ２、ＮＡ３、Ｎ
Ａ４および１つのインバータ■３から成っている。

第２の半加算器ＨＡ２を使用して信号ｐまたはｐｎの１
つが和信号Ｓとして加算器セルの出力端に通過接続され
る。そのために第２の半加算器ＨＡ２はトランジスタＴ
ＲＩ、相補性トランジスタＴＲ２およびインバータ■５
から成っている。インバータｖ５の出力端に和信号Ｓが
現れる。

選択信号ｅが二値０であれば、桁上げ信号Ｃ−０が、信
号ｐまたはｐｎのいずれが反転の後に和信号として使用
されるかを決定する。その際に桁上げ信号ｃ−０が二値
Ｏであれば、ｐｎが通過接続され、またｃ−０が二値１
であれば、ｐが通過接続される。

選択信号ｅが二値１であれば、桁上げ信号Ｃ−１が、信
号ｐまたはｐｎのいずれが反転の後に和信号として使用
されるかを決定する。その際に桁上げ信号ｃ−１が二値
Ｏであれば、ｐｎが通過接続され、またｃ−１が二値１
であれば、ｐが通過接続される。

こうして通過接続はトランジスタＴＲＩもしくはトラン
ジスタＴＲ２を介してマルチプレクサＭＵＸからのマル
チプレクサ出力信号に関係して行われる。このマルチプ
レクサ出力信号はさらに加算器段のその他の加算器セル
に対する選択信号として使用される。

桁上げ回路ｆｍｃｓＡは第３図中でインバータ■４から
のみ成っている。その理由は、半加算器ＨＡ１のなかで
発生される信号がすぐ次の加算器セルに対する桁上げ信
号の形成のためにも利用され得ることにある。すぐ次の
セル（ノーマル加算器セル）に対する桁上げ信号ｃ−０
はオペランドビットａおよびｂのアンド演算により形成
され、桁。

上げ信号ｃ−１はオペランドビットａおよびｂのオア演
算により形成される。

第３図にはに一オペランドビット（ここでに＝１．２な
ど）に対するエントリ加算器セルが示されている。それ
によれば、エントリ加算器セルに供給される桁上げ信号
はｃ（ｋ−１）−０およびｃ（ｋ−１）−１で、選択信
号はｅ（ｋ−１）で、また和信号はｓ　（ｋ）で示され
ている。ノーマル加算器セルでなけばならないすぐ次の
加算器セルに対する桁上げ信号はｃ（ｋ）−０およびｃ
　（ｋ）＝１で、また加算器段のその他のノーマル加算
器セルに対する選択信号はｅ　（ｋ）で示されている。

第３図中に示されている信号ｐおよびｐｎは表に従って
ｐに対してまた反転されてｐｎに対してオペランドビッ
トａおよびｂの排他的オア演算を表す。信号Ｘはオペラ
ンドビットａおよびｂのナンド演算を、また信号ｙはオ
ペランドビットａおよびｂのノア演算を表す。

第４図にはノーマル加算器セルＡＺＮの構成が示されて
いる。エントリ加算器セルと比較しての相違点は桁上げ
回路ｍｃｓＮおよび選択信号ｅ（ｋ＋１）の形成のみで
ある。半加算器ＨＡＩおよびマルチプレクサ回路ＭＵＸ
はエントリ加算器セルＡＺＡの場合と全く同じく構成さ
れている。

半加算器ＨＡＩを使用して同様にオペランドビットａお
よびｂから信号Ｘおよびｙに追加して信号ｐおよびｐｎ
が得られる。必要な値は表に示されている。マルチプレ
クサ回路ＭＵＸおよび選択信号ｅ　（ｋ）を使用してエ
ントリ加算器セルＡＺへの場合と同じく桁上げ信号ｃ（
ｋ）−０もしくはｃ　（ｋ）−１に関係して、ｐまたは
ｐｎが和信号ｓ　（ｋ＋１）として反転の後に使用され
るか否かが決定される。

エントリ加算器セルＡＺＡと比較しての相違点として、
後続のノーマル加算器セルに対する選択信号は新たに形
成されずに、単に次に伝達される。

しかし、エントリ加算器セルと比較しての主要な相違点
は、桁上げ回路ｍｃｓＮ、従ってまた桁上げ信号ｃ　（
ｋ＋１）−０およびｃ　（ｋ＋１）−１がエントリ加算
器セルの場合とは完全に異なって形成されることにある
。すなわち半加算器ＨＡ１からの信号ｐが二（Ｉｉ！１
であれば、先行の加算器セルからの桁上げ信号ｃ（ｋ）
−０およびｃ　（ｋ）−１が転送トランジスタＴＧＩま
たはＴＧ２を介して簡単に次に伝達される。それに対し
て信号ρが二〇〇であれば、トランジスタＴＲ３および
ＴＲ５から成るトランジスタ回路ＴＳＩおよびトランジ
スタＴＲ４，によびＴＲ６から成るトランジス夕回路Ｔ
Ｓ２が信号Ｘおよびｙにより、第１の固定電位■Ｐ１も
しくは第２の固定電位ＶＰ２がトランジスタを介して桁
上げ信号ｃ　（ｋ＋１）　　−０およびｃ　（ｋ＋１）
−１に対する導線に接続されるように駆動される。すな
わちｐが二値Ｏであり、またオペランド信号ａおよびｂ
が同じく二値０であれば、トランジスタ回路ＴＳＩおよ
びＴＳ２を介して固定電位ＶＰ１が桁上げ信号に対する
導線に接続され、従って側桁上げ信号ｃ　（ｋ＋１）−
〇およびｃ　（ｋ＋１）−１は二値Ｏである。それに対
してオペランド信号ａｈよびｂが二値１であり、またｐ
が二値０であれば、第２の固定電位ＶＰ２がトランジス
タ回路ＴＳＩおよびＴＳ２を介して桁上げ信号に対する
導線に接続される。この場合にはｃ　（ｋ＋１）−０お
よびｃ　（ｋ＋１）−１は二値１である。

こうして加算器はキャリーセレクト加算器と類似の動作
をするが、キャリ形成のためにマンチェスターキャリ連
鎖を使用する。加えて、和形成の役割をする第１の半加
算器ＨＡＩが二重に構成されておらず、従ってハードウ
ェアがｗＩ減さている。

各加算器段の構成のために２種類の加算器セルＡＺＡお
よびＡＺＮＬか必要としない、その際にエントリ加算器
セルＡＺＡのみがその他の加算器セルＡＺＮと異なって
いる。その結果、１つの加算器または全機能板を２種類
の加算器セルのみから構成することができ、４ビツト加
算器段においてキャリ信号が加算器段の出力端に到達す
るために最悪の場合でも３つのマンチェスターキャリ段
を通過すればよく、また加算器セルあたり１つのマルチ
プレクサしか必要としない。

【図面の簡単な説明】

第１図は本発明による加算器のブロック回路図、第２図
は１つの加算器段のブロック回路図、第３図はエントリ
加算器セルの回路図、第４図はノーマル加算器セルの回
路図である。 Ａｓ・・・加算器段、ＡＺＡ・・・エントリ加算器セル
、ＡＺＮ・・・ノーマル加算器セル、Ｃ３Ａ・・・エン
トリ加算器セルに対する桁上げ回路網、Ｃ３Ｎ・・・ノ
ーマル加算器セルに対する桁上げ回路網、ＨＡＩ、ＨＡ
２・・・半加算器、ＭＵＸ・・・マルチプレクサ回路、
ＡＺ・・・加算器セル、ＮＡ・・・ナンド回路、ＮＯ・
・・ノア回路、■・・・インバータ、ＴＲＩ、ＴＲ２・
・・トランジスタ、ＴＧｌ、ＴＧ２・・・転送ゲート、
ＴＳｌ、ＴＳ２・・・トランジスタ回路、ａ、ｂ・・・
オペランド、Ｓ・・・和ビット、ｃ−０、ｃ−１・・・
桁上げ信号、ｅ・・・選択信号、ｐ・・・演算結果、ｐ
ｎ・・・反転された演算結果、ｘ、ｙ・・・中間信号、
ｎ、ｍ、１、ｋ・・・整数。 ＦＩＧ　Ｉ ＦＩＧ　２ ＦＩＧ　３ 昼　　　　　Ｓｌｋｌ

Claims (1)

1. 【特許請求の範囲】 １）ｍビット幅の部分オペランドに対するそれぞれｍビ
   ット処理幅のｎ／ｍ加算器段を使用してｎビット幅のオ
   ペランド（ａ、ｂ）を処理するための加算器において、 ａ）各加算器段（ＡＳ）が、対応付けられている部分オ
   ペランドの最下位ビットに対する１つのエントリ加算器
   セル（ＡＺＡ）と、対応付けられている部分オペランド
   のその他のビットに対して１つずつ設けられているｍ−
   １個のノーマル加算器セル（ＡＺＮ）とから成っており
   、 ｂ）エントリ加算器セル（ＡＺＡ）が、 ｂ１）エントリ加算器セル（ＡＺＡ）に供給されたオペ
   ランドビットから、２つの桁上げ信号（ｃ−０、ｃ−１
   ）のうちの１つの使用のもとに和信号（ｓ）を発生し、 上記の桁上げ信号は、最下位の加算器段の 場合を除いてすぐ次に下位の加算器段から供給され、最
   下位の加算器段の場合には固定的に一方の桁上げ信号に
   対しては二値０に、また他方の桁上げ信号に対しては二
   値１に設定されており、 また桁上げ信号の選択は、すぐ次に下位の 加算器段から供給される１つの選択信号（ｅ）により行
   われ、それに対して最初の加算器段の場合には固定的に
   二値０に設定されており、ｂ２）エントリ加算器セル（
   ＡＺＡ）に供給されたオペランドビットから、アンド演
   算によりすぐ次の隣接するノーマル加算器セル（ＡＺＮ
   ）に対する一方の桁上げ信号（ｃ−０）を、またオア演
   算によりそれに対する他方の桁上げ信号（ｃ−１）を発
   生し、 ｂ３）加算器段のその他のノーマル加算器セル（ＡＺＮ
   ）に対する選択信号（ｅ）として、加算のために使用さ
   れる桁上げ信号を発生し、ｃ）各ノーマル加算器セル（
   ＡＺＮ）が、 ｃ１）各ノーマル加算器セル（ＡＺＮ）に供給されたオ
   ペランドビットから、選択信号（ｅ）により選択されす
   ぐ次に下位の加算器セルから供給される２つの桁上げ信
   号のうちの１つの使用のもとに１つの和信号（ｓ）を発
   生し、ｃ２）すぐ次の加算器セルに対する桁上げ信号を
   発生し、これらの桁上げ信号は 供給されたオペランドビットが相異なる二 値の値を有するならば、供給された桁上げ信号と同一で
   あり、 両オペランドビットが二値０であれば、二 値０であり、 両オペランドビットが二値１であれば、二 値１である ことを特徴とする加算器。 ２）加算器セル（ＡＺＮ、ＡＺＡ）が、 供給されたオペランドビット（ａ、ｂ）の排他的オア演
   算を行い、また演算結果を反転して（ｐｎ）また反転し
   ないで（ｐ）発する第１の半加算器（ＨＡ１）と、 供給された選択信号（ｅ）に関係して桁上げ信号（ｃ−
   ０、ｃ−１）のうちの１つをマルチプレクサ出力端に通
   過接続するマルチプレクサ回路（ＭＵＸ）と、 マルチプレクサ出力信号に関係して演算結果（ｐ、ｐｎ
   ）を和信号（ｓ）として加算器セル出力端に通過接続す
   る第２の半加算器（ＨＡ２）と、 すぐ次の下位の加算器セルに対する両桁上げ信号（ｃ−
   ０、ｃ−１）を発生する桁上げ回路網（ＣＳＡ、ＣＳＮ
   ）と を含んでいることを特徴とする特許請求の範囲第１項記
   載の加算器。 ３）第１の半加算器（ＨＡ１）が、 それぞれ演算すべきオペランドビット（ａ、ｂ）を供給
   される第１のナンド回路（ＮＡ１）および第１のノア回
   路（ＮＯ１）と、 第１のノア回路（ＮＯ１）の出力端と、また第１のイン
   バータ回路（Ｖ１）を介して第１のナンド回路（ＮＡ１
   ）の出力端と接続されており、また演算結果（ｐ）を発
   生する第２のノア回路（ＮＯ２）と、 第２のノア回路（ＮＯ２）の出力端と接続されており、
   また演算結果（ｐ）を反転された形態（ｐｎ）で発生す
   る第２のインバータ回路（Ｖ２）と を含んでいることを特徴とする特許請求の範囲第２項記
   載の加算器。 ４）第２の半加算器（ＨＡ２）が、 マルチプレクサ出力信号により制御される電流通路を第
   １の半加算器の第２のノア回路（ＮＯ２）と第３のイン
   バータ（Ｖ５）の入力端との間に配置されている第１の
   トランジスタ（ＴＲ１）と、 マルチプレクサ出力信号により制御される電流通路を第
   ２のインバータ（Ｖ２）の出力端と第３のインバータ（
   Ｖ５）の入力端との間に配置されており、第１のトラン
   ジスタ（ＴＲ１）に対して相補性の第２のトランジスタ
   （ＴＲ２）と、 出力端に和信号（ｓ）を発する第３のインバータ（Ｖ５
   ）と を含んでいることを特徴とする特許請求の範囲第２項ま
   たは第３項記載の加算器。 ５）マルチプレクサ回路（ＭＵＸ）が、 一方の桁上げ信号（ｃ−０）を直接に、また選択信号（
   ｅ）を反転されて供給される第２のナンド回路（ＮＡ２
   ）と、 他方の桁上げ信号（ｃ−１）および選択信号（ｅ）を直
   接に供給される第３のナンド回路（ＮＡ３）と、 第２および第３のナンド回路の出力端と接続されており
   、またマルチプレクサ出力端を形成する第４のナンド回
   路（ＮＡ４）と を含んでいることを特徴とする特許請求の範囲第２項な
   いし第４項のいずれか１項に記載の加算器。 ６）桁上げ回路網（ＣＳＡ）が、第１のノア回路（ＮＯ
   １）および第１の半加算器の出力端と接続されている第
   ４のインバータ回路（Ｖ４）を含んでおり、その出力端
   からすぐ次の加算器セルに対する第２の桁上げ信号（ｃ
   −１）が発っせられ、他方において第１の桁上げ信号（
   ｃ−０）は第１の半加算器の第１のインバータ回路（Ｖ
   １）の出力端から取り出されることを特徴とする特許請
   求の範囲第２項ないし第５項のいずれか１項に記載の加
   算器。 ７）桁上げ回路網（ＣＳＮ）が、 相補性トランジスタから成り、第１の桁上げ信号（ｃ−
   ０）を先行の加算器セルからすぐ次の加算器セルへ伝え
   る第１の並列接続されたトランジスタ対（ＴＧ１）と、 相補性トランジスタから成り、第２の桁上げ信号（ｃ−
   １）を先行の加算器セルからすぐ次の加算器セルへ伝え
   る第２の並列接続されたトランジスタ対（ＴＧ２）とを
   含んでおり、各トランジスタ対（ＴＧ１、ＴＧ２）のそ
   れぞれ一方のトランジスタは第１の半加算器の演算結果
   （ｐ）により、また各トランジスタ対の他方のトランジ
   スタは第１の半加算器の反転された演算結果（ｐｎ）に
   より制御され、 一方の伝導形式の２つのトランジスタ（ＴＲ３、ＴＲ４
   ）を含んでおり、それらの制御入力。 端は第１の半加算器の第１のノア回路（ＮＯ１）の出力
   端と接続されており、またそれらの制御される電流通路
   は二値０に相応する固定電位（ＶＰ１）と桁上げ信号に
   対する導線との間に接続されており、 他方の伝導形式の２つのトランジスタ（ＴＲ５、ＴＲ６
   ）を含んでおり、それらの制御入力端は第１のナンド回
   路（ＮＡ１）の出力端と接続されており、またそれらの
   制御される電流通路は二値１に相応する固定電位（ＶＰ
   ２）と桁上げ信号に対する導線との間に接続されている
   ことを特徴とする特許請求の範囲第２項ないし第５項の
   いずれか１項に記載の加算器。