JPS5846733B2 - ２進ｎ桁加算回路 - Google Patents
２進ｎ桁加算回路Info
- Publication number
- JPS5846733B2 JPS5846733B2 JP5747876A JP5747876A JPS5846733B2 JP S5846733 B2 JPS5846733 B2 JP S5846733B2 JP 5747876 A JP5747876 A JP 5747876A JP 5747876 A JP5747876 A JP 5747876A JP S5846733 B2 JPS5846733 B2 JP S5846733B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- digit
- binary
- carry signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は、２進ｎ桁７７Ｉ］算回路、特に相補形ＭＯ８
のトランスミッションゲートで構成した２進全加算回路
を用いた２進ｎ桁加算回路に関する。
のトランスミッションゲートで構成した２進全加算回路
を用いた２進ｎ桁加算回路に関する。
相補形ＭＯ８のトランスミッションゲートで構成した、
２進全７１０算回路の構成例を第１図に示す。
２進全７１０算回路の構成例を第１図に示す。
第１図において、１，２，３，４，２７および３４は入
力端子、１４、３８および３９は出力端子、５はナンド
回路、６はイクスクルーシブオマ回路（ＦＯＲ回路）、
７はノア回路、８，９および１０はインバータ回路、１
１，１５，１８゜２１．２４，２８，３１および３５は
ＮチャネルＭＯ３）ランジスタとＰチャネルＭＯ８）ラ
ンジスタを並列に接続したトランスミッションゲート、
１２．１７，２０，２２，２５，２９，３２および３６
はＮチャネルＭＯ８）ランジスタのゲート、１３．１６
．１９，２３，２６．３０．３３および３７はＰチャネ
ルＭＯＳトランジスタのゲートである。
力端子、１４、３８および３９は出力端子、５はナンド
回路、６はイクスクルーシブオマ回路（ＦＯＲ回路）、
７はノア回路、８，９および１０はインバータ回路、１
１，１５，１８゜２１．２４，２８，３１および３５は
ＮチャネルＭＯ３）ランジスタとＰチャネルＭＯ８）ラ
ンジスタを並列に接続したトランスミッションゲート、
１２．１７，２０，２２，２５，２９，３２および３６
はＮチャネルＭＯ８）ランジスタのゲート、１３．１６
．１９，２３，２６．３０．３３および３７はＰチャネ
ルＭＯＳトランジスタのゲートである。
入力端子１と出力端子３８とはトランスミッションゲー
ト１８を介して接続される。
ト１８を介して接続される。
同様に入力端子４と出力端子３９とはトランスミッショ
ンゲート２１を介して接続される。
ンゲート２１を介して接続される。
入力端子２７と出力端子３８および出力端子３９とはそ
れぞれトランスミッションケ’−ト２４および２８を介
して接続され、同様に入力端子３４と出力端子３８およ
び出力端子３９とはそれぞれトランスミッションゲート
３１および３５を介して接続される。
れぞれトランスミッションケ’−ト２４および２８を介
して接続され、同様に入力端子３４と出力端子３８およ
び出力端子３９とはそれぞれトランスミッションゲート
３１および３５を介して接続される。
入力端子１および入力端子４と出力端子１４とはそれぞ
れトランスミッションゲート１１および１５を介して接
続される。
れトランスミッションゲート１１および１５を介して接
続される。
ナンド回路５ 、ＥＯＲ回路６゜ノア回路７の入力端子
はいずれも入力端子２，３に接続される。
はいずれも入力端子２，３に接続される。
ナンド回路５の出力端子はＰチャネルＭＯＳトランジス
タのゲート３０，３３およびインバータ８の入力端子に
接続される。
タのゲート３０，３３およびインバータ８の入力端子に
接続される。
インバータ８の出力端子はＮチャネルＭＯＳトランジス
タのゲート２９．３２に接続される。
タのゲート２９．３２に接続される。
ＥＯＲ回路６の出力端子はＰチャネルＭＯ８！−ランジ
スタのゲート１３とＮチャネルＭＯ３Ｉ−ランジスクの
ゲート１７，２０，２２およびインバータ回路９の入力
端子に接続される。
スタのゲート１３とＮチャネルＭＯ３Ｉ−ランジスクの
ゲート１７，２０，２２およびインバータ回路９の入力
端子に接続される。
インバータ回路９の出力端子はＮチャネルＭＯ３）ラン
ジスタのゲート１２とＰチャネルＭＯ３Ｉ−ランジスタ
のゲート１６．１９．２３に接続される。
ジスタのゲート１２とＰチャネルＭＯ３Ｉ−ランジスタ
のゲート１６．１９．２３に接続される。
ノア回路７の出力端子はＮチャネルＭＯＳトランジスタ
のケート２５．３６およびインパーク回路１０の入力端
子に接続される。
のケート２５．３６およびインパーク回路１０の入力端
子に接続される。
インバータ回路１０の出力端子はＰチャネルＭＯ８ｌ−
ランジスタのゲート２６゜３７に接続される。
ランジスタのゲート２６゜３７に接続される。
加数Ａｉおよび被加数Ｂｉ（ただしｉは１語中の対象と
している桁を表わす）は入力端子２，３に印加され、下
位からの桁上げ信号Ｃ１１（これをゝ１“桁上げ信号と
称する）とＣｉ 、を反転した信号Ｎｉ 、（これを
′０“桁上げ信号と称する）とはそれぞれ入力端子１お
よび入力端子４に印加される。
している桁を表わす）は入力端子２，３に印加され、下
位からの桁上げ信号Ｃ１１（これをゝ１“桁上げ信号と
称する）とＣｉ 、を反転した信号Ｎｉ 、（これを
′０“桁上げ信号と称する）とはそれぞれ入力端子１お
よび入力端子４に印加される。
上位桁へのゝＪ“桁上げ信号Ｃｉおよび′Ｏ“桁上げ信
号Ｎｉはそれぞれ出力端子３８．３９より出力される。
号Ｎｉはそれぞれ出力端子３８．３９より出力される。
また入力端子３４は所望電圧レベルの電源端子に、入力
端子２７はアースにそれぞれ接続される。
端子２７はアースにそれぞれ接続される。
和Ｓｉは出力端子１４より得られる。
更ｌこ以上の構成で５ないし１０で構成される部分が制
御部、１１〜１７で構成される部分が利発生部、１８〜
２３で構成される部分が桁上げ伝播部、２４〜３６で構
成される部分が桁上げ発生部を構成しており、これら全
てが２進全η口算回路（ＦＡ）４０を構成している。
御部、１１〜１７で構成される部分が利発生部、１８〜
２３で構成される部分が桁上げ伝播部、２４〜３６で構
成される部分が桁上げ発生部を構成しており、これら全
てが２進全η口算回路（ＦＡ）４０を構成している。
第２図は第１図に示した２進全加算回路（ＦＡ）４０を
ｎ個縦続級続して構成した従来の２進ｎ桁加算回路を示
す。
ｎ個縦続級続して構成した従来の２進ｎ桁加算回路を示
す。
このような従来の２進ｎ桁加算回路構戒では、各２進全
加算回路（ＦＡ）の桁上ケ伝播部のトランスミッション
ゲートはｎ個直列に接続されることになる。
加算回路（ＦＡ）の桁上ケ伝播部のトランスミッション
ゲートはｎ個直列に接続されることになる。
このため各ＦＡの２人力Ａ ｉ 、 Ｂ ｉの条件がＡ
ｉ■Ｂｉ−ゝ１“かつＣｏ ＝１１“の場合には′１“
桁上げ信号Ｃ６はトランスミッションゲートｎ個を伝播
することにナルが、トランスミッションゲートは波形整
形機能（バッファ機能）のない単なるアナログスイッチ
であることから、各回路ＦＡの負荷が累積され、各トラ
ンスミッションゲートは等何曲に大きな負荷を駆動する
ことになり、遅延時間が増大していた０遅延時間を減少
させるためにはトランスミッションゲートの負荷駆動能
力（［ｍ値）を大きくする必要があり、遅延時間を減少
させようとするとチップ上での素子占有面積が増大して
いた。
ｉ■Ｂｉ−ゝ１“かつＣｏ ＝１１“の場合には′１“
桁上げ信号Ｃ６はトランスミッションゲートｎ個を伝播
することにナルが、トランスミッションゲートは波形整
形機能（バッファ機能）のない単なるアナログスイッチ
であることから、各回路ＦＡの負荷が累積され、各トラ
ンスミッションゲートは等何曲に大きな負荷を駆動する
ことになり、遅延時間が増大していた０遅延時間を減少
させるためにはトランスミッションゲートの負荷駆動能
力（［ｍ値）を大きくする必要があり、遅延時間を減少
させようとするとチップ上での素子占有面積が増大して
いた。
本発明は、前述の如き従来の欠点を改善するため、２進
全加算回路を複数個縦続接続する場合に、任意の個数毎
に入力インピーダンスが無限大で出力インピーダンスが
零となるようなバッファ機能を有する論理素子を挿入し
たことを特徴とし、その目的は負荷の累積を軽減して、
２進ｎ桁加算回路の高速化とチップ面積の削減を計るこ
とにある。
全加算回路を複数個縦続接続する場合に、任意の個数毎
に入力インピーダンスが無限大で出力インピーダンスが
零となるようなバッファ機能を有する論理素子を挿入し
たことを特徴とし、その目的は負荷の累積を軽減して、
２進ｎ桁加算回路の高速化とチップ面積の削減を計るこ
とにある。
ここで入力インピーダンスが無限大で出力インピーダン
スが零となるようなバッファ機能を有する論理素子とは
、例えばインバータ・アンド・ナンド・オアなどを構成
する通常の論理回路素子であって入力インピーダンスが
比較的大きく出力インピーダンスが比較的小さいものを
意味する。
スが零となるようなバッファ機能を有する論理素子とは
、例えばインバータ・アンド・ナンド・オアなどを構成
する通常の論理回路素子であって入力インピーダンスが
比較的大きく出力インピーダンスが比較的小さいものを
意味する。
以下実施例について説明する。
第３図は本発明の実施例であって、４０（ＦＡｌ。
ＦＡｉ−１ｔ ＦＡｉ＋ｍ −１，Ｆ Ａ １１ ）は
第１図で示した２進全加算回路、１は下位桁からの１１
“桁上げ信号端子、４は下位桁からの１０“桁上げ信号
端子、３８は上位桁への９１“桁上げ信号端子、３９は
上位桁への１０“桁上げ信号端子、２゜３はそれぞれη
口数、被１３０数信号端子である。
第１図で示した２進全加算回路、１は下位桁からの１１
“桁上げ信号端子、４は下位桁からの１０“桁上げ信号
端子、３８は上位桁への９１“桁上げ信号端子、３９は
上位桁への１０“桁上げ信号端子、２゜３はそれぞれη
口数、被１３０数信号端子である。
４１゜４２はバッファ機能のある論理素子としてのイン
パーク回路であり、２進全加算回路４０を任意の数１個
又は任意の数ｍ個毎に、それぞれ上位桁への１１“桁上
げ信号端子３８と１桁上位の２進全加算回路における下
位桁からの′Ｘ□“桁上げ信号端子４との間および上位
桁への０“桁上げ信号端子３９と１桁上位の２進全加算
回路における下位桁からの１１“桁上げ信号端子１との
間に挿入する。
パーク回路であり、２進全加算回路４０を任意の数１個
又は任意の数ｍ個毎に、それぞれ上位桁への１１“桁上
げ信号端子３８と１桁上位の２進全加算回路における下
位桁からの′Ｘ□“桁上げ信号端子４との間および上位
桁への０“桁上げ信号端子３９と１桁上位の２進全加算
回路における下位桁からの１１“桁上げ信号端子１との
間に挿入する。
この場合、最上位桁の２進全加算回路の１１“桁上げ信
号を端子３８から、まだ′Ｏ”桁上げ信号を端子３９か
ら得るためには、挿入したインバータ回路対（４１，４
２）の個数は偶数でなければならない。
号を端子３８から、まだ′Ｏ”桁上げ信号を端子３９か
ら得るためには、挿入したインバータ回路対（４１，４
２）の個数は偶数でなければならない。
インバータ回路対の個数が奇数の場合にはゝ１“桁上げ
信号は３９から、′０“桁上げ信号は３８から得られる
ことになる。
信号は３９から、′０“桁上げ信号は３８から得られる
ことになる。
勿論端子３８．３９をそのようにみなせは、上記インバ
ータ回路対の個数は奇数であっても差支えない。
ータ回路対の個数は奇数であっても差支えない。
本発明の場合上記のような構成となっているため、各回
路ＦＡの入力条件がＡｉ■Ｂｉ＝１１”かつＣ６−１１
“の場合でも桁上げ信号の通過するトランスミッション
ゲート数はｉ個又は扉個であり、値ｉ、ｍを負荷の大き
さにより適当に選択すれば負荷の累積を軽減することが
できる。
路ＦＡの入力条件がＡｉ■Ｂｉ＝１１”かつＣ６−１１
“の場合でも桁上げ信号の通過するトランスミッション
ゲート数はｉ個又は扉個であり、値ｉ、ｍを負荷の大き
さにより適当に選択すれば負荷の累積を軽減することが
できる。
従ってインバータのバッファ機能により桁上げ伝播路の
信号伝播時間を短縮でき、加算回路の高速化を計ること
ができる。
信号伝播時間を短縮でき、加算回路の高速化を計ること
ができる。
第４図は本発明の他の一実施例であって、第３図のイン
バータ回路４１．４２のかわりに反転作用がなくかつバ
ッファ機能のある論理素子４３゜４４を、２進全加算回
路を任意の数ｉ個又は任意の数ｍ個毎に、それぞれ上位
桁への１１“桁上げ信号端子３８と１桁上位の２進全加
算回路における下位桁からのＸ１“桁上げ信号端子１と
の間、および下位桁からのゝＯ“桁上げ信号端子３９と
１桁上位の２進全７１１［１算回路における下位桁から
の％Ｓ （）“桁上げ信号端子４との間に挿入している
。
バータ回路４１．４２のかわりに反転作用がなくかつバ
ッファ機能のある論理素子４３゜４４を、２進全加算回
路を任意の数ｉ個又は任意の数ｍ個毎に、それぞれ上位
桁への１１“桁上げ信号端子３８と１桁上位の２進全加
算回路における下位桁からのＸ１“桁上げ信号端子１と
の間、および下位桁からのゝＯ“桁上げ信号端子３９と
１桁上位の２進全７１１［１算回路における下位桁から
の％Ｓ （）“桁上げ信号端子４との間に挿入している
。
本実施例の場合にも、第３図の場合と同様に桁上げ信号
が通過するトランスミッションゲートの数は最大でｉ個
又はｍ個であり、値ｉ２ｍを負荷の大きさにより適当に
選択すれは負荷の累積を軽減し、桁上げ信号伝播時間を
短縮して加算回路の高速化を計ることができる。
が通過するトランスミッションゲートの数は最大でｉ個
又はｍ個であり、値ｉ２ｍを負荷の大きさにより適当に
選択すれは負荷の累積を軽減し、桁上げ信号伝播時間を
短縮して加算回路の高速化を計ることができる。
同時にトランスミッションの９ｍ値を小さくすることが
でき素子占有面積の削減を計ることができる。
でき素子占有面積の削減を計ることができる。
以上説明したように桁上げ信号伝播路にバッファ機能の
ある論理素子を挿入すると、この論理素子を基準とした
下位桁グループと上位桁グループとにおけるトランスミ
ッションゲートの負荷の累積を軽減し、トランスミッシ
ョンゲートの遅延時間を減少させることができるという
利点をもつ。
ある論理素子を挿入すると、この論理素子を基準とした
下位桁グループと上位桁グループとにおけるトランスミ
ッションゲートの負荷の累積を軽減し、トランスミッシ
ョンゲートの遅延時間を減少させることができるという
利点をもつ。
また更に各トランスミッションゲートの９ｍ値を小さく
することができるため、チップ上での素子占有面積を削
減できる利点がある。
することができるため、チップ上での素子占有面積を削
減できる利点がある。
即ち例えば２桁毎にインバータを挿入した８桁加算回路
では素子占有面積を約３０％、遅延時間を約２０％削減
することができ経済化を計ることができる。
では素子占有面積を約３０％、遅延時間を約２０％削減
することができ経済化を計ることができる。
第１図は２進全加算回路の論理回路図、第２図は従来の
２進ｎ桁加算回路の構成図、第３図および第４図は夫々
本発明による２進ｎ桁加算回路の実施例を示す回路構成
図を示す。 １〜４，２７，３４・・・・・・入力端子、５・・・・
・・ナンド回路、６・・・・・・イクスクルーシブオア
回路、７・・・・・・ノア回路、８〜１０，４１，４２
・・・・・・インバータ回路、１１．１５，１８，２１
．２４，２８゜３１．３５・・・・・・トランスミッシ
ョンゲート、１２゜１７．２０，２２，２５，２９，３
２，３６・・・・・・ｎチャネルＭＯ８のゲート、１３
，１６，１９゜２３．２６，３０，３３，３７・・・・
・・ＰチャネルＭＯ８のゲート、１４，３８，３９・・
・・・・出力端子、４３．４４・・・・・・バッファ効
果のある論理素子、４０・・・・・・２進全７７０算回
路。
２進ｎ桁加算回路の構成図、第３図および第４図は夫々
本発明による２進ｎ桁加算回路の実施例を示す回路構成
図を示す。 １〜４，２７，３４・・・・・・入力端子、５・・・・
・・ナンド回路、６・・・・・・イクスクルーシブオア
回路、７・・・・・・ノア回路、８〜１０，４１，４２
・・・・・・インバータ回路、１１．１５，１８，２１
．２４，２８゜３１．３５・・・・・・トランスミッシ
ョンゲート、１２゜１７．２０，２２，２５，２９，３
２，３６・・・・・・ｎチャネルＭＯ８のゲート、１３
，１６，１９゜２３．２６，３０，３３，３７・・・・
・・ＰチャネルＭＯ８のゲート、１４，３８，３９・・
・・・・出力端子、４３．４４・・・・・・バッファ効
果のある論理素子、４０・・・・・・２進全７７０算回
路。
Claims (1)
- 【特許請求の範囲】 １ ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタを並列に接続した構成をもっ相補形ＭＯ３
のトランスミッションゲートを桁上げ伝播部に用いた２
進全η口算回路を任意の数ｎ個縦続接続して構成した２
進ｎ桁η口算回路において、桁上げ伝播部の任意の数ｍ
（ｍ≦ｎ）回路毎に入力インピーダンスが無限大で出力
インピーダンスが零であるようなバッファ機能をもつ論
理素子を挿入したことを特徴とする２進ｎ桁７７ｔ１回
路。 ２ 上記バッファ機能をもつ論理素子は、反転作用があ
る素子で構成されてなる特許請求の範囲第１項記載の２
進ｎ桁加算回路。 ３ 上記バッファ機能をもつ論理素子は、反転作用がな
い素子で構成されてなる特許請求の範囲第１項記載の２
進ｎ桁加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5747876A JPS5846733B2 (ja) | 1976-05-18 | 1976-05-18 | ２進ｎ桁加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5747876A JPS5846733B2 (ja) | 1976-05-18 | 1976-05-18 | ２進ｎ桁加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52140241A JPS52140241A (en) | 1977-11-22 |
| JPS5846733B2 true JPS5846733B2 (ja) | 1983-10-18 |
Family
ID=13056805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5747876A Expired JPS5846733B2 (ja) | 1976-05-18 | 1976-05-18 | ２進ｎ桁加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846733B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518706A (en) * | 1978-07-24 | 1980-02-09 | Hitachi Ltd | Parallel adder circuit |
| JPS59123930A (ja) * | 1982-12-29 | 1984-07-17 | Matsushita Electric Ind Co Ltd | 桁上げ信号発生器 |
| JPH02108123A (ja) * | 1988-10-17 | 1990-04-20 | Mitsubishi Electric Corp | 加算回路 |
| KR100984243B1 (ko) | 2010-06-15 | 2010-10-04 | 김용근 | 타원형 회전 쐐기를 적용한 철근 연결구 |
-
1976
- 1976-05-18 JP JP5747876A patent/JPS5846733B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52140241A (en) | 1977-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930006660B1 (ko) | 논리신호 기억과 전송회로 | |
| US6240438B1 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
| US4363107A (en) | Binary multiplication cell circuit | |
| US5224065A (en) | Arithmetic operation unit having bit inversion function | |
| US5487025A (en) | Carry chain adder using regenerative push-pull differential logic | |
| US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
| US3970833A (en) | High-speed adder | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| EP0033346A1 (en) | INCREMENT / DECREMENT CIRCUIT. | |
| CN100533369C (zh) | 比较电路及方法 | |
| JPS5846733B2 (ja) | ２進ｎ桁加算回路 | |
| US4451922A (en) | Transmission logic parity circuit | |
| JP2519227B2 (ja) | 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路 | |
| US6003059A (en) | Carry select adder using two level selectors | |
| US6480875B1 (en) | Adder circuit and associated layout structure | |
| US4888499A (en) | Three input exclusive OR-NOR gate circuit | |
| US7288968B2 (en) | Circuit element | |
| US7085796B1 (en) | Dynamic adder with reduced logic | |
| US6219686B1 (en) | Method and apparatus for an N-NARY sum/HPG adder/subtractor gate | |
| US6567836B1 (en) | Multi-level carry-skip adder | |
| KR890001225B1 (ko) | 고속 익스클루시브 오아게이트를 이용한 시모오스 가산기 | |
| JPH0462499B2 (ja) | ||
| JPS5847323A (ja) | ヒステリシス回路 | |
| US20040159712A1 (en) | 6-To-3 bit carry-save adder | |
| KR100423845B1 (ko) | 고속동작 멀티플렉서 |