KR890001225B1

KR890001225B1 - 고속 익스클루시브 오아게이트를 이용한 시모오스 가산기

Info

Publication number: KR890001225B1
Application number: KR1019850009593A
Authority: KR
Inventors: 공진흥
Original assignee: 삼성반도체통신 주식회사; 강진구
Priority date: 1985-12-19
Filing date: 1985-12-19
Publication date: 1989-04-27
Also published as: KR870006458A

Abstract

내용 없음.

Description

고속 익스클루시브 오아게이트를 이용한 시모오스 가산기

제1도는 종래 기술에 의한 익스클루시브 오아게이트의 등가 논리회로도.

제2도는 제1도의 익스클루시브 오아게이트를 이용한 1비트 가산기의 회로도.

제3도는 제1도에 도시된 익스클루시브 오아게이트의 실제 시모오스 회로구성도.

제4도는 제2도의 가산기 중에서 자리올림 발생부의 실제 시모오스 회로구성도.

제5도는 본 발명에 사용되는 익스클루시브 오아게이트의 등가 논리회로도.

제6도는 제5도의 실제 시모오스 회로구성도.

제7도는 본 발명에 따라 제5도의 익스클루시브 오아게이트를 이용하여 구성된 시모오스 1비트 가산기의 회로도.

*도면의 주요부분에 대한 부호의 설명

TG : 전송게이트 Qp, Qx : PMOS 트랜지스터

Qn, Qy : NMOS 트랜지스터 Na,Ne : 인버터

XOR21, XOR22 : 익스클루시브 오아게이트 Nb, Nc : 앤드게이트

Nd : 노아게이트

본 발명은 고속 익스클루시브 오아게이트를 이용한 시모오스(CMOS) 가산기에 관한 것으로, 특히 계산회로의 지연시간이 짧고 작은 칩 영역에 접직할 수 있도록 회로의 구성이 축소된 시모오스 가산기에 관한 것이다.

고속의 계산 기능을 집적회로내에 포함시키려 할때 1비트의 가산기(adder)는 기능 구성의 단위가 된다. 1비트 가산기를 병렬로 N개 연결시키면 N비트 가산기가 구성된다. 1칩내에서 N가 커지면 칩의 크기에 많은 영향을 미치게 되어 이에 대한 회로의 축소가 요구된다. N비트의 계산이 병렬로 이루어질때 계산회로 자체의 지연시간은 계산기능의 속도를 제한하게 되어 고속의 계산기능을 요구하는 분야에서 계산회로의 지연시간을 줄여야 할 필요가 있다.

그러나, 제1도에 도시된 바와 같은 구조를 가진 종래의 익스클루시브 오아게이트(이하 XOR 게이트로 칭함)를 사용한 1비트의 가산기(제2도 참조)는 후술하는 바와 같이 많은 트랜지스터를 포함하고 있기 때문에 상기한 바와 같은 계산회로의 지연시간의 단축 및 회로의 축소면에서 한계성을 나타내고 있어 작은 칩 영역에 집적할 수 있는 고속의 가산기를 구성하는데 문제가 있었다.

제1도는 종래의 XOR 게이트의 등가 논리회로로서, 이 XOR 게이트는 2개의 노아게이트(N1)(N2)와 1개의 앤드게이트(N3)의 조합으로 이루어지는 것으로, 입력이 Il=I2=0이면, 노아게이트(N1)의 출력이 1, 앤드게이트(N3)의 출력이 0이 되어 노아게이트(N2)에 인가되므로 출력(T)은 0이 된다. 입력이 Il=I2=1이면, 노아게이트 (N1)의 출력이 0, 앤드게이트(N3)의 출력이 1이 되어 노아게이트(N2)에 인가되므로 출력(T)은 0이 된다.

입력이 Il=0, I2=1 또는 Il=1, I2=0 일때 노아게이트(N1)의 출력이 0, 앤드게이트(N3)의 출력이 0이 되어 노아게이트(N3)에 인가되므로 출력(T)은 1이 된다.

따라서, XOR 게이트의 입력(l1,l2)에 따른 출력(T)은 표1과 같다.

XOR 게이트의 입출력 관계식을 부울대수식(Boolean Expression)으로 표현하면, (표1)의 진리표에서 두 입력(l1,l2)이 상이할때 출력(T)이 1이 되므로

T=I1'I2+I1,I2=I1+I2가 된다.

[표 1]

제2도는 제1도에 도시된 XOR 게이트를 사용하여 구성된 1비트의 가산기의 회 로도로서, 이 가산기는 2개의 XOR 게이트(XOR11)(XOR12), 하나의 인버터(N4)와 2개의 3-상태 인버터(N5)(N6)으로 구성되어 있다.

입력(I1)(I2)은 XOR 게이트(XOR11)에 인가되며, 그 출력(T)은 XOR 게이트 (XOR12)의 일 입력과 3-상태 인버터(N5)(N6)의 동작선(enable line)에 연결되어 있다.

특히, 3-상태 인버터(N6)의 동작선에서는 NOT가 붙어있으므로 3-상태 인버터 (N5)(N6)은 서로 반대로 작용하게 된다.

한편, XOR 게이트(XOR11)내의 노아게이트(N1)의 출력은 3-상태 인버터(N6)의 입력에 연결되어 있으며, 입력 자리올림(Input Carry)(Cn-1)은 XOR 게이트(XOR12)의 일 입력과 인버터(N4)의 입력에 연결되어 있다.

이러한 상태에서, 입력(I1)(I2) 및 입력 자리올림(Cn-1)에 대한 합(Sn)은 XOR 게이트(XOR12)의 출력단에서 얻어지며, 출력 자리올림(Output Carry)(Cn)은 3-상태 인버터(N5)(N6)의 공통 접속된 출력단에서 인출하고 있다.

먼저, 입력이 I1=I2=0이고 입력 자리올림 Cn-1=0일때 제1도에서 설명한 바와 같이 노아게이트(N1)의 출력은 0이 되고, XOR 게이트(XOR11)이 0이 되므로 3-상태 인버터(N6)이 인에이블되어 출력이 1이 되므로 출력 자리올림(Cn)도 0이 된다.

또한, XOR 게이트(XOR11)의 출력과 입력 자리올림(Cn-1)이 입력되는 XOR 게이트(XOR12)도 0이 되므로 합(Sn)도 0이 되므로 (표2)의 진리표에서 보는 바와 입력이 I1=I2=0이고 입력 자리올림Cn-1=0일때는 합(Sn)과 출력 자리올림(Cn)이 모두 0이 된다.

다음, 입력이 I1=I2=0이고 입력 자리올림Cn-1=1일때 상기와 마찬가지로 노아게이트(N1)와 XOR 게이트(XOR11)의 출력이 0이 되므로 출력 자리올림(Cn)이 0이 된다.

그러나, XOR 게이트(XOR12)의 입력인 입력 자리올림(Cn-1)이 1이고, XOR 게이트(XOR11)의 출력이 0이므로 XOR 게이트(XOR12)의 출력은 1이 되어 합(Sn)은 1이 된다.

즉, 입력이 I1=I2=0이고 입력 자리올림Cn-1=1일때는 (표2)의 진리표에서 보는 바와 같이 합(Sn)이 1이고 출력 자리올림(Cn)은 0이 된다.

상기와 같은 동작에 의해 입력 및 입력 자리올림에 대한 합(Sn)과 출력 자리올림(Cn)을 (표2)와 같다.

따라서, 합(Sn)과 출력 자리올림(Cn)을 부울 대수식으로 표현하면, 합(Sn)의 경우 I1=I2=0 Cn-1=1, I1=0 I2=1 Cn-1=0, I1=1 I2=0 Cn-1=0, I1=I2=Cn-1=1 일때 1이 되므로

Sn=I1' I2' Cn-1+I1' I2 Cn-1'+I1 I2' Cn-1'+I1 I2 Cn-1

= Cn-1(I1'I2'+I1 I2)+Cn-1'(I1'I2+I1 I2)

이때, I1I2+I1'I2' = {(I1I2+I1'I2')'}이므로

={(I1'+I2')(I1+I2)}'

=(I1'I1+I1'I2+I2'I1+I2'I2)'

=(I1'I2+I1I2')'가 된다.

(∴I1I2'=I2I2'=0)

따라서 Sn =Cn-1(I1'I2+I1 I2')+Cn-1'(I1'I2+I1I2')

=Cn-1(I1+I2)+Cn-1'(I1+I2)

=Cn-1+(I1+I2)가 된다.

출력 자리올림(Cn)은 I1=0 I2=1 Cn-1=1, I1=1 I2=0 Cn-1=1, I1=I2=1 Cn-1=0, I1=I2=Cn-1=1일때 1이 되므로

Cn=I1'I2 Cn-1+I1I2' Cn-1=+I1I2 Cn-1'+I1I2 Cn-1

=Cn-1(I1'I2+I1I2')+(Cn-1'Cn-1)I1I2

=Cn-1(I1+I2)+I1I2가 된다.

(Cn-1+Cn-1=1)

[표 2]

그리고, 제3도에는 제1도에 도시된 XOR 게이트의 실제 시모오스 회로가 도시되어 있고, 제4도에는 제2도의 가산기 중에서 자리올림을 출력하는 자리올림 발생부의 실제 시모오스 회로가 도시되어 있는데, 제3도의 XOR 게이트는 10개의 트랜지스터로 구성되고, 제4도의 자리올림 발생부의 인버터(N4) 및 3-상태 인버터(N5) (N6)는 총 10개의 트랜지스터로 구성되므로, 제2도의 가산기의 구성에는 모두 30개의 트랜지스터가 소요된다.

따라서 본 발명은 계산회로의 지연시간이 짧고 작은 칩 영역에 집적할수 있도록 트랜지스터의 수를 감소 시킬수 있는 고속 익스클루시브 오아게이트를 이용한 시모오스 가산기를 제공함에 그 목적이 있다.

이하에 본 발명의 일실시예로서 사용되는 익스클루시브 오아게이트와 이를 이용한 가산기의 구조에 관하여 상세히 설명한다.

제5도는 전송게이트(TG)와 인버터(Na) 및 PMOS 트랜지스터(Qx) NMOS 트랜지스터(Qy)로 구성된 XOR 게이트이고, 제6도는 제5도에 도시된 XOR 게이트를 실제 모오스 회로로 구성한 것이다.

제5도에서 전송게이트(TG)는 제6도의 PMOS 트랜지스터(Qp)와 NMOS 트랜지스터(Qn)에 대응되고, 제5도의 인버터(Na)는 제6도의 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터(Na)에 대응된다.

본 발명의 실시예에서 사용되는 XOR 게이트는 제6도와 같이 6개의 트랜지스터로 이루어지는 바, 입력(I1)을 인버터(Na)를 통하여 전송게이트(TG)의 게이트단자(G2)와 NMOS 트랜지스터(Qy)의 소오스 단자(S)에 접속하는 동시에 직접 전송게이트(TG)의 게이트단자(G1) 및 PMOS 트랜지스터(Qx)의 소오스 단자(S)에 접속하고, 입력(I2)을 전송게이트(TG)의 소오스단자(S) 및 트랜지스터(Qx)(Qy)의 게이트 단자에 연결하고, 전송게이트(TG) 및 트랜지스터(Qx)(Qy)의 드레인 단자(D)를 공통 접속하여 그 접속점(T)을 XOR 게이트의 출력단자로 한다.

다음은 이 회로의 동작에 관하여 간략히 설명한다.

첫째, 입력이 I1=0, I2=0일때 전송게이트(TG)의 PMOS 트랜지스터(Qp)의 게이트단자(G1)와 PMOS 트랜지스터(Qx)의 소오스단자(S)에는 입력(I1)이 인가되므로 “0”이 인가되는 반면, 전송게이트(TG)의 NMOS 트랜지스터(Qn)의 게이트단자(G2)와 NMOS 트랜지스터(Qy)의 소오스단자(S)에 입력(I1)이 인버터(Na)를 통해 반전되어 “1”이 인가된다.

또한, 전송게이트(TG)의 소오스단자(S)와 MOS 트랜지스터(Qx)(Qy)의 게이트단자에 입력(I2)이 인가되므로 “0”이 인가된다.

따라서, 트랜지스터(Qn)가 온되고 트랜지스터(Qp,Qx,Qy)가 오프되므로 입력 (I2) 신호가 트랜지스터(Qn)를 통해 출력단자(T)에 연결된다.

즉, 출력 T=I2=0이 된다.

둘째, 입력이 I1=0, I2=1일때 전송게이트(TG)의 PMOS 트랜지스터(Qp)의 게이트단자(G1)와 PMOS 트랜지스터(Qx)의 소오스단자(S)에는 입력(I1)이 인가되므로 “0”이 인가되고, 또한 전송게이트(TG)의 NMOS 트랜지스터(Qn)의 게이트단자(G2)와 NMOS 트랜지스터(Qy)의 소오스단자(S)에는 입력(I1)이 인버터(Na)를 통해 반전되어 “0”이 인가된다.

전송게이트(TG)의 소오스단자(S)와 PMOS 트랜지스터(Qx)와 NMOS 트랜지스터 (Qy)의 게이트단자에 입력(I2)이 인가되어 “1”이 인가되므로 트랜지스터(Qp)가 온되고, 트랜지스터(Qn,Qx,Qy)가 오프되므로 입력신호(I2)가 트랜지스터(Qp)를 통G해 출력단(T)에 연결되어 출력 T=I2=1이 된다.

셋째로, 입력이 I1=1, I2=0일때 전송게이트(TG)의 PMOS 트랜지스터(Qp)의 게이트단자(G1)와 PMOS 트랜지스터(Qx)의 소오스단자(S)에는 입력(I1)이 인가되어 “1”이 입력되고, 전송게이트(TG)의 NMOS 트랜지스터(Qn)의 게이트단자(G2)와 NM OS 트랜지스터(Qy)의 소오스단자(S)에 인버터(Na)를 통해 입력(I1)이 인가되므로 “0”이 입력된다.

또한, 전송게이트(TG)의 소오스단자(S)와 PMOS 트랜지스터(Qx)와 NMOS 트랜지스터(Qy)의 게이트단자에 입력(I2)이 인가되므로 “0”이 입력된다.

따라서, 트랜지스터(Qx)가 온되고 트랜지스터(Qn,Qp,Qy)가 오프되므로 입력 (I1)이 트랜지스터(Qx)를 통해 출력단에 연결되어 출력 T=I1=1이 된다.

넷째로, 입력이 I1=1, I2=1일때, 전송게이트(TG)의 PMOS 트랜지스터(Qp)의 게이트단자(G1)와 PMOS 트랜지스터(Qx)의 소오스단자(S)에는 입력(I1)이 인가되어 “1”이 입력되고, 전송게이트(TG)의 NMOS 트랜지스터(Qn)의 게이트단자(G2)와 NM OS 트랜지스터(Qy)의 소오스단자(S)에 입력(I1)이 인버터(Na)이 통해 반전되어 인가되므로 “0”이 입력된다.

또한, 전송게이트(TG)의 소오수단자(S)와 PMOS 트랜지스터(Qx)와 NMOS 트랜지스터(Qy)의 게이트단자에 입력(I2)이 인가되므로 “1”이 입력된다.

따라서, 트랜지스터(Qy)가 온되고 트랜지스터(Qx,Qp,Qn)이 오프되므로 입력 (I1)이 인버터(Na)를 통해 반전된후 트랜지스터(Qy)를 통해 출력단에 연결되므로 출력 T=11=0이 된다.

이 4가지의 경우를 종합하여 보면 전술한 (표1)과 같은 결과가 얻어짐을 알 수 있으므로 제5도 및 제6도의 회로가 XOR 게이트임이 입증된 것이다.

제7도는 상기 제5도 및 제6도의 XOR 게이트회로를 2개 (XOR21)(XOR22)를 사용하여 앤드게이트(Nb,Nc), 노아게이트(Nd), 인버터(Ne)와 조합하여 구성한 1비트 가산기를 도시한 것이다.

즉, 제5도의 XOR 게이트 2개의 (XOR21)(XOR22)를 직렬로 연결하여 전단의 XOR 게이트(XOR21)에 입력(I1)(I2)를 가하여 공 후단의 XOR 게이트(XOR22)의 출력단자에서 합(Sn)을 취출하도록 하며, 입력자리올림(Cn-1)을 XOR 게이트(XOR22)의 입력(I1*)과 앤드게이트(Nb)의 일단에 인가하는 한편, XOR 게이트(XOR21)의 출력(T)을 XOR 게이트(XOR22)의 입력(I2*)과 상기 앤드게이트 (Nb)의 타단에 연결한다.

그리고, 상기한 입력(I1)(I2)을 앤드게이트(Nc)의 입력단자에 연결하여 양 앤드게이트(Nb)(Nc)의 출력을 노아게이트(Nd)에 입력한 후, 이 노아게이트(Nd)의 출력단에 인버터(Na)를 설치하여 그 출력단에서 출력 자리올림(Cn)을 취출한다.

먼저, 입력이 I1=I2=0, 입력 자리올림 Cn-1=0 일때 XOR 게이트(XOR21)의 출력(T)은 0이 되고 XOR 게이트(XOR21)의 출력(T)과 입력 자리올림(Cn-1)을 입력으로 하는 XOR 게이트(XOR22)의 입력(I1*)(I2*)이 모두 0이므로 그 출력도 0이 되어 합(Sn)은 0이 된다.

XOR 게이트(XOR21)의 출력(T)과 입력 자리올림(Cn-1)을 입력으로 하는 앤드게이트 (Nb)의 출력도 0이 되고, 입력(I1)(I2)을 입력으로 하는 앤드게이트(Nc)의 출력도 0이 되므로 노아게이트(Nd)의 출력이 1이 되고 이 출력이 인버터(Ne)를 통해 반전되므로 출력 자리올림(Cn)은 0이 된다.

다음, 입력이 I1=I2=0, 입력 자리올림 Cn-1=0 일때 XOR 게이트(XOR21)의 출력(T)은 0이 되고, XOR 게이트(XOR21)의 출력(T)은 0이 되어 합(Sn)은 1이 된다.

또한 앤드게이트(Nb)의 출력은 0이고 앤드게이트(Nc)의 출력도 0이 되어 상기와 마찬가지로 출력 자리올림(Cn)도 0이 된다.

위에서 살펴본 바와 같이 입력(I1)(I2) 및 입력 자리올림(Cn-1)에 대한 1비트 가산기의 합(Sn)과 출력 자리올림(Cn)은 (표2)와 동일함을 알수 있다.

한편, (표2)의 진리표에 따라 본 발명의 1비트 가산기의 합(Sn)과 출력 자리올림(Cn)에 대한 부울대수식도 동일하게 됨을 알수 있다.

즉, 합(Sn)의 경우

Sn=I1*

I2*인데 I1*=T이고 I2*=Cn-1이므로

Sn=T

Cn-1이 되고, T=I1

I2이므로

=(I1

I2)

Cn-1이 된다.

그리고, 출력 자리올림(Cn)의 경우 Cn=(Cn')'으로 Cn'은 앤드게이트(Nb)(Nc)의 출력을 두 입력으로 하는 노아게이트(Nd)의 출력이다.

Cn'={(T Cn-1) + (I1 I2)}'이므로

Cn=(Cn')'=[{(T Cn-1) + (I1 I2)}']'

=T Cn-1 + I1I2

=I1

I2) Cn-1+I1I2된다.

따라서, 합(Sn)과 출력 자리올림(Cn)에 대한 부울대수식도 제2도의 제1비트 가산기의 합(Sn)과 출력 자리올림(Cn)에 대한 부울대수식과 동일함을 알수 있다.

한편, 상기한 앤드게이트(Nb)(Nc) 및 노아게이트(Nd)의 조합은 다음과 같은 근거, 즉 Cn'=(T Cn-1 + I1 I2)'= (T Cn-1)'(I1I2)에서 알 수 있듯이 2개의 낸드게이트의 조합으로 구성할 수 있다. 하나의 낸드게이트를 시모오스로 구성할 수 있다. 하나의 낸드게이트를 시모오스로 구성할 경우 대개 4개의 트랜지스터를 사용하게 되므로, 상기한 앤드게이트(Nb)(Nc) 및 노아게이트(Nd)의 조합부는 8(=4×2)개의 트랜지스터로 구성되며, 인버터(Ne)의 구성에는 2개의 트랜지스터가 소요된다.

그리고 XOR 게이트(XOR21)(XOR22)의 구성에 전술한 바와 같이 각각 6개의 트랜지스터가 필요한 것을 볼때, 제7도의 가산기는 전체적으로 22개의 트랜지스터로 구성된다.

따라서, 종래기술에 의한 제2도의 가산기와 본 발명에 따른 제7도의 가산기를 칩내의 구현 면적에서 비료하여 볼때, 제2도의 가산기는 30개의 트랜지스터를, 제7도의 가산기는 22개의 트랜지스터를 사용하므로 1비트 가산기의 칩내의 구현 면적기 26%정도 감소되는 효과가 발생되며, 아울러 회로계산의 지연시간 상의 비교는 제조하는 집직회로의 공정에 따라서 절대값이 다르기 때문에 수치적으로는 제시할수 없으나 제7도의 가산기에 소요되는 트랜지스터의 수가 제2도의 가산기에 소요되는 트랜지스터의 수보다 적은 것을 볼때, 가산기에서의 지연시간면에서 제7도의 회로가 제2도의 회로보다 더 짧은 것이 확실하다.

즉, 본 발명에 의하면 1비트의 가산기를 구현함에 있어서 칩 영역의 감소와 지연시간을 단축시킬수 있기 때문에 고속의 시모오스 가산기를 작은 칩의 크기에 집적화 시킬수 있는 이점이 얻어진다.

이상의 설명에서는 1비트 가산기의 구성에 관해서만 기술하였지만, 복수개의 1비트 가산기를 직렬 또는 병렬로 연결하여 N비트(N〉1) 가산기를 구성할수 있음은 본 기술분야에선 종사하는 자이면 용이하게 이해할 수 있다.

Claims

각각 전송게이트(TG)는 인버터(Na) 및 PMOS 트랜지스터(Qx), NMOS 트랜지스터(Qy)로 구성되는 2개의 익스클루시브 오아게이트(XOR21)(XOR22)를 직렬로 연결하여, 전단의 익스클루시브 오아게이트(XOR21)에 입력(I1)(I2)을 가하고 후단의 익스클루시브 오아게이트(XOR22)의 출력단자에서 합(Sn)을 추출하도록 하며, 입력 자리올림(Cn-1)을 익스클루시브 오아게이트(XOR22)의 입력(I1*)과 앤드게이트(N6)의 일단에 인가하는 한편, 익스클루시브 오아게이트(XOR21)의 출력(T)을 상기 앤드게이트(N6)의 하단에 연결하며, 상기한 입력(I1)(I2)을 앤드게이트(Nc)의 양 입력단자에 연결하여 양 앤드게이트(N6)(Nc)의 출력을 노아게이트(Nd)에 입력하며, 노아게이트(Nd)의 출력단에 인버터(Na)를 설치하여 그 출력단에서 출력 자리올림(Cn)을 추출하도록한 것을 특징으로 하는 고속 익스클루시브 오아게이트를 이용한 시모오스 가산기.