JPH0438009B2 - - Google Patents
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- JPH0438009B2 JPH0438009B2 JP60021596A JP2159685A JPH0438009B2 JP H0438009 B2 JPH0438009 B2 JP H0438009B2 JP 60021596 A JP60021596 A JP 60021596A JP 2159685 A JP2159685 A JP 2159685A JP H0438009 B2 JPH0438009 B2 JP H0438009B2
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- JP
- Japan
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- signal
- inverted
- carry
- transistors
- gate
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- 230000000295 complement effect Effects 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Description
【発明の詳細な説明】
本発明は各々がｎビツト（ここにｎを２以上の
自然数とする）から成る２つの２進数ａおよびｂ
を加算するための論理全加算回路にあつて、該回
路が前記２進数ａ及びｂの各ビツトai，bi（ここに
Ｏ≦ｉ≦ｎ）に対する反転OR−ゲート及び反転
AND−ゲートを具えており、これらの各ゲート
が前記ビツト信号aiを受信して反転OR−信号i＋
bi及び反転AND−信号i・iを形成するように
し、前記全加算回路が前記ビツト信号ai及びbi並
びにこれらのビツト信号に関連する桁上げ信号ci
及び／又は該桁上げ信号の反転信号iから和信号
siを形成すする和回路も具えており、さらに前記
全加算回路がすべての反転OR−信号i＋i及び反
転AND−信号i・i（ここにＯ≦ｉ≦ｎ）から有
効係数ｎ＋１を有する桁上げ先取り信号Co+1を発
生させる桁上げ先取り信号回路も具えている論理
全加算回路に関するものである。
自然数とする）から成る２つの２進数ａおよびｂ
を加算するための論理全加算回路にあつて、該回
路が前記２進数ａ及びｂの各ビツトai，bi（ここに
Ｏ≦ｉ≦ｎ）に対する反転OR−ゲート及び反転
AND−ゲートを具えており、これらの各ゲート
が前記ビツト信号aiを受信して反転OR−信号i＋
bi及び反転AND−信号i・iを形成するように
し、前記全加算回路が前記ビツト信号ai及びbi並
びにこれらのビツト信号に関連する桁上げ信号ci
及び／又は該桁上げ信号の反転信号iから和信号
siを形成すする和回路も具えており、さらに前記
全加算回路がすべての反転OR−信号i＋i及び反
転AND−信号i・i（ここにＯ≦ｉ≦ｎ）から有
効係数ｎ＋１を有する桁上げ先取り信号Co+1を発
生させる桁上げ先取り信号回路も具えている論理
全加算回路に関するものである。
斯種の全加算回路は例えば“Signetics type
SN 7483”又は“Motorola type MC 14008”
のような種々の形式の集積回路形態で市販されて
いる。これらの回路は、昇順有効係数
（ascending significance）ビツトを種々加えて
いる間に発生する桁上げ信号から桁上げ先取り
（carry look−ahead）信号を形成する原理を利
用しており、上記桁上げ先取り信号は、つぎに高
い有効係数よりも高い有効係数を有しているビツ
トが加算ゲートに供給されている間は正しい論理
値を有する。信号ａ及びｂの昇順有効係数を有す
るビツトを順次a0，a1，a2等及びb0，b1，b2等の
ように表わせば、桁上げ信号c1は桁上げ先取り原
理の採用以前に加算処理a0＋b0によつて形成され
ており、上記桁上げ信号は信号a1及びb1の加算ゲ
ートに供給され、ついでこの加算中に形成される
桁上げ信号c2が信号a2及びb2の加算ゲートに供給
され、以下同様に桁上げ信号が順次加算ゲートに
供給されるため、前段ゲートすべてにおける加算
処理が完全に終了する前までは信号aoおよびboの
ｎ番図のゲートでの加算処理を開始させることが
できない。いずれかの他の方法に先だつて、桁上
げ先取り信号coを桁上げ先取り原理に従つて発生
させることにより実質上計算速度を高めることが
できる。なお、本明細書にて用いている「有効係
数」とは２進数の位取り表現における数字位置に
関する有意ビツトを意味するものとする。
SN 7483”又は“Motorola type MC 14008”
のような種々の形式の集積回路形態で市販されて
いる。これらの回路は、昇順有効係数
（ascending significance）ビツトを種々加えて
いる間に発生する桁上げ信号から桁上げ先取り
（carry look−ahead）信号を形成する原理を利
用しており、上記桁上げ先取り信号は、つぎに高
い有効係数よりも高い有効係数を有しているビツ
トが加算ゲートに供給されている間は正しい論理
値を有する。信号ａ及びｂの昇順有効係数を有す
るビツトを順次a0，a1，a2等及びb0，b1，b2等の
ように表わせば、桁上げ信号c1は桁上げ先取り原
理の採用以前に加算処理a0＋b0によつて形成され
ており、上記桁上げ信号は信号a1及びb1の加算ゲ
ートに供給され、ついでこの加算中に形成される
桁上げ信号c2が信号a2及びb2の加算ゲートに供給
され、以下同様に桁上げ信号が順次加算ゲートに
供給されるため、前段ゲートすべてにおける加算
処理が完全に終了する前までは信号aoおよびboの
ｎ番図のゲートでの加算処理を開始させることが
できない。いずれかの他の方法に先だつて、桁上
げ先取り信号coを桁上げ先取り原理に従つて発生
させることにより実質上計算速度を高めることが
できる。なお、本明細書にて用いている「有効係
数」とは２進数の位取り表現における数字位置に
関する有意ビツトを意味するものとする。
これがため従来回路は、信号a0，a1……ao-1及
びb0，b1……bo-1が入力された場合に、出力が桁
上げ先取り信号coを直接供給するような真理値表
を包含している別個の算術ユニツトを利用してい
る。桁上げ先取り信号を発生させるためには、信
号i＋i及びi・iを反転OR−ゲート及び反転
AND−ゲートによつて発生させる。全加算回路
は斯かる桁上げ先取り信号回路以外に、加算すべ
き２進数の各ビツトに対して和信号発生用の和回
路と、所望な高次の和信号を得るのに必要とされ
る桁上げ信号発生用の桁上げ回路も備えている。
従つてこのためには非常に多数の論理ゲートが必
要であることは明らかである。
びb0，b1……bo-1が入力された場合に、出力が桁
上げ先取り信号coを直接供給するような真理値表
を包含している別個の算術ユニツトを利用してい
る。桁上げ先取り信号を発生させるためには、信
号i＋i及びi・iを反転OR−ゲート及び反転
AND−ゲートによつて発生させる。全加算回路
は斯かる桁上げ先取り信号回路以外に、加算すべ
き２進数の各ビツトに対して和信号発生用の和回
路と、所望な高次の和信号を得るのに必要とされ
る桁上げ信号発生用の桁上げ回路も備えている。
従つてこのためには非常に多数の論理ゲートが必
要であることは明らかである。
本発明の目的は論理ゲートの個数及びこれらの
各ゲートを構成する素子（トランジスタ）の数を
十分に低域させることができ、また各素子による
遅延回数を低減させることにより加算結果を直ち
に利用し得るようにした全加算回路を提供するこ
とにある。
各ゲートを構成する素子（トランジスタ）の数を
十分に低域させることができ、また各素子による
遅延回数を低減させることにより加算結果を直ち
に利用し得るようにした全加算回路を提供するこ
とにある。
これがため、本発明による全加算回路は、前記
和回路の各々が論理ゲートを具え、該論理ゲート
がビツト信号ai及びbi並びに反転AND−信号i・
biを受信して該論理ゲートの第１出力端子に論理
信号i・i（ai＋bi）を形成すると共に該論理ゲー
トの第２出力端子に反転論理信号i・i・（ai＋bi）
を形成するようにし、かつ前記和回路が電子スイ
ツチも具え、これらのスイツチによつて前記桁上
げ信号ci及び／又はその反転信号i制御下で前記
論理ゲートの第１出力端子又は第２出力端子のい
ずれかを第１接続点に接続して、該第１接続点に
反転和信号iを発生させるようにしたことを特徴
とする論理全加算回路。
和回路の各々が論理ゲートを具え、該論理ゲート
がビツト信号ai及びbi並びに反転AND−信号i・
biを受信して該論理ゲートの第１出力端子に論理
信号i・i（ai＋bi）を形成すると共に該論理ゲー
トの第２出力端子に反転論理信号i・i・（ai＋bi）
を形成するようにし、かつ前記和回路が電子スイ
ツチも具え、これらのスイツチによつて前記桁上
げ信号ci及び／又はその反転信号i制御下で前記
論理ゲートの第１出力端子又は第２出力端子のい
ずれかを第１接続点に接続して、該第１接続点に
反転和信号iを発生させるようにしたことを特徴
とする論理全加算回路。
本発明による全加算回路はOR−ゲート及び
AND−ゲートを桁上げ先取り信号用に予じめ設
ける以外に、加算すべき２進数の各ビツトに対し
て、僅か１個の他の論理ゲート（これはCMOS
トランジスタ技法で僅か８個のトランジタで構成
する必要がある）と、幾つかの電子スイツチ（こ
の各電子スイツチは既知の如く例えばCMOS技
法で電界効果トランジスタで構成するか、又はＰ
−及びＮ−チヤネルトランジスタを並列接続して
構成することができる）とを具えるようにするこ
とができる。従つて必要な素子数が十分に低減さ
れるため、加算回路にて生ずる遅延時間も短くな
り好適である。
AND−ゲートを桁上げ先取り信号用に予じめ設
ける以外に、加算すべき２進数の各ビツトに対し
て、僅か１個の他の論理ゲート（これはCMOS
トランジスタ技法で僅か８個のトランジタで構成
する必要がある）と、幾つかの電子スイツチ（こ
の各電子スイツチは既知の如く例えばCMOS技
法で電界効果トランジスタで構成するか、又はＰ
−及びＮ−チヤネルトランジスタを並列接続して
構成することができる）とを具えるようにするこ
とができる。従つて必要な素子数が十分に低減さ
れるため、加算回路にて生ずる遅延時間も短くな
り好適である。
以下図面につき本発明を説明する。
第１図はｎビツト２進数ａ及びｂの複数個のビ
ツトの各々、例えばビツトai，biを処理するため
の本発明による全加算回路に対する１つの回路段
１０を示したものである。ｉ番目の各ビツトを処
理するのにも第１図に示すような回路段１０が必
要である。回路段１０は反転OR−ゲート１及び
反転AND−ゲート３を具えており、これらの各
ゲートは反転OR−信号i・i及び反転AND−信
号i・iをそれぞれ発生する。なお、斯種のゲー
ト回路は一般に既知のものである。回路段１０は
和回路２０も具えており、この和回路は論理ゲー
ト５及び電子スイツチ７，９を具えている。論理
ゲート５は信号ai，bi及びi・iを受信して、この
論理ゲート５の第１出力端子１１及び第２出力端
子１３にそれぞれつぎのような信号、即ち （i・i）・（ai＋bi）及び（i・i）・（ai＋bi
）を発
生する。これらの信号については第２図につき後
に詳述する。上記出力端子１１及び１３はスイツ
チ７及び９を介して第１接続点１５に接続する。
スイツチ７及び９を桁上げ信号ci及び／又はそ反
転信号iで制御して、上記接続点１５に反転和信
号iが形成されるようにする。この信号iは接続
点１５に接続したインバータ１７によつて和信号
siに変換されて出力端子１９に転送される。
ツトの各々、例えばビツトai，biを処理するため
の本発明による全加算回路に対する１つの回路段
１０を示したものである。ｉ番目の各ビツトを処
理するのにも第１図に示すような回路段１０が必
要である。回路段１０は反転OR−ゲート１及び
反転AND−ゲート３を具えており、これらの各
ゲートは反転OR−信号i・i及び反転AND−信
号i・iをそれぞれ発生する。なお、斯種のゲー
ト回路は一般に既知のものである。回路段１０は
和回路２０も具えており、この和回路は論理ゲー
ト５及び電子スイツチ７，９を具えている。論理
ゲート５は信号ai，bi及びi・iを受信して、この
論理ゲート５の第１出力端子１１及び第２出力端
子１３にそれぞれつぎのような信号、即ち （i・i）・（ai＋bi）及び（i・i）・（ai＋bi
）を発
生する。これらの信号については第２図につき後
に詳述する。上記出力端子１１及び１３はスイツ
チ７及び９を介して第１接続点１５に接続する。
スイツチ７及び９を桁上げ信号ci及び／又はそ反
転信号iで制御して、上記接続点１５に反転和信
号iが形成されるようにする。この信号iは接続
点１５に接続したインバータ１７によつて和信号
siに変換されて出力端子１９に転送される。
次に高い桁のビツトを加算するため加算段おけ
るスイツチを制御するのに仕える桁上げ信号ci+1
及びその反転信号i+1を得るためには反転OR−
信号i＋i及び反転AND−信号i・iをスイツチ
２１及び２３を介して第２接続点２５に供給す
る。この第２接続点２５には反転桁上げ信号i+1
が得られ、この信号はインバータ２７を介して桁
上げ信号ci+1に変換されて出力端子２９に転送さ
れる。
るスイツチを制御するのに仕える桁上げ信号ci+1
及びその反転信号i+1を得るためには反転OR−
信号i＋i及び反転AND−信号i・iをスイツチ
２１及び２３を介して第２接続点２５に供給す
る。この第２接続点２５には反転桁上げ信号i+1
が得られ、この信号はインバータ２７を介して桁
上げ信号ci+1に変換されて出力端子２９に転送さ
れる。
スイツチ９及び２１はＮ−チヤネル電界効果ト
ランジスタとし、これらのトランジスタをいずれ
も桁上げ信号ciによつて制御する。スイツチ７及
び２３の各々はＮ−チヤネル電界効果トランジス
タとＰ−チヤネル電界効果トランジスタとを並列
接続したものとし、これらの各Ｎ−チヤネルトラ
ンジスタそれぞれ反転桁上げ信号i及び桁上げ信
号ciによつて制御する。
ランジスタとし、これらのトランジスタをいずれ
も桁上げ信号ciによつて制御する。スイツチ７及
び２３の各々はＮ−チヤネル電界効果トランジス
タとＰ−チヤネル電界効果トランジスタとを並列
接続したものとし、これらの各Ｎ−チヤネルトラ
ンジスタそれぞれ反転桁上げ信号i及び桁上げ信
号ciによつて制御する。
第２図は第１図に示したように全加算回路１０
に対する論理ゲート５の一例を示す回路図であ
る。この論理ゲート５は相補形電界効果トランジ
スタで構成し、これは入力段３０及びインバータ
４０を具えている。インバータ４０は第１図にも
示すように論理ゲート５の出力端子に接続する。
入力段３０は直列接続した２個のＰ−チヤネルト
ランジスタ３１，３２を具えており、これらのト
ランジスタをそれぞれ信号ai及びbiによつて制御
する。上記直列接続のＰ−チヤネルトランジスタ
３１，３２には第3P−チヤネルトランジスタ３
３を並列に接続し、この第３トランジスタを反転
AND−信号i・iによつて制御する。入力段３０
は並列接続した２個のＮ−チヤネルトランジスタ
３４，３５も具えており、これらのトランジスタ
を信号ai及びbiによつてそれぞれ制御する。上記
並列接続のＮ−チヤネルトランジスタには第3N
−チヤネルトランジスタ３６を直列に接続し、こ
の第3N−チヤネルトランジスタ３６を反転AND
−信号i・iによつて制御する。Ｎ−及びＰ−チ
ヤネルトランジスタ３２，３３，３４，３５の共
通接続点は論理ゲート５の第１出力端子を成す。
論理ゲート５は既のインバータ４０も具えてお
り、このインバータ４０は相補形トランジスタ３
７，３８で構成する。インバータ４０の入力端子
は前記第１出力端子に接続し、インバータ４０の
出力端子は論理ゲート５の第２出力端子１３とす
る。論理ゲート５の第１及び第２出力端子にはそ
れぞれつぎのような信号が発生する。即ち、 （i・i）・（ai＋bi）及び（i・i）・（ai＋bi
） 第３図は本発明による全加算回用の桁上げ先取
り信号回路５０の一例を示す回路図である。ｎ−
ビツト全加算回路における桁上げ先取り信号回路
５０は、反転OR−及び反転AND−信号i＋i及
びi・iを受信し、これらの信号から桁上げ先取
り信号co+1を取出すことができる。これはつぎの
ようなことが成立するからである。即ち、1 0 ・0＋0・（0＋0）＝0＋0＋0・（
0＋
ｂ0）2 ＝1＋1＋1・（ａ1＋ｂ1）3 ＝2＋2＋2・（ａ2＋ｂ2）等 前述した所から明らかなように、本発明による
全加算回路用の桁上げ先取り信号回路５０は、絶
縁ゲート電極を具えている相補形電界効果トラン
ジスタで構成するのが好適である。
に対する論理ゲート５の一例を示す回路図であ
る。この論理ゲート５は相補形電界効果トランジ
スタで構成し、これは入力段３０及びインバータ
４０を具えている。インバータ４０は第１図にも
示すように論理ゲート５の出力端子に接続する。
入力段３０は直列接続した２個のＰ−チヤネルト
ランジスタ３１，３２を具えており、これらのト
ランジスタをそれぞれ信号ai及びbiによつて制御
する。上記直列接続のＰ−チヤネルトランジスタ
３１，３２には第3P−チヤネルトランジスタ３
３を並列に接続し、この第３トランジスタを反転
AND−信号i・iによつて制御する。入力段３０
は並列接続した２個のＮ−チヤネルトランジスタ
３４，３５も具えており、これらのトランジスタ
を信号ai及びbiによつてそれぞれ制御する。上記
並列接続のＮ−チヤネルトランジスタには第3N
−チヤネルトランジスタ３６を直列に接続し、こ
の第3N−チヤネルトランジスタ３６を反転AND
−信号i・iによつて制御する。Ｎ−及びＰ−チ
ヤネルトランジスタ３２，３３，３４，３５の共
通接続点は論理ゲート５の第１出力端子を成す。
論理ゲート５は既のインバータ４０も具えてお
り、このインバータ４０は相補形トランジスタ３
７，３８で構成する。インバータ４０の入力端子
は前記第１出力端子に接続し、インバータ４０の
出力端子は論理ゲート５の第２出力端子１３とす
る。論理ゲート５の第１及び第２出力端子にはそ
れぞれつぎのような信号が発生する。即ち、 （i・i）・（ai＋bi）及び（i・i）・（ai＋bi
） 第３図は本発明による全加算回用の桁上げ先取
り信号回路５０の一例を示す回路図である。ｎ−
ビツト全加算回路における桁上げ先取り信号回路
５０は、反転OR−及び反転AND−信号i＋i及
びi・iを受信し、これらの信号から桁上げ先取
り信号co+1を取出すことができる。これはつぎの
ようなことが成立するからである。即ち、1 0 ・0＋0・（0＋0）＝0＋0＋0・（
0＋
ｂ0）2 ＝1＋1＋1・（ａ1＋ｂ1）3 ＝2＋2＋2・（ａ2＋ｂ2）等 前述した所から明らかなように、本発明による
全加算回路用の桁上げ先取り信号回路５０は、絶
縁ゲート電極を具えている相補形電界効果トラン
ジスタで構成するのが好適である。
４ビツト桁上げ先取り信号回路に対してはつぎ
のようにするのが好適である。即ち、第１図に示
した回路のゲート１及び３の出力端子に予じめ信
号i＋i及びi・i（０≦ｉ≦３）を発生させる。
のようにするのが好適である。即ち、第１図に示
した回路のゲート１及び３の出力端子に予じめ信
号i＋i及びi・i（０≦ｉ≦３）を発生させる。
実際上、上記論理式は入力ビツト信号ai，biの
積i・iを昇順有効係数に応じて直接接続のＮ−
チヤネルトランジスタ５２〜５５の入力端子にそ
れぞれ供給することにより簡単に実現することが
でき、これらビツトの和信号i＋iは昇順有効係
数に応じてＮ−チヤネルトランジスタ５６〜５９
に供給する。
積i・iを昇順有効係数に応じて直接接続のＮ−
チヤネルトランジスタ５２〜５５の入力端子にそ
れぞれ供給することにより簡単に実現することが
でき、これらビツトの和信号i＋iは昇順有効係
数に応じてＮ−チヤネルトランジスタ５６〜５９
に供給する。
なお、Ｎ−チヤネルトランジスタ５６〜５９の
各々は上記直列接続のＮ−チヤネルトランジスタ
５２〜５５の直列段に順次その数を増やして並列
に接続する。トランジスタ５１には反転桁上げ信
号0（carry−in）を供給する。この際トランジ
スタ５１とＰ−チヤネル電界効果トランジスタ６
０との接続点に桁上げ先取り信号c4が発生し、こ
の信号は既知のインバータ７０（これはＰ−及び
Ｎ−チヤネル電界効果トランジスタで構成する）
を介して反転桁上げ先取り信号4に変換される。
この信号4は次の縦続接続した全加算器に入力信
号として供給することができる。
各々は上記直列接続のＮ−チヤネルトランジスタ
５２〜５５の直列段に順次その数を増やして並列
に接続する。トランジスタ５１には反転桁上げ信
号0（carry−in）を供給する。この際トランジ
スタ５１とＰ−チヤネル電界効果トランジスタ６
０との接続点に桁上げ先取り信号c4が発生し、こ
の信号は既知のインバータ７０（これはＰ−及び
Ｎ−チヤネル電界効果トランジスタで構成する）
を介して反転桁上げ先取り信号4に変換される。
この信号4は次の縦続接続した全加算器に入力信
号として供給することができる。
第１図は本発明による論理全加算回路の一例を
示す回路図、第２図は本発明による全加算回路用
の論理ゲートの一例を示す回路図、第３図は本発
明による全加算回路用の桁上げ先取り信号回路の
一例を示す回路図である。 １……反転OR−ゲート、３……反転AND−ゲ
ート、５……論理ゲート、７，９……電子スイツ
チ（電界効果トランジスタ）、１０……全加算回
路の１つの加算段、１３……論理ゲートの第２出
力端子、１５……第１接続点、１７……インバー
タ、１９……出力端子、２０……和回路、２１，
２３……電子スイツチ（電界効果トランシスタ）、
２５……第２接続点、２７……インバータ、２９
……出力端子、３０……論理ゲート入力段、３１
〜３３，３７……Ｐ−チヤネルトランジスタ、３
４〜３６，３８……Ｎ−チヤネルトランジスタ、
４０……インバータ、５０……桁上げ先取り信号
回路、５１〜５９……Ｎ−チヤネルトランジス
タ、６０……Ｐ−チヤネルトランジスタ、７０…
…インバータ。
示す回路図、第２図は本発明による全加算回路用
の論理ゲートの一例を示す回路図、第３図は本発
明による全加算回路用の桁上げ先取り信号回路の
一例を示す回路図である。 １……反転OR−ゲート、３……反転AND−ゲ
ート、５……論理ゲート、７，９……電子スイツ
チ（電界効果トランジスタ）、１０……全加算回
路の１つの加算段、１３……論理ゲートの第２出
力端子、１５……第１接続点、１７……インバー
タ、１９……出力端子、２０……和回路、２１，
２３……電子スイツチ（電界効果トランシスタ）、
２５……第２接続点、２７……インバータ、２９
……出力端子、３０……論理ゲート入力段、３１
〜３３，３７……Ｐ−チヤネルトランジスタ、３
４〜３６，３８……Ｎ−チヤネルトランジスタ、
４０……インバータ、５０……桁上げ先取り信号
回路、５１〜５９……Ｎ−チヤネルトランジス
タ、６０……Ｐ−チヤネルトランジスタ、７０…
…インバータ。
Claims (1)
- 【特許請求の範囲】 １ 各々がｎビツト（ここにｎを２以上の自然数
とする）から成る２つの２進数ａおよびｂを加算
するための論理全加算回路であつて、該回路が前
記２進数ａ及びｂの各ビツトai，bi（ここに０≦ｉ
≦ｎ）に対する反転OR−ゲート及び反転AND−
ゲートを備えており、これらの各ゲートが前記ビ
ツト信号ai及びbiを受信して反転OR−信号i＋i
及び反転AND−信号i・iを形成するようにし、
前記全加算回路が前記ビツト信号ai及びbi並びに
これらのビツト信号に関連する桁上げ信号ci及
び／又は該桁上げ信号の反転信号iから和信号si
を形成する和回路も具えており、さらに前記全加
算回路がすべて反転OR−信号i＋i及び反転
AND−信号i・i（ここに０≦ｉ≦ｎ）から有効
係数ｎ＋１を有する桁上げ先取信号co+1を発生さ
せる桁上げ先取信号回路も具えている論理全加算
回路において、前記和回路の各々が論理ゲートを
具え、該論理ゲートがビツト信号ai及びbi並びに
反転AND−信号i・iを受信して該論理ゲートの
第１出力端子に論理信号i・i（ai＋bi）を形成す
ると共に該論理ゲートの第２出力端子に反転論理
信号i・i（ai＋bi）を形成するようにし、かつ前
記和回路が電子スイツチも具え、これらのスイツ
チによつて前記桁上げ信号ci及び／又はその反転
信号iの制御下で前記論理ゲートの第１出力端子
又は第２出力端子のいずれかを第１接続点に接続
して、該第１接続点に反転和信号iを発生させる
ようにしたことを特徴とする論理全加算回路。 ２ 前記全加算回路が前記反転OR−信号i＋i及
び前記反転AND−信号i・i並びに桁上げ信号ci
及び／又は該桁上げ信号の反転信号iから反転桁
上げ信号i+1を発生させるための桁上げ信号回路
を具え、該桁上げ信号回路が電子スイツチを具
え、これらのスイツチによつて前記桁上げ信号ci
及び／又はその反転信号iの制御下で前記反転
OR−ゲートの出力端子又は前記反転AND−ゲー
トの出力端子のいずれかを第２接続点に接続し
て、該第２接続点に反転桁上げ信号i+1を発生さ
せるようにしたことを特徴とする特許請求の範囲
第１項に記載の論理全加算回路。 ３ 前記全加算回路を相補形の絶縁ゲート電界効
果トランジスタで構成するようにした特許請求の
範囲第２項に記載の論理全加算回路において、前
記電子スイツチのすべてを４個のＮ−チヤネル電
界効果トランジスタで構成し、これらのトランジ
スタの内の第１及び第２トランジスタによつて前
記論理ゲートの前記第２及び第１出力端子をそれ
ぞれ前記第１接続点に接続し、前記電界効果トラ
ンジスタの内の第３及び第４のトランジスタによ
つて前記反転OR−ゲートの出力端子及び前記反
転AND−ゲートの出力端子をそれぞれ前記第２
接続点に接続し、前記第１及び第３トランジスタ
を桁上げ信号ciで制御すると共に、前記第２及び
第４トランジスタを反転桁上げ信号iで制御する
ようにしたことを特徴とする論理全加算回路。 ４ 前記第２及び第４トランジスタにそれぞれ並
列に前記桁上げ信号ciによつて制御されるＰ−チ
ヤネル電界効果トランジスタを接続したことを特
徴とする特許請求の範囲第３項に記載の論理全加
算回路。 ５ ２個直列に接続したインバータを前記第２接
続点に接続して、これらのインバータの出力端子
に有効係数がそれぞれｉ＋１の桁上げ信号i+1を
発生させるようにしたことを特徴とする特許請求
の範囲第３項に記載の論理全加算回路。 ６ 前記論理ゲートが：各ゲート電極にてビツト
信号ai及びbiをそれぞれ受信する２個直列に接続
したＰ−チヤネルトランジスタと；これら２個の
Ｐ−チヤネルトランジスタに並列に接続され、ゲ
ート電極が前記反転AND−信号i・iを受信する
他のＰ−チヤネルトランジスタと；前記並列接続
のＰ−チヤネルトランジスタに直列に接続され、
各ゲート電極が前記ビツト信号ai及びbiをそれぞ
れ受信する２個並列に接続したＮ−チヤネルトラ
ンジスタと；これら２個並列に接続したトランジ
スタに直列に接続され、ゲート電極が前記反転
AND−信号i・iを受信する他のＮ−チヤネルト
ランジスタと；Ｐ−チヤネルトランジスタ及びＮ
−チヤネルトランジスタから成るインバータ；と
を具えており、前記インバータを構成するＰ−及
びＮ−チヤネルトランジスタのゲート電極を、前
記論理ゲートの第１出力端子を形成するＰ−及び
Ｎ−チヤネルトランジスタの接続点に接続し、前
記インバータの出力端子が前記論理ゲートの第２
出力端子を形成するようにしたことを特徴とする
特許請求の範囲第３，４及び５項のいずれかに記
載の論理全加算回路。 ７ 前記桁上げ先取信号回路がトランジスタの第
１直列回路を具えており、これらのトランジスタ
のゲート電極が昇順有効係数を有するAND−信
号i・iを受信し、ゲート電極が最低有効係数０
のAND−信号a0・b0を受信するトランジスタを、
ゲート信号が有効係数０の桁上げ信号c0を受信す
る桁上げ信号用トランジスタに直列に接続し、該
桁上げ信号用トランジスタと前記第１直列回路か
らのｍ個の他のトランジスタとの直列接続の各段
にそれぞれ１個づつトランジスタを並列に接続
し、前記ｍの値を１からｎまでの任意の値とし、
前記１個づつのトランジスタの各ゲート電極が
OR−信号n-1＋n-1を受信するようにしたこと
を特徴とする特許請求の範囲第１〜６項のいずれ
かに記載の論理全加算回路。 ８ 前記桁上げ先取信号回路にて直列及び並列に
接続されるトランジスタをＮ−チヤネル電界効果
トランジスタとし、これらの電界効果トランジス
タを２つの電源端子間に接続する単一のＰ−チヤ
ネル電界効果トランジスタに直列に接続するよう
にしたことを特徴とする特許請求の範囲第７項に
記載の論理全加算回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| NL8400408A NL8400408A (nl) | 1984-02-09 | 1984-02-09 | Logische optelschakeling. |
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| ATE85852T1 (de) * | 1985-09-30 | 1993-03-15 | Siemens Ag | Addierzelle fuer carry-ripple-addierer in cmostechnik. |
| US4831578A (en) * | 1985-11-25 | 1989-05-16 | Harris Semiconductor (Patents) Inc. | Binary adder |
| US4766565A (en) * | 1986-11-14 | 1988-08-23 | International Business Machines Corporation | Arithmetic logic circuit having a carry generator |
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| US5130575A (en) * | 1989-09-20 | 1992-07-14 | International Business Machines Corporation | Testable latch self checker |
| US5479356A (en) * | 1990-10-18 | 1995-12-26 | Hewlett-Packard Company | Computer-aided method of designing a carry-lookahead adder |
| JPH04172011A (ja) * | 1990-11-05 | 1992-06-19 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| US5250860A (en) * | 1992-06-25 | 1993-10-05 | International Business Machines Corporation | Three-level cascode differential current switch |
| US5740201A (en) * | 1993-12-10 | 1998-04-14 | International Business Machines Corporation | Dual differential and binary data transmission arrangement |
| US6088763A (en) * | 1998-03-16 | 2000-07-11 | International Business Machines Corporation | Method and apparatus for translating an effective address to a real address within a cache memory |
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|---|---|---|---|---|
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| JPS5731042A (en) * | 1980-07-31 | 1982-02-19 | Toshiba Corp | Multiplaying and dividing circuits |
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| US4425623A (en) * | 1981-07-14 | 1984-01-10 | Rockwell International Corporation | Lookahead carry circuit apparatus |
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-
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