JPS60181925A - 論理全加算回路 - Google Patents
論理全加算回路Info
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- JPS60181925A JPS60181925A JP60021596A JP2159685A JPS60181925A JP S60181925 A JPS60181925 A JP S60181925A JP 60021596 A JP60021596 A JP 60021596A JP 2159685 A JP2159685 A JP 2159685A JP S60181925 A JPS60181925 A JP S60181925A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は各々が四ビット（ここに寒を２以上の自然数と
する）から成る２つの２進数土および互を加算するため
の論理全加算回路にあって、該回路が前記２進数ジ及び
上の各ビットａ＝、 ｂｔ （ここに０≦ｉ≦ｎ）に対
する反転ＯＲ−ゲート及び反転へＮＤ−ゲートを具えて
おり、これらの各ゲートが前記ピント信号ａ、及びす、
を受信して反転ＯＲ−信号ｉＴｎ及び反転ＡＮＤ−信号
ｉ］１７を形成するようにし、前記全加算回路が前記ビ
ット信号ａ１及びす、並びにこれらのピッＩ・信号に関
連する桁上げ信号Ｃ４及び／又は酸析上げ信号の反転信
号行から和信号Ｓ１を形成ずする和回路も具えており、
さらに前記全加算回路がすべての反転ＯＲ−信号ａｔ＋
ｂｔ及び反転へＮＤ−信号ａｉ・ｂｌ（ここに０≦ｉ≦
ｎ）から有効係数ｆｉ＋ｌを有する桁上げ先取り信号Ｃ
ｎ＋＋を発生させる桁上げ先取り信号回路も具えている
論理全加算回路に関すｋものである。
する）から成る２つの２進数土および互を加算するため
の論理全加算回路にあって、該回路が前記２進数ジ及び
上の各ビットａ＝、 ｂｔ （ここに０≦ｉ≦ｎ）に対
する反転ＯＲ−ゲート及び反転へＮＤ−ゲートを具えて
おり、これらの各ゲートが前記ピント信号ａ、及びす、
を受信して反転ＯＲ−信号ｉＴｎ及び反転ＡＮＤ−信号
ｉ］１７を形成するようにし、前記全加算回路が前記ビ
ット信号ａ１及びす、並びにこれらのピッＩ・信号に関
連する桁上げ信号Ｃ４及び／又は酸析上げ信号の反転信
号行から和信号Ｓ１を形成ずする和回路も具えており、
さらに前記全加算回路がすべての反転ＯＲ−信号ａｔ＋
ｂｔ及び反転へＮＤ−信号ａｉ・ｂｌ（ここに０≦ｉ≦
ｎ）から有効係数ｆｉ＋ｌを有する桁上げ先取り信号Ｃ
ｎ＋＋を発生させる桁上げ先取り信号回路も具えている
論理全加算回路に関すｋものである。
′ 斯種の全加算回路は例えば°’ Ｓｉｇｎｅｔｉｃ
ｓ ｔｙｐｅＳＮ ７４８３”又はＭｏｔｏｒｏｌａ
ｔｙｐｅ ＭＣ１４００８″のような種々の形式の集積
回路形態で市販されている。
ｓ ｔｙｐｅＳＮ ７４８３”又はＭｏｔｏｒｏｌａ
ｔｙｐｅ ＭＣ１４００８″のような種々の形式の集積
回路形態で市販されている。
これらの回路は、昇順有効係数（ａｓｃｅｎｄ ｉｎｇ
ｓｉｇｎｉｆｉｃａｎｃｅ）ビットを種々加えている間
に発生する桁上げ信号から桁上げ先取り（ｃａｒｒｙ
１ｏｏｋ−ａｈｅａｄ）信号を形成する原理を利用して
おり、上記桁上げ先取り信号は、つぎに高い有効係数よ
りも高い有効係数を有しているビットが加算ゲートに供
給されている間は正しい論理値を有する。信号ジ及び互
の昇順有効係数を有するビットを順次ａｏ＋ａｌ＋ａＺ
等及びｂｏ、ｂｌ、ｂｚ等のように表わせば、桁上げ信
号ＣＩは桁上げ先取り原理の採用以前に加算処理ａ０＋
ｂ０によって形成されており、上記桁上げ信号は信号ａ
ｌ及びｂｌの加算ゲートに供給され、ついでこの加算中
に形成される桁上げ信号ｃ２が信号ａｇ及びｂ２の加算
ゲートに供給され、以下同様に桁上げ信号が順次加算ゲ
ートに供給されるため、前段ゲートすべてにおける加算
処理が完全に終了する前までは信号ａｌｌおよびｂ７の
ｎ番図のゲートでの加算処理を開始させることができな
い。いずれかの他の方法に先だって、桁上げ先取り信号
ｃ７を桁上げ先取り原理に従って発生させることにより
実質上計算速度を高めることができる。
ｓｉｇｎｉｆｉｃａｎｃｅ）ビットを種々加えている間
に発生する桁上げ信号から桁上げ先取り（ｃａｒｒｙ
１ｏｏｋ−ａｈｅａｄ）信号を形成する原理を利用して
おり、上記桁上げ先取り信号は、つぎに高い有効係数よ
りも高い有効係数を有しているビットが加算ゲートに供
給されている間は正しい論理値を有する。信号ジ及び互
の昇順有効係数を有するビットを順次ａｏ＋ａｌ＋ａＺ
等及びｂｏ、ｂｌ、ｂｚ等のように表わせば、桁上げ信
号ＣＩは桁上げ先取り原理の採用以前に加算処理ａ０＋
ｂ０によって形成されており、上記桁上げ信号は信号ａ
ｌ及びｂｌの加算ゲートに供給され、ついでこの加算中
に形成される桁上げ信号ｃ２が信号ａｇ及びｂ２の加算
ゲートに供給され、以下同様に桁上げ信号が順次加算ゲ
ートに供給されるため、前段ゲートすべてにおける加算
処理が完全に終了する前までは信号ａｌｌおよびｂ７の
ｎ番図のゲートでの加算処理を開始させることができな
い。いずれかの他の方法に先だって、桁上げ先取り信号
ｃ７を桁上げ先取り原理に従って発生させることにより
実質上計算速度を高めることができる。
これがため従来回路は、信号ａｏ＋ａｌ ’−−−−−
−−’ａ ｎ−１及び１ｌｌｌ＋ ｂｌ ”””’−ｂ
ｎ−１が入力された場合に、出力が桁上げ先取り信号
ｃ７を直接供給するような真理値表を包含している別個
の算術ユニットを利用している。桁上げ先取り信号を発
生させるためには、信号ａｌ＋ｂ１及びａ！・ｂ、を反
転ＯＲ−ゲート及び反転ＡＮＤＮデートによって発生さ
せる。全加算回路は斯かる桁上げ先取り信号回路以外に
、加算すべき２進数の各ピッＩ−に対して和信号発生用
の和回路と、所望な高次の和信号を得るのに必要とされ
る桁上げ信号発生用の桁上げ回路も具えている。
−−’ａ ｎ−１及び１ｌｌｌ＋ ｂｌ ”””’−ｂ
ｎ−１が入力された場合に、出力が桁上げ先取り信号
ｃ７を直接供給するような真理値表を包含している別個
の算術ユニットを利用している。桁上げ先取り信号を発
生させるためには、信号ａｌ＋ｂ１及びａ！・ｂ、を反
転ＯＲ−ゲート及び反転ＡＮＤＮデートによって発生さ
せる。全加算回路は斯かる桁上げ先取り信号回路以外に
、加算すべき２進数の各ピッＩ−に対して和信号発生用
の和回路と、所望な高次の和信号を得るのに必要とされ
る桁上げ信号発生用の桁上げ回路も具えている。
従ってこのためには非常に多数の論理ゲートが必要であ
ることは明らかである。
ることは明らかである。
本発明の目的は論理ゲートの個数及びこれらの各ゲート
を構成する素子（トランジスタ）の数を十分に低域させ
ることができ、また各素子による遅延回数を低域させる
ことにより加算結果を直ちに利用し得るようにした全加
算回路を提供することにある。
を構成する素子（トランジスタ）の数を十分に低域させ
ることができ、また各素子による遅延回数を低域させる
ことにより加算結果を直ちに利用し得るようにした全加
算回路を提供することにある。
これがため、本発明による全加算回路は、前記和回路の
各々が論理ゲートを具え、該論理ゲートがピント信号ａ
ｉ及びす、並びに反転ＡＮＤ−信号ａ、・ｂ。
各々が論理ゲートを具え、該論理ゲートがピント信号ａ
ｉ及びす、並びに反転ＡＮＤ−信号ａ、・ｂ。
を受信して該論理ゲートの第１出力端子に論理信号ａＩ
−ｂｉ・ （ａｔ＋ｂ＋）を形成すると共に該論理ゲー
トの第２出力端子に反転論理信号ａｉ−１ｇ・ （ａｔ
＋ｂｔ）を形成するようにし、かつ前記和回路が電子ス
イッチも具え、これらのスイッチによって前記桁上げ信
号Ｃ４及び／又はその反転信号行の制御下で前記論理ゲ
ートの第１出力端子又は第２出力端子のいずれかを第１
接続点に接続して、該第１接続点に反転和信号ｎを発生
させるようにしたことを特徴とする論理全加算回路。
−ｂｉ・ （ａｔ＋ｂ＋）を形成すると共に該論理ゲー
トの第２出力端子に反転論理信号ａｉ−１ｇ・ （ａｔ
＋ｂｔ）を形成するようにし、かつ前記和回路が電子ス
イッチも具え、これらのスイッチによって前記桁上げ信
号Ｃ４及び／又はその反転信号行の制御下で前記論理ゲ
ートの第１出力端子又は第２出力端子のいずれかを第１
接続点に接続して、該第１接続点に反転和信号ｎを発生
させるようにしたことを特徴とする論理全加算回路。
本発明による全加算回路はＯＲ−ゲート及びＡＮＤ−ゲ
ートを桁上げ先取り信号用に予じめ設ける以外に、加算
すべき２進数の各ビットに対して、僅が１個の他の論理
ゲート（これはＣＭＯＳトランジスタ技法で僅か８個の
トランジスタで構成する必要がある）と、幾つかの電子
スイッチ（この各電子スイッチは既知の如く例えばＣＭ
Ｏ５技法で電界効果トランジスタで構成するか、又はＰ
−及びＮ−チャネルトランジスタを並列接続して構成す
ることができ−る）とを具えるようにすることができる
。従って必要な素子数が十分に低減されるため、加算回
路にて生ずる遅延時間も短くなり好適である。
ートを桁上げ先取り信号用に予じめ設ける以外に、加算
すべき２進数の各ビットに対して、僅が１個の他の論理
ゲート（これはＣＭＯＳトランジスタ技法で僅か８個の
トランジスタで構成する必要がある）と、幾つかの電子
スイッチ（この各電子スイッチは既知の如く例えばＣＭ
Ｏ５技法で電界効果トランジスタで構成するか、又はＰ
−及びＮ−チャネルトランジスタを並列接続して構成す
ることができ−る）とを具えるようにすることができる
。従って必要な素子数が十分に低減されるため、加算回
路にて生ずる遅延時間も短くなり好適である。
以下図面につき本発明を説明する。
第１図はｎビット２進数見及び−シーの複数個のビット
の各々、例えばビットａ（、Ｊを処理するための本発明
による全加算回路に対する１つの回路段ｌＯを示したも
のである。１番目の各ビットを処理するのにも第１図に
示すような回路段ｌＯが必要である。回路段１０は反転
ＯＲ−ゲート１及び反転ＡＮＤＮデート３を具えており
、これらの各ゲートは反転ＯＲ−信号ａ、＋ｂ！及び反
転ＡＮ［ｌ−信号ａｉ＋１ｇをそれぞれ発生する。なお
、断種のゲート回路は一般に既知のものである。回路段
１０は和回路２０も具えており、この和回路は論理ゲー
ト５及び電子スイッチ７．９を具えている。論理ゲート
５は信号ａｉ＋ ｂｉ及びｉτ犯を受信して、この論理
ゲート５の第１出力端子１１及び第２出力端子１３にそ
れぞれつぎのような信号、即ち （ａｔ Ｈｂｔ） ・（ａｔ ＋ｂｔ）及び（ａｔ ・
ｂｔ） −（ａｔ ＋ｂｔ）を発生する。これらの信号
については第２図につき後に詳述する。上記出力端子１
１及び１３はスイッチ７及び９を介して第１接続点１５
に接続する。スイッチ７及び９を桁上げ信号Ｃ８及び／
又はその反転信号行で制御して、上記接続点１５に反転
和信号ｉが形成されるようにする。この信号ｉは接続点
１５に接続したインバータ１７によって和信号ｓｉに変
換されて出力端子１９に転送される。
の各々、例えばビットａ（、Ｊを処理するための本発明
による全加算回路に対する１つの回路段ｌＯを示したも
のである。１番目の各ビットを処理するのにも第１図に
示すような回路段ｌＯが必要である。回路段１０は反転
ＯＲ−ゲート１及び反転ＡＮＤＮデート３を具えており
、これらの各ゲートは反転ＯＲ−信号ａ、＋ｂ！及び反
転ＡＮ［ｌ−信号ａｉ＋１ｇをそれぞれ発生する。なお
、断種のゲート回路は一般に既知のものである。回路段
１０は和回路２０も具えており、この和回路は論理ゲー
ト５及び電子スイッチ７．９を具えている。論理ゲート
５は信号ａｉ＋ ｂｉ及びｉτ犯を受信して、この論理
ゲート５の第１出力端子１１及び第２出力端子１３にそ
れぞれつぎのような信号、即ち （ａｔ Ｈｂｔ） ・（ａｔ ＋ｂｔ）及び（ａｔ ・
ｂｔ） −（ａｔ ＋ｂｔ）を発生する。これらの信号
については第２図につき後に詳述する。上記出力端子１
１及び１３はスイッチ７及び９を介して第１接続点１５
に接続する。スイッチ７及び９を桁上げ信号Ｃ８及び／
又はその反転信号行で制御して、上記接続点１５に反転
和信号ｉが形成されるようにする。この信号ｉは接続点
１５に接続したインバータ１７によって和信号ｓｉに変
換されて出力端子１９に転送される。
次期高次のビットを加算するため加算段におけるスイッ
チを制御するのに仕える桁上げ信号ｃ、４１及びその反
転信号Ｅ耳を得るためには反転ＯＲ−信号ａ！＋ｂ４及
び反転ＡＮＤ−信号ａｉ−ｂ□をスイッチ２１及び２３
を介して第２接続点２５に供給する。この第２接続点２
５には反転桁上げ信号質百が得られ、この信号はインバ
ータ２７を介して桁上げ信号ｃ０１に変換されて出力端
子２９に転送される。
チを制御するのに仕える桁上げ信号ｃ、４１及びその反
転信号Ｅ耳を得るためには反転ＯＲ−信号ａ！＋ｂ４及
び反転ＡＮＤ−信号ａｉ−ｂ□をスイッチ２１及び２３
を介して第２接続点２５に供給する。この第２接続点２
５には反転桁上げ信号質百が得られ、この信号はインバ
ータ２７を介して桁上げ信号ｃ０１に変換されて出力端
子２９に転送される。
スイッチ９及び２１はＮ−チャネル電界効果トランジス
タとし、これらのトランジスタをいずれも桁上げ信号Ｃ
，によって制御する。スイッチ７及び２３の各々はＮ−
チャネル電界効果トランジスタとＰ−チャネル電界効果
トランジスタとを並列接続したものとし、これらの各Ｎ
−チャネルトランジスタをそれぞれ反転桁上げ信号行及
び桁上げ信号ｃ８によって制御卸する。
タとし、これらのトランジスタをいずれも桁上げ信号Ｃ
，によって制御する。スイッチ７及び２３の各々はＮ−
チャネル電界効果トランジスタとＰ−チャネル電界効果
トランジスタとを並列接続したものとし、これらの各Ｎ
−チャネルトランジスタをそれぞれ反転桁上げ信号行及
び桁上げ信号ｃ８によって制御卸する。
第２図は第１図に示したように全加算回路１０に対する
論理ゲート５の一例を示す回路図である。
論理ゲート５の一例を示す回路図である。
この論理ゲート５は相補形電界効果トランジスタで構成
し、これは人力段３０及びインバータ４０を具えている
。インバータ４０は第１図にも示すように論理ケート５
の出力端子に接続する。入力段３０は直列接続した２個
のＰ−チャネルトランジスタ３Ｌ３２を具えており、こ
れらのトランジスタをそれぞれ信号ａ、及びす、によっ
て制御する。上記直列接続のＰ−チャネルトランジスタ
３３を並列に接続し、この第３トランジスタを反転ＡＮ
Ｄ−信号ａｉ・ｂ、によって制御する。入力段ＩＯは並
列接続した２個のＮ−チャネルトランジスタ３４．３５
も具えており、これらのトランジスタを信月ａ８及びｂ
８によってそれぞれ制御する。上記並列接続のＮ−チャ
ネルトランジスタには第３Ｎ−チャネルトランジスタ３
６を直列に接続し、この第３Ｎ−チャネルトランジスタ
３６を反転ＡＮＤ−信号む・ｂ、によって制御する。Ｎ
−及びＰ−チャネルトランジスタ３２．３３ 、３４
、３５の共通接続点は論理ゲート５の第１出力端子を成
す。論理ゲート５は既知のインバータ４０も真木でおり
、このインバータ４０は相補形トランジスタ３７．３８
で構成する。
し、これは人力段３０及びインバータ４０を具えている
。インバータ４０は第１図にも示すように論理ケート５
の出力端子に接続する。入力段３０は直列接続した２個
のＰ−チャネルトランジスタ３Ｌ３２を具えており、こ
れらのトランジスタをそれぞれ信号ａ、及びす、によっ
て制御する。上記直列接続のＰ−チャネルトランジスタ
３３を並列に接続し、この第３トランジスタを反転ＡＮ
Ｄ−信号ａｉ・ｂ、によって制御する。入力段ＩＯは並
列接続した２個のＮ−チャネルトランジスタ３４．３５
も具えており、これらのトランジスタを信月ａ８及びｂ
８によってそれぞれ制御する。上記並列接続のＮ−チャ
ネルトランジスタには第３Ｎ−チャネルトランジスタ３
６を直列に接続し、この第３Ｎ−チャネルトランジスタ
３６を反転ＡＮＤ−信号む・ｂ、によって制御する。Ｎ
−及びＰ−チャネルトランジスタ３２．３３ 、３４
、３５の共通接続点は論理ゲート５の第１出力端子を成
す。論理ゲート５は既知のインバータ４０も真木でおり
、このインバータ４０は相補形トランジスタ３７．３８
で構成する。
インバータ４０の入力端子は前記第１出力端子に接続し
、インバータ４０の出力端子は論理ゲート５の第２出力
端子１３とする。論理ゲート５の第１及び第２出力端子
にはそれぞれつぎのような信号が発生する。即ち、 （ａｔ ・ｂｉ） ’ （ａｉ ＋ｂｔ）及び（ａ、・
ｂｔ） ・（ａｔ ＋ｂｔ＞第３図は本発明による全加
算回路用の桁上げ先取り信号回路５０の一例を示す回路
図である。ｎ−ビット全加算回路における桁上げ先取り
信号回路５０は、反転ＯＲ−及び反転ＡＮＤ−信号ａｉ
＋ｂｔ及びａｉ Ｈｂｉを受信し、これらの信号から桁
上げ先取り信号Ｃｎ＋＋を取出すことができる。これは
つぎのようなことが成立するからである。即ち、 己−＝ａｏ ４詰＋ＣＯ・Ｔｉ。＋ｂｏ） ＝ａ０＋ｂ
ｏ ＋ Ｇｏ Ｈ６０＋ ｂｅ）Ｃｚ＝ａｌ ＋ｂ＋
＋ Ｃ＋ ’ （ａｔ ＋ｂ７７Ｃ＋ ＝ａｚ ＋ ｂ
ｘ ＋ Ｃ２Ｈ（ａｘ ＋ ｂ；７等前述した所から明
らかなように、本発明による全加算回路用の桁上げ先取
り信号回路５０は、絶縁ゲート電極を具えている相補形
電界効果トランジスタで構成するのが好適である。
、インバータ４０の出力端子は論理ゲート５の第２出力
端子１３とする。論理ゲート５の第１及び第２出力端子
にはそれぞれつぎのような信号が発生する。即ち、 （ａｔ ・ｂｉ） ’ （ａｉ ＋ｂｔ）及び（ａ、・
ｂｔ） ・（ａｔ ＋ｂｔ＞第３図は本発明による全加
算回路用の桁上げ先取り信号回路５０の一例を示す回路
図である。ｎ−ビット全加算回路における桁上げ先取り
信号回路５０は、反転ＯＲ−及び反転ＡＮＤ−信号ａｉ
＋ｂｔ及びａｉ Ｈｂｉを受信し、これらの信号から桁
上げ先取り信号Ｃｎ＋＋を取出すことができる。これは
つぎのようなことが成立するからである。即ち、 己−＝ａｏ ４詰＋ＣＯ・Ｔｉ。＋ｂｏ） ＝ａ０＋ｂ
ｏ ＋ Ｇｏ Ｈ６０＋ ｂｅ）Ｃｚ＝ａｌ ＋ｂ＋
＋ Ｃ＋ ’ （ａｔ ＋ｂ７７Ｃ＋ ＝ａｚ ＋ ｂ
ｘ ＋ Ｃ２Ｈ（ａｘ ＋ ｂ；７等前述した所から明
らかなように、本発明による全加算回路用の桁上げ先取
り信号回路５０は、絶縁ゲート電極を具えている相補形
電界効果トランジスタで構成するのが好適である。
４ビット桁上げ先取り信号回路に対してはつぎのように
するのが好適である。即ち、第１図に示した回路のゲー
ト１及び３の出力端子に予じめ信号ａ（＋ｂ４及びａ、
・ｂ、（０≦ｉ≦３）を発生させる。
するのが好適である。即ち、第１図に示した回路のゲー
ト１及び３の出力端子に予じめ信号ａ（＋ｂ４及びａ、
・ｂ、（０≦ｉ≦３）を発生させる。
実際上、上記論理式は入力ピント信号ａｉ＋ ｂｔの積
ａ、・ｂ、を昇順有効係数に応じて直接接続のＮ−チャ
ネルトランジスタ５２〜５５の入力端子にそれぞれ供給
することにより簡単に実現することができ、これらピン
トの和信号ａ４＋ｂｌは昇順有効係数に応じてＮ−チャ
ネルトランジスタ５６〜５９に供給する。
ａ、・ｂ、を昇順有効係数に応じて直接接続のＮ−チャ
ネルトランジスタ５２〜５５の入力端子にそれぞれ供給
することにより簡単に実現することができ、これらピン
トの和信号ａ４＋ｂｌは昇順有効係数に応じてＮ−チャ
ネルトランジスタ５６〜５９に供給する。
なお、Ｎ−チャネルトランジスタ５６〜５９の各々は上
記直列接続のＮ−チャネルトランジスタ５２〜５５の直
列段に順次その数を増やして並列に接続する。トランジ
スタ５１には反転桁上げ信号Ｃｏ （ｃａｒｒｙ−ｉｎ
）を供給する。この際トランジスタ５１とＰ−チャネル
電界効果トランジスタ６０との接続点に桁上げ先取り信
号Ｃ９が発生し、この信号は既知のインバータ７０（こ
れはＰ−及びＮ−チャネル電界効果トランジスタで構成
する）を介して反転桁上げ先取り信号ｄに変換される。
記直列接続のＮ−チャネルトランジスタ５２〜５５の直
列段に順次その数を増やして並列に接続する。トランジ
スタ５１には反転桁上げ信号Ｃｏ （ｃａｒｒｙ−ｉｎ
）を供給する。この際トランジスタ５１とＰ−チャネル
電界効果トランジスタ６０との接続点に桁上げ先取り信
号Ｃ９が発生し、この信号は既知のインバータ７０（こ
れはＰ−及びＮ−チャネル電界効果トランジスタで構成
する）を介して反転桁上げ先取り信号ｄに変換される。
この信号ｃ４は次の縦続接続した全加算器に入力信号と
して供給することができる。
して供給することができる。
第１図は本発明による論理全加算回路の一例を示す回路
図、 第２図は本発明による全加算回路用の論理ゲートの一例
を示す回路図、 第３図は本発明による全加算回路用の桁上げ先取り信号
回路の一例を示す回路図である。 ｌ・・・反転ＯＲ−ゲート ３・・・反転ＡＮＤＮデー
ト５・・・論理ゲート７．９・・・電子スイッチ（電界
効果トランジスタ） １０・・・全加算回路の１つの加算段 １３・・・論理ゲートの第２出力端子 １５・・・第１接続点 １７・・・インバータ１９・・
・出力端子 ２０・・・和回路２１、２３・・・電子ス
イッチ（電界効果トランジスタ）２５・・・第２接続点
２７・・・インバータ２９・・・出力端子 ３０・・
・論理ゲート入力段３１〜３３．３７・・・Ｐ−チャネ
ルトランジスタ３４〜３６．３８・・・Ｎ−チャネルト
ランジスタ４０・・・インバータ ５０・・・桁上げ先
取り信号回路５１〜５９・・・Ｎ−チャネルトランジス
タ６０・・・Ｐ−チャネルＩ・ランジスタフ０・・・イ
ンバータ ｌａ１ ０Ｉ ′″’ ＦＩＧ２ − 第１頁の続き ■発明者 フランシスカス・ペー テル・ヨハネス・マシ エイス・ウェルテン ｏ発 明 者 フランシスカス・ヨハ ネス・アントニウス・ ファン・ウェイタ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１
図、 第２図は本発明による全加算回路用の論理ゲートの一例
を示す回路図、 第３図は本発明による全加算回路用の桁上げ先取り信号
回路の一例を示す回路図である。 ｌ・・・反転ＯＲ−ゲート ３・・・反転ＡＮＤＮデー
ト５・・・論理ゲート７．９・・・電子スイッチ（電界
効果トランジスタ） １０・・・全加算回路の１つの加算段 １３・・・論理ゲートの第２出力端子 １５・・・第１接続点 １７・・・インバータ１９・・
・出力端子 ２０・・・和回路２１、２３・・・電子ス
イッチ（電界効果トランジスタ）２５・・・第２接続点
２７・・・インバータ２９・・・出力端子 ３０・・
・論理ゲート入力段３１〜３３．３７・・・Ｐ−チャネ
ルトランジスタ３４〜３６．３８・・・Ｎ−チャネルト
ランジスタ４０・・・インバータ ５０・・・桁上げ先
取り信号回路５１〜５９・・・Ｎ−チャネルトランジス
タ６０・・・Ｐ−チャネルＩ・ランジスタフ０・・・イ
ンバータ ｌａ１ ０Ｉ ′″’ ＦＩＧ２ − 第１頁の続き ■発明者 フランシスカス・ペー テル・ヨハネス・マシ エイス・ウェルテン ｏ発 明 者 フランシスカス・ヨハ ネス・アントニウス・ ファン・ウェイタ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１ オランダ国５６２１ ベーアー アインドーフエン フ
ルーネヴアウツウエツハ１
Claims (1)
- 【特許請求の範囲】 ■、 各々が寒ビット （ここに四を２以上の自然数と
する）から成る２つの２進数見および互を加算するため
の論理全加算回路であって、該回路が前記２進数！及び
互の各ビン）ａｔ＋ｂ、 （ここに０≦ｉ≦ｎ）に対す
る反転ＯＲ−ゲー１〜及び反転ＡＮＤＮデートを具え−
ζおり、これらの各ゲートが前記ビット信号ａｉ及びｂ
ｌを受信して反転ＯＲ−信号ａ（＋ｂ、及び反転ＡＮＤ
−信号ａ、・ｂｉを形成するようにし、前記全加算回路
が前記ビット信号ａｉ及びｂｉ並びにこれらのビット信
号に関連する桁上げ信号ｃ８及び／又は酸析上げ信号の
反転信号石−から相体’４’ Ｓ ｉを形成する和回路
も具えており、さらに前記全加算回路がすべての反転Ｏ
Ｒ−信号ａ４＋ｂｉ及び反転ＡＮＤ−信号ａ□・ｂｔ
（ここに０≦ｌ≦ｎ）から有効係数ｎ＋１．を有する桁
上げ先取り信号Ｃ７，、を発生させる桁上げ先取り信号
回路も具えている論理全加算回路において、前記和回路
の各々が論理ゲートを具え、該論理ゲートがビット信号
ａ！及びｂｌ並びに反転へＮＤ−信号ａ、・ｂｌを受信
して該論理ゲートの第１出力端子に論理信号ａ！・ｂｉ
（ａｉ＋ｂｔ）を形成すると共に該論理ゲートの第２
出力端子に反転論理信号ａｌ・ｂ４ （ａｔ＋ｂｔ）を
形成するようにし、かつ前記和回路が電子スイッチも具
え、これらのスイッチによって前記桁上げ信号Ｃ８及び
／又はその反転信号筒の制御下で前記論理ケートの第１
出力端子又は第２出力端子のいずれかを第１接続点に接
続して、該第１接続点に反転和信号ｉを発生させるよう
にしたことを特徴とする論理全加算回路。 ２、 前記全加算回路が前記反転ＯＲ−信号ａＨ＋６４
及び前記反転ＡＮＤ−信号ａ、・ｂ、並びに桁上げ信号
Ｃ４及び／又は酸析上げ信号の反転信号筒から反転桁上
げ信号Ｗ発生させるための桁上げ信号回路を具え、酸析
上げ信号回路が電子スイッチを具え、これらのスイッチ
によよって前記桁上げ信号ｃ１及び／又はその反転信号
行の制御下で前記反転ＯＲ〜ゲートの出力端子又は前記
ＡＮＤＮデートの出力端子のいずれがを第２接続点に接
続して、該第２接続点に反転桁上げ信号面を発生させる
ようにしたことを特徴とする特許請求の範囲第１項に記
載の論理全加算回路。 ３、前記全加算回路を相補形の絶縁ゲート電界効果トラ
ンジスタで構成するようにした特許請求の範囲第２項に
記載の論理全加算回路において、前記電子スイッチのす
べてを４個のＮ−チャネル電界効果トランジスタで構成
し、これらのトランジスタの内の第１及び第２トランジ
スタによって前記論理ゲートの前記第２及び第１出力端
子をそれぞれ前記第１接続点に接続し、前記電界効果ト
ランジスタの内の第３及び第４トランジスタによって前
記反転ＯＲ−ゲートの出力端子及び前記反転ＡＮＤＮデ
ートの出力端子をそれぞれ前記第２接続点に接続し、前
記第１及び第３トランジスタを桁上げ信号ｃｉで制御す
ると共に、前記第２及び第４トランジスタを反転桁上げ
信号ｎで制御するようにしたことを特徴とする論理全加
算回路。 ４、 前記第２及び第４トランジスタにそれぞれ並列に
前記桁上げ信号ｃｉによって制御されるＰ−チャネル電
界効果トランジスタを接続したことを特徴とする特許請
求の範囲第３項に記載の論理全加算回路。 ５．２個直列に接続したインバータを前記第２接続点に
接続して、これらのインバータの出力端子に有効係数が
それぞれｉ＋１の桁上げ信号Ｃ８゜１を発生させるよう
にしたことを特徴とする特許請求の範囲第３項に記載の
論理全加算回路。 ６、前記論理ゲートが：各ゲート電極にてビット信号ａ
１及びす、をそれぞれ受信する２個直列に接続したＰ−
チャネルトランジスタと；これら２個のＰ−チャネルト
ランジスタに並列に接続され、ゲート電極が前記反転へ
Ｎ［］−信号ね・ｂ。 を受信する他のＰ−チャネルトランジスタと；前記並列
接続のＰ−チャネルトランジスタに直列に接続され、各
ゲート電極が前記ビット信号ａ、及びｂ□をそれぞれ受
信する２個並列に接続したＮ−チャネルトランジスタと
；これら２個並列に接続したトランジスタに直列に接続
さされ、ゲート電極が前記反転＾Ｎｉ１−信号ａ、・ｂ
。 を受信する他のＮ−チャネルトランジスタと；Ｐ−チャ
ネルトランジスタ及びＮ−チャネルトランジスタから成
るインパ゛−タ；とを具えており、前記インバータを構
成するＰ−及びＮ−チャネルトランジスタのゲート電極
を、前記論理ゲートの第１出力端子を形成するＰ−及び
Ｎ−チャネルトランジスタの接続点に接続し、前記イン
バータの出力端子が前記論理ゲートの第２出力端子を形
成するようにしたことを特徴とする特許請求の範囲第３
．４及び５項のいずれかに記載の論理全加算回路。 ７、 前記桁上げ先取り信号回路がトランジスタの第１
直列回路を具えており、これらのトランジスタのゲート
電極が昇順有効係数を有するＡＮ［＋−信号ａ！・ｂ！
を受信し、ゲート電極が最低有効係数０のＡＮＤ−信号
ａ０・ｂｏを受信するトランジスタを、ゲート信号が有
効係数００桁上げ信号Ｃｏを受信する桁上げ信号用トラ
ンジスタに直列に接続し、酸析上げ信号用トランジスタ
と前記第１直列回路からのｍ個の他のトランジスタとの
直列接続の各段にそれぞれ１個づつトランジスタを並列
に接続し、前記ｍの値を１からｎまでの任意の値とし、
前記１個づつのトランジスタの各ゲート電極が０ｆｆ−
信号ａｍ−１＋ ｂＭ、、を受信するようにしたことを
特徴とする特許請求の範囲第１〜６項のいずれかに記載
の論理全加算回路。 ８、前記桁上げ先取り信号回路にて直列及び並列に接続
されるトランジスタをＮ−チャネル電界効果トランジス
タとし、これらの電界効果トランジスタを２つの電源端
子間に接続する単一のＰ−チャネル電界効果トランジス
タに直列に接続するようにしたことを特徴とする特許請
求の範囲第７項に記載の論理全加算回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8400408A NL8400408A (nl) | 1984-02-09 | 1984-02-09 | Logische optelschakeling. |
| NL8400408 | 1984-02-09 |
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| Publication Number | Publication Date |
|---|---|
| JPS60181925A true JPS60181925A (ja) | 1985-09-17 |
| JPH0438009B2 JPH0438009B2 (ja) | 1992-06-23 |
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