JPS58211252A - 全加算器 - Google Patents
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- JPS58211252A JPS58211252A JP57095395A JP9539582A JPS58211252A JP S58211252 A JPS58211252 A JP S58211252A JP 57095395 A JP57095395 A JP 57095395A JP 9539582 A JP9539582 A JP 9539582A JP S58211252 A JPS58211252 A JP S58211252A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はたとえば演舞−回路で使用感れる３人力の全
加算器に関する。
加算器に関する。
第１図は相補型ＭＯ８ＦＥＴを用いて構成した、従来の
全加算器の回路構成図である。この回路は大別して２つ
のブロックで構成されている。
全加算器の回路構成図である。この回路は大別して２つ
のブロックで構成されている。
一方のプロ、りはＰチャネルＭＯ３ＦＥＴ （以下Ｐ−
ＭＯ８と略称する）Ｐ１〜Ｐ８およびＮチャネルＭＯ８
ＦＥＴ （以下Ｎ−ＭＯ８と略称する）Ｎｌ−Ｎ８から
なシ、３つの入力信号ＤＡ 、 ＤＢ 、 ＤＣから和
信号Ｓｏを得るためのもので、他方のブロックはＰ−Ｍ
ＯＳ Ｐ ９〜Ｐ１４およびＮ−ＭＯＳ Ｎ ９〜Ｎ１
４からなシ、３つの入力信号ＤＡ 、 ＤＢ 、 ＤＣ
から桁上げ信号Ｃｏを得ている。すなわち、上記３つの
入力信号ＤＡ 、 ＤＢ 、 ＤＣに対して和信号Ｓｏ
および桁上げ信号Ｃｏは次のような論理式で示される。
ＭＯ８と略称する）Ｐ１〜Ｐ８およびＮチャネルＭＯ８
ＦＥＴ （以下Ｎ−ＭＯ８と略称する）Ｎｌ−Ｎ８から
なシ、３つの入力信号ＤＡ 、 ＤＢ 、 ＤＣから和
信号Ｓｏを得るためのもので、他方のブロックはＰ−Ｍ
ＯＳ Ｐ ９〜Ｐ１４およびＮ−ＭＯＳ Ｎ ９〜Ｎ１
４からなシ、３つの入力信号ＤＡ 、 ＤＢ 、 ＤＣ
から桁上げ信号Ｃｏを得ている。すなわち、上記３つの
入力信号ＤＡ 、 ＤＢ 、 ＤＣに対して和信号Ｓｏ
および桁上げ信号Ｃｏは次のような論理式で示される。
Ｓｏ ＝ ＤＡ ｅＢ ＤＢ ｅＢ ＤＯｃｏ＝ＤＡ−
ＤＢ＋ＤＢ−ＤＣ＋ＤＣ中ＤＡただし、Φは排他的論理
和、・は論理私、十は論理和を表わす。
ＤＢ＋ＤＢ−ＤＣ＋ＤＣ中ＤＡただし、Φは排他的論理
和、・は論理私、十は論理和を表わす。
上記のような相補型ＭＯ８ＦＥＴを用いた全加算器は回
路構成が複雑で、ＦＥＴの総数が２８個と多くなってし
まい、高集積化が困難となる欠点がある。しかも３つの
各入力信号それぞれは多数のＦＥＴに供給されるため、
入力信号が駆動すべき負荷が重くなってしまい、高速動
作が困難となる欠点もある。
路構成が複雑で、ＦＥＴの総数が２８個と多くなってし
まい、高集積化が困難となる欠点がある。しかも３つの
各入力信号それぞれは多数のＦＥＴに供給されるため、
入力信号が駆動すべき負荷が重くなってしまい、高速動
作が困難となる欠点もある。
この発明は上記のような事情を考慮してなされたもので
、−七の目的は、相補型ＭＯ８ＦＥＴを用いて回路構成
するに好適で、しかも素子数の低減を図って高集積化を
Ｔ＝ｆ能とすると共に入力信号に対する負荷を低減せし
めて高速動作を用油とした全加算器を提供することにあ
る。
、−七の目的は、相補型ＭＯ８ＦＥＴを用いて回路構成
するに好適で、しかも素子数の低減を図って高集積化を
Ｔ＝ｆ能とすると共に入力信号に対する負荷を低減せし
めて高速動作を用油とした全加算器を提供することにあ
る。
上記目的を達成するためにこの発明にあっては、第１お
よび第２の排他論理和回路によって第１ないし第３の入
力信号に対する和信号を求め、第１または第２の人力４
８号のいずれか一方と第３の人力信号とを第１の排他論
理和回路の出力信号に応じて選択回路で選択してこれを
桁上げ信号とするようにしている。
よび第２の排他論理和回路によって第１ないし第３の入
力信号に対する和信号を求め、第１または第２の人力４
８号のいずれか一方と第３の人力信号とを第１の排他論
理和回路の出力信号に応じて選択回路で選択してこれを
桁上げ信号とするようにしている。
第２図はこの発明に係る全加算器のブロック構成図であ
る。図において１〜３は入力信号ＤＡ 、 ＤＢ 、
ＤＣそれぞれが与えられる入力信号線である。上記２つ
の入力信号線１，２に与えられる入力信号ＤＡ 、 Ｄ
Ｂは、２人力の排他論理和回路４の入力端子にそれぞれ
与えられる。上記排他論理和回路４の出力信号線５に与
えられる入力信号ＤＡとＤＢの排他論理和信号Ｅおよび
上記入力信号線３に与えられる入力信号ＤＣは、もう１
つの２人力の排他論理和回路６の入力端子にそれぞれ与
えられる。また上°記排他論理和回路６の出力信号線７
から上記３つの人力信号ＤＡ、ＤＢ、ＤＣに対する和イ
＾号Ｓｏが出力される。
る。図において１〜３は入力信号ＤＡ 、 ＤＢ 、
ＤＣそれぞれが与えられる入力信号線である。上記２つ
の入力信号線１，２に与えられる入力信号ＤＡ 、 Ｄ
Ｂは、２人力の排他論理和回路４の入力端子にそれぞれ
与えられる。上記排他論理和回路４の出力信号線５に与
えられる入力信号ＤＡとＤＢの排他論理和信号Ｅおよび
上記入力信号線３に与えられる入力信号ＤＣは、もう１
つの２人力の排他論理和回路６の入力端子にそれぞれ与
えられる。また上°記排他論理和回路６の出力信号線７
から上記３つの人力信号ＤＡ、ＤＢ、ＤＣに対する和イ
＾号Ｓｏが出力される。
また上記入力信号線２に与えられる人力１１号ＤＢおよ
び入力信号＃ｊ！３に与えられる入力信号ＤＣは共に選
択回路８の２つの入力端子に与えられる。上記出力信号
線５に与えられる排他論理和信号Ｅは上記選択回路８の
制御端子に与えられる。選択回路８はその制御端子に与
えられる制御信号のレベルがルベルの時には入力信号線
３の信号を選択し、またＯレベルの時には入力信号線２
の信号を選択し、この選択信号を出力信号線９から桁上
げ係号Ｃｏとして出力する。
び入力信号＃ｊ！３に与えられる入力信号ＤＣは共に選
択回路８の２つの入力端子に与えられる。上記出力信号
線５に与えられる排他論理和信号Ｅは上記選択回路８の
制御端子に与えられる。選択回路８はその制御端子に与
えられる制御信号のレベルがルベルの時には入力信号線
３の信号を選択し、またＯレベルの時には入力信号線２
の信号を選択し、この選択信号を出力信号線９から桁上
げ係号Ｃｏとして出力する。
上記構成において、一方の排他論理和回路４では２つの
入力信号ＤＡ 、 ＤＢのレベルが互いに異なる時にそ
の論理が成立し、このときその出力信号線５にはルベル
の排他論理和出力Ｅが得られる。同様に他方の排他論理
和回路６では２つの人力信号ＤＣ，Ｅのレベルが互いに
異なる時にその論理が成立し、このときその出力１８号
線７にはルベルの和信号Ｓｏが得られる。したがって、
排他論理和回路６の出力信号線７には、３つの人力信号
ＤＡ 、 ＤＢ 、 ＤＣのいずれかｌ−″）あるいは
３つ全部がルベルとなっているときにルベルの和信号Ｓ
ｏが得られる。
入力信号ＤＡ 、 ＤＢのレベルが互いに異なる時にそ
の論理が成立し、このときその出力信号線５にはルベル
の排他論理和出力Ｅが得られる。同様に他方の排他論理
和回路６では２つの人力信号ＤＣ，Ｅのレベルが互いに
異なる時にその論理が成立し、このときその出力１８号
線７にはルベルの和信号Ｓｏが得られる。したがって、
排他論理和回路６の出力信号線７には、３つの人力信号
ＤＡ 、 ＤＢ 、 ＤＣのいずれかｌ−″）あるいは
３つ全部がルベルとなっているときにルベルの和信号Ｓ
ｏが得られる。
−力、桁上げ信号ＣＯは３つの入力信号ＤＡ 。
ＤＢ 、 ＤＣのうちいずれか２つ以上がルベルとなっ
ているときにルベルとなるものである。
ているときにルベルとなるものである。
すなわち、桁上げ信号ＣＯがルベルとなる時の入力条件
は次の４通シである。
は次の４通シである。
■ ＤＡ＝ルベル、 ＤＢ＝ルベル、 ＤＣ＝Ｏレベル
■ ＤＡ＝ルベル、 ＤＢ二〇レベル、 ＤＣ＝ル
ベル■ ＤＡ＝０レベル、 ＤＢ＝ルベル、 ＤＣ＝
ルベル■ ＤＡ＝ルベル、 ＤＢ＝ルベル、 ＤＣ＝
ルベル上記２つの入力条件■および■の場合、排他論理
和回路４の出力信号線５の信号Ｅのレベルはルベルとな
る。この時、選択回路８は入力信号線３の信号すなわち
ＤＣを選択するため、桁上げ信号Ｃｏはルベルとなり、
桁上げ有りとみなされる。
■ ＤＡ＝ルベル、 ＤＢ二〇レベル、 ＤＣ＝ル
ベル■ ＤＡ＝０レベル、 ＤＢ＝ルベル、 ＤＣ＝
ルベル■ ＤＡ＝ルベル、 ＤＢ＝ルベル、 ＤＣ＝
ルベル上記２つの入力条件■および■の場合、排他論理
和回路４の出力信号線５の信号Ｅのレベルはルベルとな
る。この時、選択回路８は入力信号線３の信号すなわち
ＤＣを選択するため、桁上げ信号Ｃｏはルベルとなり、
桁上げ有りとみなされる。
また、上記２つの入力条件■および■の場合、排他論理
和回路４の出力信号線５の信号ＥのレベルはＯレベルと
なる。この時、選択回路８は入力信号線２の信号すなわ
ちＤＢを選燃するため、桁上げ信号Ｃｏはルベルとなり
、この場合にも桁上げ有シとみなされる。
和回路４の出力信号線５の信号ＥのレベルはＯレベルと
なる。この時、選択回路８は入力信号線２の信号すなわ
ちＤＢを選燃するため、桁上げ信号Ｃｏはルベルとなり
、この場合にも桁上げ有シとみなされる。
第３図は上記回路における３つの入力信号ＤＡ 。
ＤＢ 、 ＤＣに対する信号Ｅおよび和信号ＳＯと桁上
げ信号Ｃｏの関係をまとめて示した図である。
げ信号Ｃｏの関係をまとめて示した図である。
第４図は上記第２図に示す全加算器を、実際に相補型Ｍ
Ｏ８ＦＥＴを用いて構成した場合の一実施例回路図であ
る。図示するように、一方の排他論理和回路４はＰ−Ｍ
ＯＳ Ｐ ２１− Ｐ ２３およびＮ−ＭＯＳ Ｎ ２
１〜Ｎ２３によって構成され、他方の排他論理和回路６
はｐ−Ｍｏ５ Ｐ ２４〜Ｐ２６およびＮ−ＭＯＳ Ｎ
２４〜Ｎ２６によって構成烙れ、さらに選択回路８は
Ｐ−ＭＯＳ Ｐ ２７とＮ−ＭＯＳ Ｎ ２７によって
構成されている。なお、この第４図の場合、選択回路８
の出力信号線９にはＰ−ＭＯ８Ｐ２８とＮ−ＭＯＳ Ｎ
２８からなるバッファ用のＣ−ＭＯＳインバータ旦が
設けられており、桁上げ信号は反転されたＣｏの形でこ
のイン／Ｓ−夕１０の出力信号線１１から得られる↓う
になっている。
Ｏ８ＦＥＴを用いて構成した場合の一実施例回路図であ
る。図示するように、一方の排他論理和回路４はＰ−Ｍ
ＯＳ Ｐ ２１− Ｐ ２３およびＮ−ＭＯＳ Ｎ ２
１〜Ｎ２３によって構成され、他方の排他論理和回路６
はｐ−Ｍｏ５ Ｐ ２４〜Ｐ２６およびＮ−ＭＯＳ Ｎ
２４〜Ｎ２６によって構成烙れ、さらに選択回路８は
Ｐ−ＭＯＳ Ｐ ２７とＮ−ＭＯＳ Ｎ ２７によって
構成されている。なお、この第４図の場合、選択回路８
の出力信号線９にはＰ−ＭＯ８Ｐ２８とＮ−ＭＯＳ Ｎ
２８からなるバッファ用のＣ−ＭＯＳインバータ旦が
設けられており、桁上げ信号は反転されたＣｏの形でこ
のイン／Ｓ−夕１０の出力信号線１１から得られる↓う
になっている。
上記一方の排他論理和回路４は次のように結線されてい
る。まず２個のＮ−ＭＯＳ Ｎ ２１．Ｎ２２が直列接
続式れ、一方のＮ−ＭＯＳ Ｎ ２１の開放端すなわち
ドレインまたはソース電極および他方のＮ−ＭＯＳ Ｎ
２２のケ゛−ト電極が共に前記入力信号線Ｊに、他方
のＮ−ＭＯＳ Ｎ ２２の開放端すなわちドレインまた
はソース電極および一方のＮ−ＭＯＳ Ｎ ２１のｒ−
）電極が共に前記入力信号線２にそれぞれ接続される。
る。まず２個のＮ−ＭＯＳ Ｎ ２１．Ｎ２２が直列接
続式れ、一方のＮ−ＭＯＳ Ｎ ２１の開放端すなわち
ドレインまたはソース電極および他方のＮ−ＭＯＳ Ｎ
２２のケ゛−ト電極が共に前記入力信号線Ｊに、他方
のＮ−ＭＯＳ Ｎ ２２の開放端すなわちドレインまた
はソース電極および一方のＮ−ＭＯＳ Ｎ ２１のｒ−
）電極が共に前記入力信号線２にそれぞれ接続される。
正極性の電源電圧Ｖ、、（ルベルに対応）印加点と上記
側Ｎ−ＭＯ８Ｎ２１．Ｎ２２の直列接続点Ｘとの間には
２個のＰ−ＭＯＳ Ｐ ２２ 、 Ｐ ２１が直列接続
され、一方のＰ−ＭＯＳ Ｐ ２２のダート電極は前記
入力信号線２に、また他方のＰ−ＭＯＳ Ｐ ２１のダ
ート電極は前記入力信号線１にそれぞれ接続される。ま
たＰ−ＭＯＳ Ｐ ２３とＮ−ＭＯＳ Ｎ ２３とが上
記電源電圧ｖＤＤ印加点とアース（０レベルに対応）点
との間に直列接続式れてＣ−ＭＯＳインバータ１２を構
成し、このＰ−ＭＯＳ Ｐ ２３とＮ−ＭＯＳ Ｎ ２
３のダート電極は上記直列接続点Ｘに共に接続される。
側Ｎ−ＭＯ８Ｎ２１．Ｎ２２の直列接続点Ｘとの間には
２個のＰ−ＭＯＳ Ｐ ２２ 、 Ｐ ２１が直列接続
され、一方のＰ−ＭＯＳ Ｐ ２２のダート電極は前記
入力信号線２に、また他方のＰ−ＭＯＳ Ｐ ２１のダ
ート電極は前記入力信号線１にそれぞれ接続される。ま
たＰ−ＭＯＳ Ｐ ２３とＮ−ＭＯＳ Ｎ ２３とが上
記電源電圧ｖＤＤ印加点とアース（０レベルに対応）点
との間に直列接続式れてＣ−ＭＯＳインバータ１２を構
成し、このＰ−ＭＯＳ Ｐ ２３とＮ−ＭＯＳ Ｎ ２
３のダート電極は上記直列接続点Ｘに共に接続される。
上記他方の排他論理和回路６は次のように結線されてい
る。まず２個のＮ−ＭＯＳ Ｎ ２４ 、 Ｎ ２５が
直列接続され、一方のＮ−ＭＯＳ Ｎ ２４の開放端す
なわちドレインまたはソース電極および他方のＮ−ＭＯ
Ｓ Ｎ ２５のグー９電極力、共に前記入力信号線３に
、他方のＮ−ＭＯＳ Ｎ ２５の開放端すなわちドレイ
ンまたはソース電極および一方のＮ−ＭＯＳ Ｎ ２４
のｆ−）電極が共に前記出力信号線５にそれぞれ接続さ
れる。ｖＤＤ印加点と上記側Ｎ−ＭＯ８Ｎ ２４ 、
Ｎ ２５の直列接続点Ｙとの間には２個のＰ−ＭＯＳ
Ｐ ２５ 、 Ｐ ２４が直列接続され、一方のＰ−Ｍ
ＯＳ Ｐ ２４のｒ−ト電極は前記入力信号線３に、寸
だ他方のＰ−ＭＯＳ Ｐ ２５のケ°−ト電極は前記出
力信号線５にそれぞれ接続をれる。
る。まず２個のＮ−ＭＯＳ Ｎ ２４ 、 Ｎ ２５が
直列接続され、一方のＮ−ＭＯＳ Ｎ ２４の開放端す
なわちドレインまたはソース電極および他方のＮ−ＭＯ
Ｓ Ｎ ２５のグー９電極力、共に前記入力信号線３に
、他方のＮ−ＭＯＳ Ｎ ２５の開放端すなわちドレイ
ンまたはソース電極および一方のＮ−ＭＯＳ Ｎ ２４
のｆ−）電極が共に前記出力信号線５にそれぞれ接続さ
れる。ｖＤＤ印加点と上記側Ｎ−ＭＯ８Ｎ ２４ 、
Ｎ ２５の直列接続点Ｙとの間には２個のＰ−ＭＯＳ
Ｐ ２５ 、 Ｐ ２４が直列接続され、一方のＰ−Ｍ
ＯＳ Ｐ ２４のｒ−ト電極は前記入力信号線３に、寸
だ他方のＰ−ＭＯＳ Ｐ ２５のケ°−ト電極は前記出
力信号線５にそれぞれ接続をれる。
またＰ−ＭＯＳ Ｐ ２６とＮ−ＭＯＳ Ｎ ２６とカ
ｖＤＤ印加点とアース点との間に直列接続式れてＣ−Ｍ
ＯＳインバータ１３を構成し、このＰ−ＭＯＳ Ｐ ２
６とＮ−ＭＯＳ Ｎ ２６のケ°−ト電極は上記直列接
続点Ｙに共に接続される。
ｖＤＤ印加点とアース点との間に直列接続式れてＣ−Ｍ
ＯＳインバータ１３を構成し、このＰ−ＭＯＳ Ｐ ２
６とＮ−ＭＯＳ Ｎ ２６のケ°−ト電極は上記直列接
続点Ｙに共に接続される。
上記選択回路８は次のように糺線芒れている。
Ｐ−ＭＯＳ Ｐ ２７とＮ−ＭＯＳ Ｎ ２７とが直列
接続され、Ｐ−ＭＯＳ Ｐ ２７の開放端すなわちドレ
インまたはソース電極は前記入力信号線２に、Ｎ−ＭＯ
Ｓ Ｎ ２７の開放端すなわちドレインまたはソース電
極は前記入力信号線３にそれぞれ接続され、きらにＰ−
ＭＯＳ Ｐ ２７およびＮ−ＭＯＳ Ｎ ２７ （ｌＤ
ｆ −）電極は前記出力信号線５に共に接続されている
。
接続され、Ｐ−ＭＯＳ Ｐ ２７の開放端すなわちドレ
インまたはソース電極は前記入力信号線２に、Ｎ−ＭＯ
Ｓ Ｎ ２７の開放端すなわちドレインまたはソース電
極は前記入力信号線３にそれぞれ接続され、きらにＰ−
ＭＯＳ Ｐ ２７およびＮ−ＭＯＳ Ｎ ２７ （ｌＤ
ｆ −）電極は前記出力信号線５に共に接続されている
。
上記一方の排他論理和回路４では次のようにして入力信
号ＤＡとＤＢとの排他論理和信号が得られる。まず両人
力信号ＤＡ 、 ＤＢが共にＯレベルの場合、Ｎ−ＭＯ
Ｓ Ｎ ２１ 、 Ｎ ２２は共にオフし、Ｐ−ＭＯＳ
Ｐ ２１ 、 Ｐ ２２は共にオンする。このとき、
オンしている２個のＰ−ＭＯＳ Ｐ ２１ 、 Ｐ ２
２によシ、接続点Ｘはルベルに設定される。このルベル
信号はインバータ１２によって反転烙れるので、出力信
号ａ５は０レベルに設定される。次に両人力信号ＤＡ
、 ＤＢが共にルベルの場合、Ｎ−ＭＯＳ Ｎ ２１
、 Ｎ ２２は共にオンし、Ｐ−ＭＯＳ Ｐ ２１ 、
Ｐ ２２は共にオフする。このときはオンしている２
個のＮ−ＭＯＳ Ｎ ２１ 、 Ｎ ２２と入力信号線
１，２のルベルの入力信号ＤＡ。
号ＤＡとＤＢとの排他論理和信号が得られる。まず両人
力信号ＤＡ 、 ＤＢが共にＯレベルの場合、Ｎ−ＭＯ
Ｓ Ｎ ２１ 、 Ｎ ２２は共にオフし、Ｐ−ＭＯＳ
Ｐ ２１ 、 Ｐ ２２は共にオンする。このとき、
オンしている２個のＰ−ＭＯＳ Ｐ ２１ 、 Ｐ ２
２によシ、接続点Ｘはルベルに設定される。このルベル
信号はインバータ１２によって反転烙れるので、出力信
号ａ５は０レベルに設定される。次に両人力信号ＤＡ
、 ＤＢが共にルベルの場合、Ｎ−ＭＯＳ Ｎ ２１
、 Ｎ ２２は共にオンし、Ｐ−ＭＯＳ Ｐ ２１ 、
Ｐ ２２は共にオフする。このときはオンしている２
個のＮ−ＭＯＳ Ｎ ２１ 、 Ｎ ２２と入力信号線
１，２のルベルの入力信号ＤＡ。
ＤＢとによｐ１接続点Ｘはルベルに設定芒れる。
このルベル信号は上記と同様にインバータ１２によって
反転烙れるので、出力信号＃ｉ１５は０レベルに設定さ
れる。さらに次に入力信号ＤＡ、ＤＢのレベルが異なっ
ている場合、Ｐ−ＭＯＳ Ｐ ２１とＰ２２はどちらか
がオフするので、Ｐ−ＭＯＳ Ｐ ２２とＰ２１との経
路で接続点Ｘはルベルに設定されることはない。このと
き、一方の人力信号ＤＡがルベルでかつ他方の入力信号
ＤＢが０レベルになっていれば、Ｎ−ＭＯＳ Ｎ ２１
がオフし、Ｎ−ＭＯＳ Ｎ ２２はオンする。このとき
、オンしているＮ−ＭＯＳ Ｎ ２２を介して、０レベ
ルとなっている人力信号ＤＢが接続点Ｘに伝えられて、
ここのＬ／ ヘ／Ｉ／ ｉｊ Ｑ Ｌ／ ペルＫ１１９
定される。このＯレベル信号はインバータ１２によって
反転されるので、出力信号線５はルベルに設定される。
反転烙れるので、出力信号＃ｉ１５は０レベルに設定さ
れる。さらに次に入力信号ＤＡ、ＤＢのレベルが異なっ
ている場合、Ｐ−ＭＯＳ Ｐ ２１とＰ２２はどちらか
がオフするので、Ｐ−ＭＯＳ Ｐ ２２とＰ２１との経
路で接続点Ｘはルベルに設定されることはない。このと
き、一方の人力信号ＤＡがルベルでかつ他方の入力信号
ＤＢが０レベルになっていれば、Ｎ−ＭＯＳ Ｎ ２１
がオフし、Ｎ−ＭＯＳ Ｎ ２２はオンする。このとき
、オンしているＮ−ＭＯＳ Ｎ ２２を介して、０レベ
ルとなっている人力信号ＤＢが接続点Ｘに伝えられて、
ここのＬ／ ヘ／Ｉ／ ｉｊ Ｑ Ｌ／ ペルＫ１１９
定される。このＯレベル信号はインバータ１２によって
反転されるので、出力信号線５はルベルに設定される。
また入力信号ＤＡ 、 ＤＢのレベルが異なっている場
合で、−方１７） ＤＡがＯレベルでかつ他方のＤＢが
ルベルになっていれば、今度はＮ−ＭＯＳ Ｎ ２１が
オンし、Ｎ−ＭＯＳ Ｎ ２２はオフする。このときに
は、オンしているＮ−ＭＯＳ Ｎ ２１を介して０レベ
ルとなっている入力信号ＤＡが接続点Ｘに伝えられるの
で、ここのレベルはＯレベルに、また出力信号線５はル
ベルにそれぞれ設定される。
合で、−方１７） ＤＡがＯレベルでかつ他方のＤＢが
ルベルになっていれば、今度はＮ−ＭＯＳ Ｎ ２１が
オンし、Ｎ−ＭＯＳ Ｎ ２２はオフする。このときに
は、オンしているＮ−ＭＯＳ Ｎ ２１を介して０レベ
ルとなっている入力信号ＤＡが接続点Ｘに伝えられるの
で、ここのレベルはＯレベルに、また出力信号線５はル
ベルにそれぞれ設定される。
このようにこの排他論理和回路４では人力信号ＤＡとＤ
Ｂの排他論理和信号が得られる。またもう１つの排他論
理和回路６でも入力信号が異なるだけで、同じようにし
て２つの信号の排他論理和信号が得られる。
Ｂの排他論理和信号が得られる。またもう１つの排他論
理和回路６でも入力信号が異なるだけで、同じようにし
て２つの信号の排他論理和信号が得られる。
上記選択回路８では次のようにして２つの信号が選択さ
れる。まず入力信号ＤＡおよびＤＢが共にＯレベルまた
は共にルベルの場合、上記したように出力信号線５の信
号Ｅは０レベルとなる。このとき、Ｐ−ＭＯＳ Ｐ ２
７はオンし、Ｎ−ＭＯＳ Ｎ ２７はオフする。この結
果、オンしているＰ−ＭＯＳ Ｐ ２７を介して入力信
号線２の信号ＤＢが出力信号線９に伝えらｈる。つまり
、信号ＤＡ 、 ＤＢが共にルベルの場合には必らず桁
上げが生じるので、ルベルとなっている信号ＤＢが桁上
げ信号ＣＯとして出力信号線９に伝えられ、またこれと
は反対に信号ＤＡ 、 ＤＢが共に０レベルの場合には
桁上げは生じないのでＯレベルとなっている信号ＤＢが
桁上げ信号ＣＯとして出力信号線９に伝えられる。また
人力イハ号ＤＡとＤＢとが互いに異なるレベルの場合、
上記したように出力信号線５の信号Ｅはルベルとなる。
れる。まず入力信号ＤＡおよびＤＢが共にＯレベルまた
は共にルベルの場合、上記したように出力信号線５の信
号Ｅは０レベルとなる。このとき、Ｐ−ＭＯＳ Ｐ ２
７はオンし、Ｎ−ＭＯＳ Ｎ ２７はオフする。この結
果、オンしているＰ−ＭＯＳ Ｐ ２７を介して入力信
号線２の信号ＤＢが出力信号線９に伝えらｈる。つまり
、信号ＤＡ 、 ＤＢが共にルベルの場合には必らず桁
上げが生じるので、ルベルとなっている信号ＤＢが桁上
げ信号ＣＯとして出力信号線９に伝えられ、またこれと
は反対に信号ＤＡ 、 ＤＢが共に０レベルの場合には
桁上げは生じないのでＯレベルとなっている信号ＤＢが
桁上げ信号ＣＯとして出力信号線９に伝えられる。また
人力イハ号ＤＡとＤＢとが互いに異なるレベルの場合、
上記したように出力信号線５の信号Ｅはルベルとなる。
このとき、Ｐ−ＭＯＳ Ｐ ２７はオフし、Ｎ−ＭＯＳ
Ｎ ２７がオンする。乞の結果、オンしているＮ−Ｍ
ＯＳ Ｎ ２７を介して入力信号ｍ３の信号ＤＣが出力
信号線９に伝えられる。つまり、２つの入カイ占号ＤＡ
。
Ｎ ２７がオンする。乞の結果、オンしているＮ−Ｍ
ＯＳ Ｎ ２７を介して入力信号ｍ３の信号ＤＣが出力
信号線９に伝えられる。つまり、２つの入カイ占号ＤＡ
。
ＤＢが互いに異なるレベルになっている場合にはいずれ
か１つがルベル 入力信号ＤＣのレベルによって桁上げが生じるか否かが
決定される。したがって、この場合には入力信号ＤＣを
そのまま桁上げ信号ＣＯとして出力すればよいのである
。
か１つがルベル 入力信号ＤＣのレベルによって桁上げが生じるか否かが
決定される。したがって、この場合には入力信号ＤＣを
そのまま桁上げ信号ＣＯとして出力すればよいのである
。
このようにこの選択回路８では３つの人力信号ＤＡ 、
ＤＢ 、 ＤＣに対する桁上げ１８号Ｃｏが得られる
。
ＤＢ 、 ＤＣに対する桁上げ１８号Ｃｏが得られる
。
ところで、上記第４図に示すように、相補型ＭＯ３ＦＥ
Ｔを用いて構成された全加算器は、前記第１図に示す従
来回路を構成するのに必要とするＭＯＳ ＦＥＴの数２
８個に対し、わずか１６個のＭＯＳ ＦＥＴで構成でき
る。このため、従来回路よυもＭＯＳ ＦＥＴの数を１
２個削減でき、これによって高集積化が実現できる。し
かも３つの各入力信号ＤＡ 、 ＤＢ 、 ＤＣは多く
ともわずか４個のＦＥＴのダート電極およびソースまた
はドレイン電極に供給され、前記第１図に示す従来回路
において最も少ない６個に対して少くすることができ、
この結果、負荷が軽減されて高速動作が可能となる。
Ｔを用いて構成された全加算器は、前記第１図に示す従
来回路を構成するのに必要とするＭＯＳ ＦＥＴの数２
８個に対し、わずか１６個のＭＯＳ ＦＥＴで構成でき
る。このため、従来回路よυもＭＯＳ ＦＥＴの数を１
２個削減でき、これによって高集積化が実現できる。し
かも３つの各入力信号ＤＡ 、 ＤＢ 、 ＤＣは多く
ともわずか４個のＦＥＴのダート電極およびソースまた
はドレイン電極に供給され、前記第１図に示す従来回路
において最も少ない６個に対して少くすることができ、
この結果、負荷が軽減されて高速動作が可能となる。
第５図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例回路が前記第４図回路と異なっていると
ころは、前記Ｎ−ＭＯ８Ｎ ２７に対してＰ−ＭＯＳ
Ｐ ２９が、また前記Ｐ−ＭＯ８Ｐ ２７に対してＮ−
ＭＯＳ Ｎ ２９がそれぞれ並列接続逼れていることで
ある。そして上ｉｄ Ｐ−ＭＯＳ Ｐ ２９およびＮ−
ＭＯＳ Ｎ ２９のゲート電極は、前記出力信号線５に
与えられる信号の否定信号すなわちＣ−ＭＯＳインバー
タ１２０入力信号が与えられるＯすなわち、この実施例
回路では、選択回路８が、並列接続されたＮ−ＭＯＳ
Ｎ ２７とＰ−ＭＯＳ Ｐ ２９からなる並列回路と、
この並列回路に直列接続さ。
る。この実施例回路が前記第４図回路と異なっていると
ころは、前記Ｎ−ＭＯ８Ｎ ２７に対してＰ−ＭＯＳ
Ｐ ２９が、また前記Ｐ−ＭＯ８Ｐ ２７に対してＮ−
ＭＯＳ Ｎ ２９がそれぞれ並列接続逼れていることで
ある。そして上ｉｄ Ｐ−ＭＯＳ Ｐ ２９およびＮ−
ＭＯＳ Ｎ ２９のゲート電極は、前記出力信号線５に
与えられる信号の否定信号すなわちＣ−ＭＯＳインバー
タ１２０入力信号が与えられるＯすなわち、この実施例
回路では、選択回路８が、並列接続されたＮ−ＭＯＳ
Ｎ ２７とＰ−ＭＯＳ Ｐ ２９からなる並列回路と、
この並列回路に直列接続さ。
れる並列接続されたＰ−ＭＯＳ Ｐ ２７とＮ−ＭＯＳ
Ｎ ２９からなるもう１つの並列回路によって構成さ
れている。
Ｎ ２９からなるもう１つの並列回路によって構成さ
れている。
この実施例回路では、Ｎ−ＭＯＳ Ｎ ２７がオンする
時にはＰ−ＭＯＳ Ｐ ２９が、またＰ−ＭＯＳ Ｐ
２７が尻ンする時にはＮ−ＭＯＳ Ｎ ２９がそれぞれ
同時にオンするため、出力信号線９における信号のレベ
ルはルベルならばより■ＤＤに近いレベルに、またＯレ
ベルならばよりアースレベルに近いレベルにそれぞれ設
定式れる。
時にはＰ−ＭＯＳ Ｐ ２９が、またＰ−ＭＯＳ Ｐ
２７が尻ンする時にはＮ−ＭＯＳ Ｎ ２９がそれぞれ
同時にオンするため、出力信号線９における信号のレベ
ルはルベルならばより■ＤＤに近いレベルに、またＯレ
ベルならばよりアースレベルに近いレベルにそれぞれ設
定式れる。
なお、この実施例回路で用いられるＭＯＳ ＦＥＴの数
は第４図回路よシも２個増加して１８個となるが、まだ
従来回路の２８個よシは大幅に−少な−くすることがで
きる。
は第４図回路よシも２個増加して１８個となるが、まだ
従来回路の２８個よシは大幅に−少な−くすることがで
きる。
ところで全加算器を複数個用いて演算を行なう加算器、
乗１＃器等においては、１つの全加算器のオ目悟号及び
桁上げ４８号は次段の全加算器の入力イｈ号として力見
られることが多い。
乗１＃器等においては、１つの全加算器のオ目悟号及び
桁上げ４８号は次段の全加算器の入力イｈ号として力見
られることが多い。
第６図は上記したように、複数個の全加力器を多段接続
する場合に適したこの発明のさらに他の実施例の構成を
示す回路図である。この回路では１つの入力信号ＤＣの
代）にその反転信号ＤＣを入力し、かつ和信号としては
Ｓｏを得るようにしさらに桁上げ信号としてＣｏを得る
ようにし、また前段の和信号Ｓｏを後段の１つの入力信
号ＤＣとするようにしたものである。そして選択回路８
に与えられる一方の入力信号の極性を合わせるために入
力信号線２の途中にｐ−ＭＯ８Ｐ３０とＮ−ＭＯＳ Ｎ
３０からなるＣ−ＭＯＳインバータ１４が設けられて
いる。
する場合に適したこの発明のさらに他の実施例の構成を
示す回路図である。この回路では１つの入力信号ＤＣの
代）にその反転信号ＤＣを入力し、かつ和信号としては
Ｓｏを得るようにしさらに桁上げ信号としてＣｏを得る
ようにし、また前段の和信号Ｓｏを後段の１つの入力信
号ＤＣとするようにしたものである。そして選択回路８
に与えられる一方の入力信号の極性を合わせるために入
力信号線２の途中にｐ−ＭＯ８Ｐ３０とＮ−ＭＯＳ Ｎ
３０からなるＣ−ＭＯＳインバータ１４が設けられて
いる。
この実施例回路は、出力信号線７における和（Ｓ号Ｓｏ
が出力信号線１）における桁上げ１８号Ｃ。
が出力信号線１）における桁上げ１８号Ｃ。
よシも遅く発生する場合に適しており、このような場合
に出力信号線７を次段の入カイは号線３に接続すると高
速化が図れる。つまり、入力信号線１，２に入力信号Ｄ
Ａ 、 ＤＢがそれぞれ供給きれてから出力信号線５に
排他論理和信号Ｅが現われるまでの遅れ時間が入力信号
線３の時間的余裕となるため、３つの入力信号のうち最
も速く生じる入力信号を入力信号＃Ｊ２に、次に生じる
入力信号を入力信号線１に、最も遅く生じる入力信号を
入力信号線３にそれぞれ供給することによシ高速化が図
れる。
に出力信号線７を次段の入カイは号線３に接続すると高
速化が図れる。つまり、入力信号線１，２に入力信号Ｄ
Ａ 、 ＤＢがそれぞれ供給きれてから出力信号線５に
排他論理和信号Ｅが現われるまでの遅れ時間が入力信号
線３の時間的余裕となるため、３つの入力信号のうち最
も速く生じる入力信号を入力信号＃Ｊ２に、次に生じる
入力信号を入力信号線１に、最も遅く生じる入力信号を
入力信号線３にそれぞれ供給することによシ高速化が図
れる。
このように上記各実施例回路における全加算器は、ＭＯ
Ｓ ＦＥＴの総数が最も多い実施例回路で２０個で６Ｊ
）、従来回路の２８個に対して大幅に減少させることが
できる。したがって、高集積化が可能である。またすべ
ての入力信号ＤＡ 。
Ｓ ＦＥＴの総数が最も多い実施例回路で２０個で６Ｊ
）、従来回路の２８個に対して大幅に減少させることが
できる。したがって、高集積化が可能である。またすべ
ての入力信号ＤＡ 。
ＤＢ 、 ＤＣがそのダートおよびソースまたはドレイ
ン電極に供給式れるＭＯＳ ＦＥＴの総数が、従来の２
２個に対して、最も多い実施例回路で１３個に減少する
ため、入力で駆動すべき負荷が軽くてすみ、高速動作が
可能となる。
ン電極に供給式れるＭＯＳ ＦＥＴの総数が、従来の２
２個に対して、最も多い実施例回路で１３個に減少する
ため、入力で駆動すべき負荷が軽くてすみ、高速動作が
可能となる。
また、第１図に示す従来回路では各入力信号ＤＡ 、
ＤＢ 、 ＤＣおよび和信号Ｓｏ、 桁上げ信号Ｃ。
ＤＢ 、 ＤＣおよび和信号Ｓｏ、 桁上げ信号Ｃ。
はその意味有りレベル（すなわちたとえばＣｏがルベル
の時に桁上げが治る）がルベルである正論理信号に規定
されている。ところがこの発明の回路ではルベル、０レ
ベルどちらのレベルも意味有シレペルとすることができ
る正。
の時に桁上げが治る）がルベルである正論理信号に規定
されている。ところがこの発明の回路ではルベル、０レ
ベルどちらのレベルも意味有シレペルとすることができ
る正。
負両極性の論理信号を使用するこ♂−できる。
たとえば、第６図の実施例回路では、第７図に示すよう
に２種の異なる極性の組合せを持つ３つの入力信号ＤＡ
、 ＤＢ 、 ＤＣも扱え、またさらに選択回路８を
構成するＰ−ＭＯＳ Ｐ ２７ 、 Ｐ ２９をＮ−Ｍ
ＯＳに、Ｎ−ＭＯＳ Ｎ ２７ 、 Ｎ ２９をＰ−Ｍ
ＯＳにそれぞれ置き換えることにより、第８図に示すよ
うな組合せを持つ入力信号も扱うことができる。
に２種の異なる極性の組合せを持つ３つの入力信号ＤＡ
、 ＤＢ 、 ＤＣも扱え、またさらに選択回路８を
構成するＰ−ＭＯＳ Ｐ ２７ 、 Ｐ ２９をＮ−Ｍ
ＯＳに、Ｎ−ＭＯＳ Ｎ ２７ 、 Ｎ ２９をＰ−Ｍ
ＯＳにそれぞれ置き換えることにより、第８図に示すよ
うな組合せを持つ入力信号も扱うことができる。
また、この発明の回路が相補ＭＯ８ＦＥＴを用いて回路
構成するのに適していることは、桁上げ信号を得るため
の選択回路８が１つの制御信号で実現されていることに
起因している。
構成するのに適していることは、桁上げ信号を得るため
の選択回路８が１つの制御信号で実現されていることに
起因している。
以上説明したようにこの発明によれば、相補型ＭＯ８Ｆ
ＥＴを用いて回路構成するに好適で、しかも素子数の低
減を図って高集積化をｎ」能とすると共に入力信号に対
する負荷を低減せしめて高速動作を可能とした全加算器
を提供することができる。
ＥＴを用いて回路構成するに好適で、しかも素子数の低
減を図って高集積化をｎ」能とすると共に入力信号に対
する負荷を低減せしめて高速動作を可能とした全加算器
を提供することができる。
第１図は従来の全加算器の回路構成図、第２図はこの発
明に係る全加算器のブロック構成図、第３図は第２図の
今加η器め各信号のレベル関係をまとめて示す図、第４
図は第２図の全加算器を実際に相補型ＭＯ８ＦＥＴを用
いて構成した場合の一実施例の回路図、第５図および第
６図はそれぞれ同じく第２図の全加算器を実際に相補型
ＭＯ６ＦＥＴを用いて構成した場合の他の実施例の回路
図、第７図および第８図はそれぞれこの発明を説明する
だめのものヤ各信号の極性関係をまとめて示す図である
。 Ｊ 、２＊３・・・入力信号線、４．６・・・排他論理
和回路、５，７，９．１１・・・出力信号線、８・・・
選択回路、１０，１２，１３．１４・・・Ｃ−ＭＯＳイ
ンバータ、Ｐ２１〜Ｐ３０・・・ＰチャネルＭＯ３ＦＥ
Ｔ。 Ｎ２１〜Ｎ３０・・・ＮチャネルＭＯＳ ＦＥＴ。
明に係る全加算器のブロック構成図、第３図は第２図の
今加η器め各信号のレベル関係をまとめて示す図、第４
図は第２図の全加算器を実際に相補型ＭＯ８ＦＥＴを用
いて構成した場合の一実施例の回路図、第５図および第
６図はそれぞれ同じく第２図の全加算器を実際に相補型
ＭＯ６ＦＥＴを用いて構成した場合の他の実施例の回路
図、第７図および第８図はそれぞれこの発明を説明する
だめのものヤ各信号の極性関係をまとめて示す図である
。 Ｊ 、２＊３・・・入力信号線、４．６・・・排他論理
和回路、５，７，９．１１・・・出力信号線、８・・・
選択回路、１０，１２，１３．１４・・・Ｃ−ＭＯＳイ
ンバータ、Ｐ２１〜Ｐ３０・・・ＰチャネルＭＯ３ＦＥ
Ｔ。 Ｎ２１〜Ｎ３０・・・ＮチャネルＭＯＳ ＦＥＴ。
Claims (3)
- （１） 第１ないし第３の入力信号を加算演算しで和
信号と桁上げ信号を得る全加算器において、上記第１の
入力信号と第２の入力信号との排他論理和信号を得る第
１の排他論理和回路と、上記第１の排他論理和回路の出
力信号と上記第３の入力信号との排他論理和信号を得る
第２の排他論理和回路と、上記第１の排他論理和回路の
出力信号に応じて上記第１および第２の入力信号のいず
れか一方と上記第３の入力信号とを選択出力する選択回
路とを具備し、上記第２の排他論理和回路から和信号を
、上記選択回路から桁上り゛信号をそれぞれ得るように
したことを特徴とする全加算器。 - （２）前記選択回路は各ダート電極に前記第１の排他論
理和回路の出力信号が並列的に与えられ一端どうしが接
続された導電型の異なる２個のＭＯＳ ＦＥＴからなシ
、上記一方のＭＯＳ ＦＥＴの他端には前記第１または
第２の入力信号を与え、他方のＭＯＳＦＥＴの他端には
前記第３の入力信号を与え、上記面ＭＯ８ＦＥＴの接続
点を信号出力点とした特許請求の範囲第１項に記載の全
加算器。 - （３） 前記選択回路は各ダート電極に前記第１の排
他論理和回路の出力信号およびその否定信号それぞれが
与えられ並列接続された一方導電型および他方導電型の
２個のＭＯＳ ＦＥＴによって構成される第１の並列回
路と、この第１の並列回路に直列接続され、各ダート電
極に前記第１の排他論理和回路の出力信号およびその否
定信号それぞれが力えられ並列接続された他方導電型お
よび一方導電型の２個のＭＯＳ ＦＥＴによって構成さ
れる第２の並列回路からなり、上記第１の並列回路の開
放端には前記第１または第２の入力信号を与え、上記第
２の並列回路の開放端には前記第３の入力信号を与え、
上記第１．第２の差動回路の直列接続点を信号出力点と
した特許請求の範囲第１項に記載の全加算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095395A JPS58211252A (ja) | 1982-06-03 | 1982-06-03 | 全加算器 |
| DE8383105345T DE3381523D1 (de) | 1982-06-03 | 1983-05-30 | Volladdierer. |
| EP83105345A EP0096333B1 (en) | 1982-06-03 | 1983-05-30 | Full adder |
| US06/499,872 US4564921A (en) | 1982-06-03 | 1983-06-01 | Full adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095395A JPS58211252A (ja) | 1982-06-03 | 1982-06-03 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58211252A true JPS58211252A (ja) | 1983-12-08 |
| JPH0215087B2 JPH0215087B2 (ja) | 1990-04-11 |
Family
ID=14136459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095395A Granted JPS58211252A (ja) | 1982-06-03 | 1982-06-03 | 全加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4564921A (ja) |
| EP (1) | EP0096333B1 (ja) |
| JP (1) | JPS58211252A (ja) |
| DE (1) | DE3381523D1 (ja) |
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| US4718035A (en) * | 1984-05-24 | 1988-01-05 | Kabushiki Kaisha Toshiba | Logic operation circuit having an exclusive-OR circuit |
| US4831579A (en) * | 1984-05-24 | 1989-05-16 | Kabushiki Kaisha Toshiba | Full adder circuit having an exclusive-OR circuit |
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| JPS59211138A (ja) * | 1983-05-16 | 1984-11-29 | Toshiba Corp | 全加算回路 |
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-
1982
- 1982-06-03 JP JP57095395A patent/JPS58211252A/ja active Granted
-
1983
- 1983-05-30 EP EP83105345A patent/EP0096333B1/en not_active Expired - Lifetime
- 1983-05-30 DE DE8383105345T patent/DE3381523D1/de not_active Expired - Lifetime
- 1983-06-01 US US06/499,872 patent/US4564921A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0096333B1 (en) | 1990-05-02 |
| EP0096333A3 (en) | 1986-02-05 |
| JPH0215087B2 (ja) | 1990-04-11 |
| DE3381523D1 (de) | 1990-06-07 |
| EP0096333A2 (en) | 1983-12-21 |
| US4564921A (en) | 1986-01-14 |
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