JPS5841533B2 - ゼンカゲンサンカイロ - Google Patents
ゼンカゲンサンカイロInfo
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- JPS5841533B2 JPS5841533B2 JP50130534A JP13053475A JPS5841533B2 JP S5841533 B2 JPS5841533 B2 JP S5841533B2 JP 50130534 A JP50130534 A JP 50130534A JP 13053475 A JP13053475 A JP 13053475A JP S5841533 B2 JPS5841533 B2 JP S5841533B2
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- Japan
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- signal
- output
- borrow
- operand
- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4816—Pass transistors
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は加算および減算のうち所望の演算モードを指定
することによってその演算結果が出力される全加減算回
路に関するものである。
することによってその演算結果が出力される全加減算回
路に関するものである。
一般に全加減算回路は３個の２進数入力に対して２個の
出力が得られる加減算回路である。
出力が得られる加減算回路である。
従来、全加減算器は例えば第１図に示すような多数のゲ
ート回路で構成され、ゲート回路間の接続も極めて複雑
であった。
ート回路で構成され、ゲート回路間の接続も極めて複雑
であった。
この回路の動作を示す真理衣を下に示す。
ここで、Ａは被演算数信号、Ｂは演算数信号、Ｃは下の
ビット（桁）からのピッ１−（桁）上げ又はビット（桁
）借り信号、Ｆｏｕｔは演算によって得られる答信号、
Ｃａ、／Ｔ３ ｏは演算によって得られる上のビット（
桁）へのビット（桁）上げ又はピッ１へ（桁）借り信号
を、それぞれ示している。
ビット（桁）からのピッ１−（桁）上げ又はビット（桁
）借り信号、Ｆｏｕｔは演算によって得られる答信号、
Ｃａ、／Ｔ３ ｏは演算によって得られる上のビット（
桁）へのビット（桁）上げ又はピッ１へ（桁）借り信号
を、それぞれ示している。
なお、０ は演算モード設定信号であり、０．が論理゛
ｌＩＩのとき加算結果が得られ、Ｏが論理゛０゛′のと
き減算結果が得られる。
ｌＩＩのとき加算結果が得られ、Ｏが論理゛０゛′のと
き減算結果が得られる。
したがって、全加算器にする場合Ｏは”ｌｕとし、全減
算器にする場合Ｏ０は“０”とすればよい。
算器にする場合Ｏ０は“０”とすればよい。
この第１図の回路では、ｌビットのＣａ／Ｅ ｏを得る
ためには最大５段のゲートを通過する。
ためには最大５段のゲートを通過する。
仮りにゲー１−１段を通過するのに要する時間をｔとす
ると、１ビットに対して最大５ｔの時間遅れが生ずる。
ると、１ビットに対して最大５ｔの時間遅れが生ずる。
この回路をｎ個組み合せて第３図に示したｎビット並列
全加減算回路を構成した場合、Ｃａ／Ｂｏ １で５を遅
れたデータがＬ２でまた最大５段のゲートを通過するた
め、最大２×５１遅れ、Ｌｎでは同様にして最大５ｎｔ
遅れる。
全加減算回路を構成した場合、Ｃａ／Ｂｏ １で５を遅
れたデータがＬ２でまた最大５段のゲートを通過するた
め、最大２×５１遅れ、Ｌｎでは同様にして最大５ｎｔ
遅れる。
すなわち、ｎビット並列全加減算回路では５ｎｔ時間の
遅れを見込まなければならない。
遅れを見込まなければならない。
本発明の第１の目的は、演算処理に要する時間を短縮で
きる全加減算回路を提供することにある。
きる全加減算回路を提供することにある。
本発明の第２の目的は、極めて簡単な回路構成で上記第
１の目的を達成することにある。
１の目的を達成することにある。
本発明の第３の目的は、集積化に極めて有利な電界効果
１−ランジスタ（ＦＥＴ）を用いて構威し得る全加減算
回路を提供することにある。
１−ランジスタ（ＦＥＴ）を用いて構威し得る全加減算
回路を提供することにある。
本発明の第４の目的は、１／４加算回路
（Ｑｕａｒｔｅｒ Ａｄｄｅｒ）を１個たけ用いて全加
減算が行えるようにした極めて新規なる回路構成の全加
減算回路を提供することにある。
減算が行えるようにした極めて新規なる回路構成の全加
減算回路を提供することにある。
本発明の第５の目的は、全加減算回路を複数個並列に接
続して複数ビット並列演舞用全加減算回路を構成した場
合、どんなに多数個の回路をＭト列接続しても実情２ビ
ツト目までの処理時間の遅れでずませることを可能にす
る全加減算回路を提供することにある。
続して複数ビット並列演舞用全加減算回路を構成した場
合、どんなに多数個の回路をＭト列接続しても実情２ビ
ツト目までの処理時間の遅れでずませることを可能にす
る全加減算回路を提供することにある。
以下、本発明の実施例を図面を参照して説明する。
第２図は本発明による全加減算回路の一実施例を示した
回路図である。
回路図である。
図において、Ｉ、、Ｉ２゜Ｉ３はインバータ回路、Ｔ１
−１゛１ｏおよびＴＩ、は電界効果トランジスタ（ＦＥ
Ｔ）である。
−１゛１ｏおよびＴＩ、は電界効果トランジスタ（ＦＥ
Ｔ）である。
被演算数信号Ａの入力端は、Ｉ７のゲー１へ電極および
Ｉ８のソース電極に接続する。
Ｉ８のソース電極に接続する。
演算数信号Ｂの入力端は、Ｉ７のソース電極およびＩ８
のゲート電極に接続するとともに、Ｉ６のソース電極お
よびＩ３のソース電極に接続する。
のゲート電極に接続するとともに、Ｉ６のソース電極お
よびＩ３のソース電極に接続する。
前ビットからのビット上げまたはビット借り信号Ｃの入
力端は、■、の入力端およびＴ１のソース電極に接続す
るとともに、Ｉ４のソース電極およびＩ５のソース電極
に接続する。
力端は、■、の入力端およびＴ１のソース電極に接続す
るとともに、Ｉ４のソース電極およびＩ５のソース電極
に接続する。
■、の出力端はＩ２のソース電極に接続する。
Ｉ２のドレイン電極はＴ１のドレイン電極に接続し、そ
の接続点を答信号の出力端子Ｆｏｕｔに接続する。
の接続点を答信号の出力端子Ｆｏｕｔに接続する。
演算指定信号Ｏの入力端は、Ｉ３の入力端およびＴｌｏ
のケート電極に接続する。
のケート電極に接続する。
Ｉ７のドレイン電極は、Ｉ８のドレイン電極およびＩ２
の入力端に接続するとともに、Ｔ１． Ｔ３． Ｔ５の
ゲート電極゛および電源Ｅを供給する負荷用電界効果ト
ランジスタＴＬに接続する。
の入力端に接続するとともに、Ｔ１． Ｔ３． Ｔ５の
ゲート電極゛および電源Ｅを供給する負荷用電界効果ト
ランジスタＴＬに接続する。
Ｔ２の出力端はＴ２． Ｔ４゜Ｔ６のゲート電極に接続
する。
する。
Ｔ３の出力端はＴ。のゲート電極に接続する。
Ｔ４のドレイン電極は、Ｔ３のドレイン電極およびＴ、
のソース電極に接続する。
のソース電極に接続する。
Ｔ６のドレイン電極は、Ｔ、のドレイン電極およびＴｌ
ｏのソース電極に接続する。
ｏのソース電極に接続する。
Ｔ、のドレイン電極は、Ｔｌｏのドレイン電極と接続し
、その接続点をビット上げまたはビット借り信号の出力
端子Ｃａ／Ｂ ｏに接続する。
、その接続点をビット上げまたはビット借り信号の出力
端子Ｃａ／Ｂ ｏに接続する。
このような構成において、たとえば今、各入力端子に論
理データの入力信号がそれぞれ供給されると、次のよう
な動作を行なう。
理データの入力信号がそれぞれ供給されると、次のよう
な動作を行なう。
説明の便利上、Ｔ１〜Ｔ１ｏ、ＴＬがＰチャンネル形電
界効果トランジスタで、Ｅ端子に−Ｅボルト（論理デー
タ０°′）を印加したものとする。
界効果トランジスタで、Ｅ端子に−Ｅボルト（論理デー
タ０°′）を印加したものとする。
なお、電源電圧Ｅは電界効果トランジスタのスレッショ
ールド電圧よりはるかに大きい電圧値とする。
ールド電圧よりはるかに大きい電圧値とする。
（１）Ａが′Ｏ”レベル、Ｂが１１０”レベル、Ｃが′
１０ ｔ＋レベル、ＯＰが゛°１″レベルの場合、Ｔ７
゜Ｔ３ ｔ Ｔｌ ｔ Ｔ３ ｙ Ｔ５ ｔ Ｔｇはそ
れぞれ導通状態となり、Ｔ２．Ｔ４．Ｔ６．Ｔ、ｏはそ
れぞれ非導通状態となる。
１０ ｔ＋レベル、ＯＰが゛°１″レベルの場合、Ｔ７
゜Ｔ３ ｔ Ｔｌ ｔ Ｔ３ ｙ Ｔ５ ｔ Ｔｇはそ
れぞれ導通状態となり、Ｔ２．Ｔ４．Ｔ６．Ｔ、ｏはそ
れぞれ非導通状態となる。
したがって、ＦｏｕｔはＴ１を通してＣのレベルが入っ
てくるのでＮ ＯＩ＋レベルに、Ｃａ／Ｂ ｏはＴ３．
Ｔ、を通してＢのレベルが入ってくるので０”レベルに
なる。
てくるのでＮ ＯＩ＋レベルに、Ｃａ／Ｂ ｏはＴ３．
Ｔ、を通してＢのレベルが入ってくるので０”レベルに
なる。
（ａｒｔ Ａが“ｌ？ｊレベル、Ｂが０”レベル、Ｃ
が０”レベル、Ｏｐが１１ルベルの場合、Ｔ８゜Ｔ２．
Ｔ４．Ｔ６．Ｔ、はそれぞれ導通状態となり、Ｔ７ ｐ
Ｔｌ ｔ Ｔｓ 、Ｔ５ｙ Ｔｌ’＋。
が０”レベル、Ｏｐが１１ルベルの場合、Ｔ８゜Ｔ２．
Ｔ４．Ｔ６．Ｔ、はそれぞれ導通状態となり、Ｔ７ ｐ
Ｔｌ ｔ Ｔｓ 、Ｔ５ｙ Ｔｌ’＋。
はそれぞれ非導通状態となる。
したがって、ＦｏｕｔはＴ２を通してＣの否定レベルが
入ってくるので”１”レベルに、Ｃａ／Ｂ ｏはＴ４．
Ｔ、を通してＣのレベルが入ってくるので′０“ルベル
になる。
入ってくるので”１”レベルに、Ｃａ／Ｂ ｏはＴ４．
Ｔ、を通してＣのレベルが入ってくるので′０“ルベル
になる。
このようにして各入力信号の他の組み合せについても、
同様に、前述した真理衣に示した加減算動作が達せられ
る。
同様に、前述した真理衣に示した加減算動作が達せられ
る。
なお、以上の動作は、−Ｅボルトを°′０”レベル、０
ポルトを”］”レベルとした正論理の場合であるが、レ
ベルを全く逆に考えれば負論理でも成り立つ。
ポルトを”］”レベルとした正論理の場合であるが、レ
ベルを全く逆に考えれば負論理でも成り立つ。
またＴ１〜Ｔ１ｏがＮチャンネル形電界効果トランジス
タでも同様に放り立つ。
タでも同様に放り立つ。
以上に第２図に示した実施例の回路接続および動作を説
明したが、以下に第２図の回路の特徴を説明する。
明したが、以下に第２図の回路の特徴を説明する。
すなわち、１／４加算回路部１を１個だけ用いて全加減
算回路を構成したことである。
算回路を構成したことである。
すなわち、本実施例の回路は１／４加算回路部１と各信
号決定回路部２とビット上げ信号決定回路部３とビット
借り信号決定回路部４と演算モード設定回路部５とから
構成されている。
号決定回路部２とビット上げ信号決定回路部３とビット
借り信号決定回路部４と演算モード設定回路部５とから
構成されている。
１／４加算回路部１は３個のＦＥＴ Ｔ７．Ｔ３゜Ｔｔ
、を有し、２つのオペランド信号ＡおよびＢの入力に対
して排他的論理信号を出力する。
、を有し、２つのオペランド信号ＡおよびＢの入力に対
して排他的論理信号を出力する。
すなわち、２人力が同じ論理の信号ならば０″を、異な
っている場合は′１”を出力する。
っている場合は′１”を出力する。
各信号決定回路部２はｌ／４加算回路部１の出力により
応動するＦＥＴ Ｔ１および１／４加算回路部１の出力
の否定論理信号により応動するＦＥＴＴ２を有している
。
応動するＦＥＴ Ｔ１および１／４加算回路部１の出力
の否定論理信号により応動するＦＥＴＴ２を有している
。
１／４加算回路部１の出力が１０”の時、ＦＥＴ Ｔ、
が導通し、Ｆｏｎｔ端子にはＣ端子に印加されている信
号が取り出される。
が導通し、Ｆｏｎｔ端子にはＣ端子に印加されている信
号が取り出される。
他方、１／４加算回路部１の出力がＩＩ １″の時には
、ＦＥＴＴ２が導通し、Ｆｏｕ を端子にはＣ端子に加
えられている信号の否定論理信号（インバータ■１の出
力信号）が取り出される。
、ＦＥＴＴ２が導通し、Ｆｏｕ を端子にはＣ端子に加
えられている信号の否定論理信号（インバータ■１の出
力信号）が取り出される。
ビット上げ信号決定回路部３は１／４加算回路部１の出
力により応動するＦＥＴＴ３および１／４加算回路部１
の出力の否定論理信号により応動するＦＥＴ Ｔ４を有
している。
力により応動するＦＥＴＴ３および１／４加算回路部１
の出力の否定論理信号により応動するＦＥＴ Ｔ４を有
している。
１／４加算回路部１の出力が６０”の時、ＦＥＴＴ３が
導通し、Ｂ端子に印加されている信号がこの回路部３の
出力として取り出される。
導通し、Ｂ端子に印加されている信号がこの回路部３の
出力として取り出される。
他方、１／４加算回路部１の出力が１”の時にはＦＥＴ
Ｔ４が導通し、この回路部３の出力としてＣ端子に印
加されている信号が取り出される。
Ｔ４が導通し、この回路部３の出力としてＣ端子に印
加されている信号が取り出される。
ビット借り信号決定回路部４は１／４加算回路部１の出
力により応動するＦＥＴＴ５およびｌ／４加算回路部１
の出力の否定論理信号により応動するＦＥＴ Ｔ６を有
している。
力により応動するＦＥＴＴ５およびｌ／４加算回路部１
の出力の否定論理信号により応動するＦＥＴ Ｔ６を有
している。
１／４加算回路部１の出力が０′”の時、ＦＥＴＴ５が
導通し、Ｃ端子に加えられている信号がこの回路部４の
出力として取り出される。
導通し、Ｃ端子に加えられている信号がこの回路部４の
出力として取り出される。
他方、１／４加算回路部の出力が０１”の時にはＦＥＴ
Ｔ６が導通し、Ｂ端子に加えられている信号がこの回
路部４の出力として取り出される。
Ｔ６が導通し、Ｂ端子に加えられている信号がこの回
路部４の出力として取り出される。
演算モード設定回路部５はＦＥＴ Ｔｏ、ＦＥＴＴｌｏ
、インバータ■３を有している。
、インバータ■３を有している。
加算を行おうとして、ＯＰ端子に“１”を印加すると、
ＦＥＴＴ９が導通し、ビット上げ信号決定回路部３の出
力が、Ｃａ／Ｂ ｏ端子に取り出される。
ＦＥＴＴ９が導通し、ビット上げ信号決定回路部３の出
力が、Ｃａ／Ｂ ｏ端子に取り出される。
他方、減算を行おうとして、ＯＰ端子に“Ｏ”を印加す
ると、ＦＥＴＴｌｏが導通し、ビット借り信号決定回路
部４の出力がＣａ／Ｂ ｏ端子に取り出される。
ると、ＦＥＴＴｌｏが導通し、ビット借り信号決定回路
部４の出力がＣａ／Ｂ ｏ端子に取り出される。
このような構成であれば、従来のゲート回路による全加
減算器とは全く異る構成で、従来の全加減算器と全く同
様な論理機能を持つ回路を得ることができる。
減算器とは全く異る構成で、従来の全加減算器と全く同
様な論理機能を持つ回路を得ることができる。
この回路では１ビツトのＣａ／Ｂ ｏを得るにはインバ
ータ■２１段しか影響しないのでスピード遅れはｔｘｔ
ですむ。
ータ■２１段しか影響しないのでスピード遅れはｔｘｔ
ですむ。
以上に本発明の一実施例を説明したが、本発明はそれに
限定されることなく、多数の変形が可能である。
限定されることなく、多数の変形が可能である。
例えば、１／４加算回路部１としては２人力の排他的論
理和信号を出力するものであれば使用可能である。
理和信号を出力するものであれば使用可能である。
また回路部２，３，４．５内に含まれているＦＥＴ Ｔ
、〜Ｔ６．Ｔ９およびＴ、。
、〜Ｔ６．Ｔ９およびＴ、。
は、導通状態の時のみ入力側の情報を出力側に伝達する
トランスファーゲートとしての役割を果すものであり、
従ってＦＥＴのかわりにバイポーラトランジスタを用い
ることも可能である。
トランスファーゲートとしての役割を果すものであり、
従ってＦＥＴのかわりにバイポーラトランジスタを用い
ることも可能である。
ここで、第２図の回路をｎ個組み合せて作った第３図の
ｎビット並列加減算回路について考えてみる。
ｎビット並列加減算回路について考えてみる。
なお、図には示してないが、ｎ個の回路Ｌ１〜Ｌ、のＯ
ｐ端子には共通の信号が与えられる。
ｐ端子には共通の信号が与えられる。
Ｆｏｕｔ １は、データが’１１ ｊ Ｔ２１の経路を
通るとき遅れる。
通るとき遅れる。
ただし、’＋ｉ ｔ Ｔ２ｉは第３図のＬｉでの■１．
Ｔ２を表わすものとする。
Ｔ２を表わすものとする。
Ｃ１が■、ｌを通過したときの時間遅れはｔであり、Ｔ
３１のゲート電極も時刻ｔでは゛０″レベルになってい
るのでＦｏｕｔ １の最大遅れはｔになる。
３１のゲート電極も時刻ｔでは゛０″レベルになってい
るのでＦｏｕｔ １の最大遅れはｔになる。
Ｃａ／Ｂｏ１については次の４通りの経路がある。
■ Ｃ１がＴ４１ ｔ Ｔ９１を通るとき、■ Ｃ１が
Ｔ５１ ｊ Ｔ＋。
Ｔ５１ ｊ Ｔ＋。
１を通るとき、■ Ｂ１がＴ３１ ？ Ｔ９１を通ると
き、■ Ｂ１がＴ６１ ｊ Ｔ１０１を通るとき、■の
場合、■、を通るため、時間遅れｔでＴ４１のゲート電
極のレベルが′０”になるが、その時刻にはＴ９１のゲ
ート電極もＯ”レベルになっているので、Ｃａ／′Ｂｏ
１の時間遅れはｔである。
き、■ Ｂ１がＴ６１ ｊ Ｔ１０１を通るとき、■の
場合、■、を通るため、時間遅れｔでＴ４１のゲート電
極のレベルが′０”になるが、その時刻にはＴ９１のゲ
ート電極もＯ”レベルになっているので、Ｃａ／′Ｂｏ
１の時間遅れはｔである。
同様にして、■の場合はインバータの影響はなく時間遅
れなし、■、■の場合は、それぞれ、■３．■２を通る
ため、時間遅れｔである。
れなし、■、■の場合は、それぞれ、■３．■２を通る
ため、時間遅れｔである。
次にＦｏｕｔ ２．Ｃａ／Ｂｏ ２の時間遅れについて
考える。
考える。
Ｆｏｕｔ ２は、■１□、Ｔ２□ の経路を通るときＩ
Ｘｔ遅れるが、Ｃａ／Ｂｏ １がｔ遅れているので結
局２Ｘｔの遅れが見込まれる。
Ｘｔ遅れるが、Ｃａ／Ｂｏ １がｔ遅れているので結
局２Ｘｔの遅れが見込まれる。
Ｃａ／／Ｂｏ２についてもＣａ／Ｂｏｌと同様４通りの
経路がある。
経路がある。
■ Ｃａ／ＢｏｌがＴ４２１ Ｔ９２を通るとき、■
Ｃａ／ＢｏｌがＴ５２ ？ ＴｌＯ２を通るとき、■
Ｂ２がＴ３゜、Ｔ、２を通るとき、 ■ Ｂ２がＴ６□、Ｔ１ｏ２を通るとき、今度の場合Ｃ
ａ／Ｂｏｌにはｔの時間遅れが見込まれ、Ｂ２は時間遅
れなしで入力される。
Ｃａ／ＢｏｌがＴ５２ ？ ＴｌＯ２を通るとき、■
Ｂ２がＴ３゜、Ｔ、２を通るとき、 ■ Ｂ２がＴ６□、Ｔ１ｏ２を通るとき、今度の場合Ｃ
ａ／Ｂｏｌにはｔの時間遅れが見込まれ、Ｂ２は時間遅
れなしで入力される。
■の場合、時刻ｔにはＴ４２２ Ｔ９２のゲート電極の
レベルがＯ”になっているのでＣａ／Ｂｏ２の時間遅れ
はｔですむ。
レベルがＯ”になっているのでＣａ／Ｂｏ２の時間遅れ
はｔですむ。
同様にして■、■、■とも時間遅れはｔですむ。
次にＦｏｕｔ ３はＴ１３ ｔ Ｔ２３でｔの時間遅れ
が見込まれるが、Ｃａ／Ｂ ｏ ２の時間遅れがｔなの
で結局２ｔですむ。
が見込まれるが、Ｃａ／Ｂ ｏ ２の時間遅れがｔなの
で結局２ｔですむ。
以上からどんなに多数のビットを並列演算する場合もＦ
ｏｕｔは最大ゲート２段分、Ｃａ／Ｂ ｏは最大ゲート
１段分の遅れを見込めば良いことになる。
ｏｕｔは最大ゲート２段分、Ｃａ／Ｂ ｏは最大ゲート
１段分の遅れを見込めば良いことになる。
また、必要とするトランジスタの数が少ないので集積化
が容易であり、安価になるとともに、消費する電力も少
なくなる。
が容易であり、安価になるとともに、消費する電力も少
なくなる。
第１図は従来の１ビツト分の全加減算回路、第２図は本
発明の１ビツト分の全加減算回路、第３図は複数ビット
を並列に演算するときの構成図である。 Ｔ・・・・・・電界効果トランジスタ、■・・・・・・
インバータ、１・・・・・・１／４加算回路部、２・・
・・・・各信号決定回路部、３・・・・・・ビット上げ
信号決定回路部、４・・・・・・ビット借り信号決定回
路部、５・・・・・・演算モード設定回路部。
発明の１ビツト分の全加減算回路、第３図は複数ビット
を並列に演算するときの構成図である。 Ｔ・・・・・・電界効果トランジスタ、■・・・・・・
インバータ、１・・・・・・１／４加算回路部、２・・
・・・・各信号決定回路部、３・・・・・・ビット上げ
信号決定回路部、４・・・・・・ビット借り信号決定回
路部、５・・・・・・演算モード設定回路部。
Claims (1)
- 【特許請求の範囲】 １ 演算数信号および被演算数信号の排他的論理和出力
を出力する排他的論理和信号発生部と、上げおよび借り
のうちの１つを表わす第１の信号を受は上記排他的論理
和信号発生部の出力に応答して上記第１の信号およびそ
の否定論理信号のうちの１つを零信号として取り出す零
信号発生部と、上記排他的論理和信号発生部の出力に応
答して上記第１の信号および上記演算数信号または被演
算数信号のうちの一方を上げ信号とし他方を借り信号と
して取り出す上げおよび借り信号発生部と、加算および
減算のうちの一つを指定する信号に応答して上記上げ信
号および上記借り信号のうちの１つを選択する選択回路
とを含む全加減算回路。 ２ 演算数および被演算数の一方を表わす第１の信号を
受ける第１の入力端子と、演算数および被演算数の他方
を表わす第２の信号を受ける第２の入力端子と、桁上又
は桁借りの一方を表わす第３の信号を受ける第３の入力
端子と、加算および減算の一方を指示する制御信号を受
ける制御端子と加算又は減算結果を表わす第１の出力信
号を発生する第１の出力端子と、次段への桁上げ又は桁
借りを示す第２の出力信号を発生する第２の出力端子と
、上記第１および第２の入力端子に結合し、第１および
第２の入力信号の排他的論理和出力の真値および補値を
発生する加算回路と、前記第３の入力端子と前記第１の
出力端子に結合し、上記排他的論理和出力の真値および
補値にそれぞれ応答して前記第３の信号の真値および補
値を上記第１の出力端子に伝達する答発生回路と、上記
第２と第３の入力端子に結合し桁上げ桁借り回路と、上
記制御端子と第２の出力端子に結合した選択回路とを有
し、上記桁上げ桁借り回路は上記排他的論理和出力の補
値および真値にそれぞれ応答して上記第３の信号および
第２の信号を上記選択回路に伝達し、上記選択回路は上
記制御信号に応答して上記次段への桁上げ信号又は次段
への桁借り信号を上記第２の出力端子に伝達するように
なされたことを特徴とする全加減算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50130534A JPS5841533B2 (ja) | 1975-10-31 | 1975-10-31 | ゼンカゲンサンカイロ |
| US05/736,236 US4071905A (en) | 1975-10-31 | 1976-10-27 | Full adder/subtractor circuit employing exclusive OR logic |
| DE19762649725 DE2649725A1 (de) | 1975-10-31 | 1976-10-29 | Volladdier-/subtrahierschaltung |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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