JPH0833813B2 - 波及的けた上げ加算器用加算器セル - Google Patents
波及的けた上げ加算器用加算器セルInfo
- Publication number
- JPH0833813B2 JPH0833813B2 JP61229470A JP22947086A JPH0833813B2 JP H0833813 B2 JPH0833813 B2 JP H0833813B2 JP 61229470 A JP61229470 A JP 61229470A JP 22947086 A JP22947086 A JP 22947086A JP H0833813 B2 JPH0833813 B2 JP H0833813B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- carry
- adder
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
- Manipulation Of Pulses (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CMOS技術による波及的けた上げ加算器用の
加算器セルであって、けた上げ入力端信号の評価のた
め、和形成のため、およびけた上げ形成のため、２つの
変数に対する１つのゲート装置を有し、２つの変数のう
ちの一方の変数および１つのけた上げ入力端信号に対す
るそれぞれ１つの入力端子と、１つの和信号および１つ
のけた上げ出力端信号に対するそれぞれ１つの出力端子
とが設けられている加算器セルに関する。
加算器セルであって、けた上げ入力端信号の評価のた
め、和形成のため、およびけた上げ形成のため、２つの
変数に対する１つのゲート装置を有し、２つの変数のう
ちの一方の変数および１つのけた上げ入力端信号に対す
るそれぞれ１つの入力端子と、１つの和信号および１つ
のけた上げ出力端信号に対するそれぞれ１つの出力端子
とが設けられている加算器セルに関する。
多数のディジタル論理回路、たとえばディジタルフイ
ルタ、信号プロセッサおよびマイクロプロセッサでは加
算器が必要とされる。このような加算器の最も簡単な原
理は、生じている１つのけたが直列にそれぞれ下位ビッ
トに対する１つの加算器セルからそれぞれ上位ビットに
対する１つの加算器セルへけた上げされる“波及的けた
上げ（Ripple Carry）”法である。その際、けた上げ信
号の通過時間がほぼ加算時間を決定する。たとえば公知
の“先取りけた上げ（Carry-Look-Ahead）”法のような
一層費用のかかる加算器原理も“波及的けた上げ”法を
要素として構成される。
ルタ、信号プロセッサおよびマイクロプロセッサでは加
算器が必要とされる。このような加算器の最も簡単な原
理は、生じている１つのけたが直列にそれぞれ下位ビッ
トに対する１つの加算器セルからそれぞれ上位ビットに
対する１つの加算器セルへけた上げされる“波及的けた
上げ（Ripple Carry）”法である。その際、けた上げ信
号の通過時間がほぼ加算時間を決定する。たとえば公知
の“先取りけた上げ（Carry-Look-Ahead）”法のような
一層費用のかかる加算器原理も“波及的けた上げ”法を
要素として構成される。
冒頭に記載した種類の加算器セルはたとえばハー・ヴ
ァイス（H.Weiss）、カー・ホーニンガー（K.Horninge
r）著「集積MOS回路（Integrierte-MOS-Schaltun
g）」、スプリンガー出版（Springer Verlag）、ベルリ
ン−ハイデルベルグ−ニューヨーク（1982年）第188〜1
94頁から公知である。公知の加算器セルには、このよう
な加算器セルにより構成された演算装置の全計算時間に
対して時間的に臨界的であるけた上げ枝路のなかに比較
的多数のゲートが挿入されており、かつ（または）けた
上げ枝路のなかに挿入されているゲートが組合わせゲー
トの構成部分であるという欠点がある。前者の場合に
は、直列に接続されているゲートの数がけた上げ信号の
通過時間に不利に作用する。後者の場合には、場合によ
っては追加的に、けた上げ出力端のキャパシタンスの充
電が、組合わせゲートの構成部分として構成されたゲー
トの比較的高い抵抗に基づいて必要な立ち上がり時間で
行われないという事実が不利に作用する。
ァイス（H.Weiss）、カー・ホーニンガー（K.Horninge
r）著「集積MOS回路（Integrierte-MOS-Schaltun
g）」、スプリンガー出版（Springer Verlag）、ベルリ
ン−ハイデルベルグ−ニューヨーク（1982年）第188〜1
94頁から公知である。公知の加算器セルには、このよう
な加算器セルにより構成された演算装置の全計算時間に
対して時間的に臨界的であるけた上げ枝路のなかに比較
的多数のゲートが挿入されており、かつ（または）けた
上げ枝路のなかに挿入されているゲートが組合わせゲー
トの構成部分であるという欠点がある。前者の場合に
は、直列に接続されているゲートの数がけた上げ信号の
通過時間に不利に作用する。後者の場合には、場合によ
っては追加的に、けた上げ出力端のキャパシタンスの充
電が、組合わせゲートの構成部分として構成されたゲー
トの比較的高い抵抗に基づいて必要な立ち上がり時間で
行われないという事実が不利に作用する。
本発明の目的は、冒頭に記載した種類の加算器セルで
あって、けた上げ枝路に関する公知の加算器セルの欠点
が有効に回避され、またゲート装置に対するトランジス
タ費用が顕著に減ぜられ、従って全体として占有面積が
縮小される加算器セルを提供することである。
あって、けた上げ枝路に関する公知の加算器セルの欠点
が有効に回避され、またゲート装置に対するトランジス
タ費用が顕著に減ぜられ、従って全体として占有面積が
縮小される加算器セルを提供することである。
この目的は、本発明によれば、特許請求の範囲第１項
および第２項に記載の加算器セルにより達成される。
および第２項に記載の加算器セルにより達成される。
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
詳細に説明する。
第１図に示されているように、本発明の第１の実施例
による加算器セルは、けた上げ入力端信号の評価のた
め、和形成のため、およびけた上げ形成のため、２つの
変数に対する１つのゲート装置を有し、２つの変数のう
ちの一方の変数および１つのけた上げ入力端信号に対す
るそれぞれ１つの入力端子と、１つの和信号および１つ
のけた上げ出力端信号に対するそれぞれ１つの出力端子
とが設けられている。ゲート装置は、けた上げ出力端の
キャパシタンスの充電が２つのトランジスタゲート３、
７または４、８の直列回路を経て供給電圧源から行われ
るように形成されており、その際にこれらのトランジス
タゲート３、７または４、８は１つの組合わせゲートの
なかに含まれておらず、従ってトランジスタゲートのう
ちの一方のトランジスタゲート３または４、すなわち時
間的に臨界的なけた上げ枝路のなかに挿入されていない
ドライブ・インバータはレイアウト構造上の制限なしに
後続の他方のトランジスタゲート７または８、すなわち
後続の転送ゲートよりもはるかに低抵抗に設定可能であ
る。図示されている回路装置では、変数Ａ、Ｂに対する
両入力端子はそれぞれナンドゲート１およびノアゲート
２の第１の入力端または第２の入力端と接続されてい
る。ナンドゲート１の出力端は、インバータとして作用
する一方のトランジスタゲート３の入力端および別のナ
ンドゲート５の第１の入力端と接続されている。ノアゲ
ート２の出力端は、インバータとして作用する他方のト
ランジスタゲート４の入力端と接続されている。一方の
トランジスタゲート３の出力端は、ｐチャネル−FETと
して構成されており転送ゲートとして作用する一方のト
ランジスタゲート７のソース電極と接続されている。イ
ンバータとして作用する他方のトランジスタゲート４の
出力端は、ｎチャネル−FETとして構成されており転送
ゲートとして作用する他方のトランジスタゲート８のソ
ース電極と、また別のナンドゲート５の第２の入力端と
接続されている。転送ゲートとして作用する両トランジ
スタゲート７、８のドレイン電極がそれぞれけた上げ出
力信号Coutに対する出力端子と接続されている。別のナ
ンドゲート５の出力端は、ｎチャネル−FETとして構成
されており転送ゲートとして作用する別のトランジスタ
ゲート９のソース電極と、またインバータとして作用す
る別のトランジスタゲート６の入力端と接続されてい
る。このインバータとして作用する別のトランジスタゲ
ート６の出力端は、ｐチャネル−FETとして構成されて
おり転送ゲートとして作用する別のトランジスタゲート
10のソース電極と接続されている。転送ゲートとして作
用する両トランジスタゲート９、10のドレイン電極はそ
れぞれ和信号Ｓに対する出力端子と接続されている。転
送ゲートとして作用するすべてのトランジスタゲート
７、８、９、10のゲート電極がそれぞれけた上げ入力端
信号Cinに対する入力端子と接続されている。
による加算器セルは、けた上げ入力端信号の評価のた
め、和形成のため、およびけた上げ形成のため、２つの
変数に対する１つのゲート装置を有し、２つの変数のう
ちの一方の変数および１つのけた上げ入力端信号に対す
るそれぞれ１つの入力端子と、１つの和信号および１つ
のけた上げ出力端信号に対するそれぞれ１つの出力端子
とが設けられている。ゲート装置は、けた上げ出力端の
キャパシタンスの充電が２つのトランジスタゲート３、
７または４、８の直列回路を経て供給電圧源から行われ
るように形成されており、その際にこれらのトランジス
タゲート３、７または４、８は１つの組合わせゲートの
なかに含まれておらず、従ってトランジスタゲートのう
ちの一方のトランジスタゲート３または４、すなわち時
間的に臨界的なけた上げ枝路のなかに挿入されていない
ドライブ・インバータはレイアウト構造上の制限なしに
後続の他方のトランジスタゲート７または８、すなわち
後続の転送ゲートよりもはるかに低抵抗に設定可能であ
る。図示されている回路装置では、変数Ａ、Ｂに対する
両入力端子はそれぞれナンドゲート１およびノアゲート
２の第１の入力端または第２の入力端と接続されてい
る。ナンドゲート１の出力端は、インバータとして作用
する一方のトランジスタゲート３の入力端および別のナ
ンドゲート５の第１の入力端と接続されている。ノアゲ
ート２の出力端は、インバータとして作用する他方のト
ランジスタゲート４の入力端と接続されている。一方の
トランジスタゲート３の出力端は、ｐチャネル−FETと
して構成されており転送ゲートとして作用する一方のト
ランジスタゲート７のソース電極と接続されている。イ
ンバータとして作用する他方のトランジスタゲート４の
出力端は、ｎチャネル−FETとして構成されており転送
ゲートとして作用する他方のトランジスタゲート８のソ
ース電極と、また別のナンドゲート５の第２の入力端と
接続されている。転送ゲートとして作用する両トランジ
スタゲート７、８のドレイン電極がそれぞれけた上げ出
力信号Coutに対する出力端子と接続されている。別のナ
ンドゲート５の出力端は、ｎチャネル−FETとして構成
されており転送ゲートとして作用する別のトランジスタ
ゲート９のソース電極と、またインバータとして作用す
る別のトランジスタゲート６の入力端と接続されてい
る。このインバータとして作用する別のトランジスタゲ
ート６の出力端は、ｐチャネル−FETとして構成されて
おり転送ゲートとして作用する別のトランジスタゲート
10のソース電極と接続されている。転送ゲートとして作
用する両トランジスタゲート９、10のドレイン電極はそ
れぞれ和信号Ｓに対する出力端子と接続されている。転
送ゲートとして作用するすべてのトランジスタゲート
７、８、９、10のゲート電極がそれぞれけた上げ入力端
信号Cinに対する入力端子と接続されている。
この回路装置で必要とされるトランジスタは22個であ
り、このことはたとえば28個のトランジスタを必要とす
る公知の加算器セルの回路にくらべて顕著な節減を意味
する。けた上げ出力端のキャパシタンスの充電は、公知
の原理の場合のように、２つのトランジスタゲートの直
列回路を介して供給電圧源から行われる。しかし、これ
らのゲートは公知の原理の場合と異なり１つの組合わせ
ゲートのなかに含まれていないので、時間的に臨界的な
けた上げ枝路のなかに配置されていないドライブ・イン
バータが後続の転送ゲートよりもはるかに低抵抗に、ま
たレイアウト構造上の困難なしに設計され得る。負荷キ
ャパシタンスとして本質的に４つのトランジスタゲート
が充放電されなければならず、このことは28個のトラン
ジスタを有する公知の加算器セルに相当する。
り、このことはたとえば28個のトランジスタを必要とす
る公知の加算器セルの回路にくらべて顕著な節減を意味
する。けた上げ出力端のキャパシタンスの充電は、公知
の原理の場合のように、２つのトランジスタゲートの直
列回路を介して供給電圧源から行われる。しかし、これ
らのゲートは公知の原理の場合と異なり１つの組合わせ
ゲートのなかに含まれていないので、時間的に臨界的な
けた上げ枝路のなかに配置されていないドライブ・イン
バータが後続の転送ゲートよりもはるかに低抵抗に、ま
たレイアウト構造上の困難なしに設計され得る。負荷キ
ャパシタンスとして本質的に４つのトランジスタゲート
が充放電されなければならず、このことは28個のトラン
ジスタを有する公知の加算器セルに相当する。
以上に説明した実施例は少数（たとえば２つ）の加算
器セルを有する加算器に特に適している。なぜならば、
トランジスタのしきい値電圧がけた上げ枝路のなかで加
わり、このことはより多数の加算器セルの数がより多い
場合には信号誤りに通じ得るからである。
器セルを有する加算器に特に適している。なぜならば、
トランジスタのしきい値電圧がけた上げ枝路のなかで加
わり、このことはより多数の加算器セルの数がより多い
場合には信号誤りに通じ得るからである。
第２図には本発明の第２の実施例の原理回路図が示さ
れている。この第２の実施例は前記の第１の実施例にお
ける制限を有していない。この第２の実施例では、トラ
ンジスタのしきい値電圧により惹起される電圧降下は、
けた上げ枝路のなかに、組合わせゲートの構成部分では
なく、従ってまた前記の理由からレイアウト構造上の困
難なしに回路装置のその他のトランジスタゲートよりも
低抵抗に設計され得るインバータが挿入されていること
により取り除かれる。それによりけた上げ出力端のキャ
パシタンスの最大電圧レベルまでの充電が迅速に行われ
る。第２の実施例により構成された加算器セルでは、ゲ
ート装置が、けた上げ出力端のキャパシタンスの充電が
唯一のトランジスタゲート４′を経て供給電圧源から行
われるように形成されている。２つの変数Ａ、Ｂに対す
る両入力端子はそれぞれナンドゲート１およびノアゲー
ト２の第１の入力端または第２の入力端と接続されてい
る。ナンドゲート１の出力端は、ｐチャネル−FETとし
て構成されており転送ゲートとして作用する第１のトラ
ンジスタゲート７のソース電極および別のナンドゲート
５の第１の入力端と接続されている。ノアゲート２の出
力端は、ｎチャネル−FETとして構成されており転送ゲ
ートとして作用する第２のトランジスタゲート８のソー
ス電極と、またインバータとして作用する別のトランジ
スタゲート３′の入力端と接続されている。インバータ
として作用するトランジスタゲート３′の出力端は別の
ナンドゲート５の第２の入力端と接続されている。この
別のナンドゲート５の出力端は、ｎチャネル−FETとし
て構成されており転送ゲートとして作用する第３のトラ
ンジスタゲート９のソース電極と、またインバータとし
て作用する別のトランジスタゲート６の入力端と接続さ
れている。このインバータとして作用する別のトランジ
スタゲート６の出力端は、ｐチャネル−FETとして構成
されており転送ゲートとして作用する第４のトランジス
タゲート10のソース電極と接続されている。第１のトラ
ンジスタゲート７および第２のトランジスタゲート８の
ドレイン電極は共通に、ドライブ・インバータとして作
用するトランジスタゲート４′の入力端と接続されてい
る。このドライブ・インバータとして作用するトランジ
スタゲート４′の出力端はけた上げ出力信号Coutに対す
る出力端子と接続されている。第３および第４のトラン
ジスタゲート９、10のドレイン電極は和信号Ｓに対する
出力端と接続されている。転送ゲートとして作用するす
べてのトランジスタゲート７、８、９、10のゲート電極
はそれぞれけた上げ入力端信号Cinに対する入力端子と
接続されている。
れている。この第２の実施例は前記の第１の実施例にお
ける制限を有していない。この第２の実施例では、トラ
ンジスタのしきい値電圧により惹起される電圧降下は、
けた上げ枝路のなかに、組合わせゲートの構成部分では
なく、従ってまた前記の理由からレイアウト構造上の困
難なしに回路装置のその他のトランジスタゲートよりも
低抵抗に設計され得るインバータが挿入されていること
により取り除かれる。それによりけた上げ出力端のキャ
パシタンスの最大電圧レベルまでの充電が迅速に行われ
る。第２の実施例により構成された加算器セルでは、ゲ
ート装置が、けた上げ出力端のキャパシタンスの充電が
唯一のトランジスタゲート４′を経て供給電圧源から行
われるように形成されている。２つの変数Ａ、Ｂに対す
る両入力端子はそれぞれナンドゲート１およびノアゲー
ト２の第１の入力端または第２の入力端と接続されてい
る。ナンドゲート１の出力端は、ｐチャネル−FETとし
て構成されており転送ゲートとして作用する第１のトラ
ンジスタゲート７のソース電極および別のナンドゲート
５の第１の入力端と接続されている。ノアゲート２の出
力端は、ｎチャネル−FETとして構成されており転送ゲ
ートとして作用する第２のトランジスタゲート８のソー
ス電極と、またインバータとして作用する別のトランジ
スタゲート３′の入力端と接続されている。インバータ
として作用するトランジスタゲート３′の出力端は別の
ナンドゲート５の第２の入力端と接続されている。この
別のナンドゲート５の出力端は、ｎチャネル−FETとし
て構成されており転送ゲートとして作用する第３のトラ
ンジスタゲート９のソース電極と、またインバータとし
て作用する別のトランジスタゲート６の入力端と接続さ
れている。このインバータとして作用する別のトランジ
スタゲート６の出力端は、ｐチャネル−FETとして構成
されており転送ゲートとして作用する第４のトランジス
タゲート10のソース電極と接続されている。第１のトラ
ンジスタゲート７および第２のトランジスタゲート８の
ドレイン電極は共通に、ドライブ・インバータとして作
用するトランジスタゲート４′の入力端と接続されてい
る。このドライブ・インバータとして作用するトランジ
スタゲート４′の出力端はけた上げ出力信号Coutに対す
る出力端子と接続されている。第３および第４のトラン
ジスタゲート９、10のドレイン電極は和信号Ｓに対する
出力端と接続されている。転送ゲートとして作用するす
べてのトランジスタゲート７、８、９、10のゲート電極
はそれぞれけた上げ入力端信号Cinに対する入力端子と
接続されている。
この第２の実施例も、公知技術による場合に28個のト
ランジスタが必要とされるのにくらべて、22個のトラン
ジスタしか必要としない。このことから、同じく、公知
技術による場合にくらべて占有面積の縮小が達成され
る。
ランジスタが必要とされるのにくらべて、22個のトラン
ジスタしか必要としない。このことから、同じく、公知
技術による場合にくらべて占有面積の縮小が達成され
る。
第１の実施例および第２の実施例として説明したゲー
ト装置は、当業者に知られているように、もちろんブー
ル代数の規則に従って変形され得る。
ト装置は、当業者に知られているように、もちろんブー
ル代数の規則に従って変形され得る。
第１図は本発明の第１の実施例の原理回路図、第２図は
本発明の第２の実施例の原理回路図である。 Ａ、Ｂ……変数、Cin……けた上げ入力信号、Cout……
けた上げ出力信号、Ｓ……和信号、１……ナンドゲー
ト、２……ノアゲート、３、３′、４、４′……トラン
ジスタ（インバータ）、５……ナンドゲート、６……ト
ランジスタ、インバータ、７、８、９、10……トランジ
スタゲート（転送ゲート）。
本発明の第２の実施例の原理回路図である。 Ａ、Ｂ……変数、Cin……けた上げ入力信号、Cout……
けた上げ出力信号、Ｓ……和信号、１……ナンドゲー
ト、２……ノアゲート、３、３′、４、４′……トラン
ジスタ（インバータ）、５……ナンドゲート、６……ト
ランジスタ、インバータ、７、８、９、10……トランジ
スタゲート（転送ゲート）。
Claims (2)
- 【請求項１】波及的けた上げ加算器用加算器セルであっ
て、 ａ）その入力が加えられるべき量（Ａ、Ｂ）である第１
のナンドゲート（１）およびノアゲート（２）を有する
ようになったものにおいて、 ｂ）これらの両ゲート（１ないし２）の出力信号はそれ
ぞれ第１ないし第２のインバータ（３ないし４）によっ
て反転され、 ｃ）前記第１のナンドゲート（１）の出力信号は第２の
ナンドゲート（５）によって、前記第２のインバータ
（４）の出力信号と論理結合され、続いて第３のインバ
ータ（６）によって反転され、 ｄ）それぞれ２つのｎチャネル型ないしｐチャネル型の
トランジスタ転送ゲートであって、そのゲート電極は入
力けた上げ信号（Cin）によってのみ制御されるように
なった第１ないし第４の転送ゲート（７〜10）によっ
て、出力けた上げ信号（Cout）が前記第１のインバータ
（３）または前記第２のインバータ（４）の出力により
与えられるのか、および和信号（Ｓ）が前記第２のナン
ドゲート（５）の出力信号または前記第３のインバータ
（６）の出力信号によって与えられるのかが選択され
る、 ことを特徴とする波及的けた上げ加算器用加算器セル。 - 【請求項２】波及的けた上げ加算器用加算器セルであっ
て、 ａ）その入力が加えられるべき量（Ａ、Ｂ）である第１
のナンドゲート（１）およびノアゲート（２）を有する
ようになったものにおいて、 ｂ）ノアゲート（２）の出力信号は第１のインバータ
（３′）によって反転され、反転された信号は、第２の
ナンドゲート（５）により前記第１のナンドゲート
（１）の出力信号と論理結合され、続いて第３のインバ
ータ（６）によって反転され、 ｃ）前記第１のナンドゲート（１）およびノアゲート
（２）の出力にｐチャネル型ないしｎチャネル型の第１
ないし第２の転送トランジスタ（７、８）が後続接続さ
れ、該転送トランジスタのゲート電極は入力けた上げ信
号（Cin）によってのみ制御され、当該転送トランジス
タの出力は出力けた上げ信号（Cout）を発生する第２の
インバータ（４′）に導かれ、 ｄ）それぞれ２つの別のｎチャネル型ないしｐチャネル
型の転送トランジスタであって、そのゲート電極は入力
けた上げ信号（Cin）によってのみ制御されるようにな
った第３ないし第４の転送トランジスタ（９、10）によ
って、和信号（Ｓ）が前記第２のナンドゲート（５）の
出力かまたは前記第３のインバータ（６）の出力によっ
て与えられるのかが選択される、 ことを特徴とする波及的けた上げ加算器用加算器セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534892.5 | 1985-09-30 | ||
| DE3534892 | 1985-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275839A JPS6275839A (ja) | 1987-04-07 |
| JPH0833813B2 true JPH0833813B2 (ja) | 1996-03-29 |
Family
ID=6282396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61229470A Expired - Lifetime JPH0833813B2 (ja) | 1985-09-30 | 1986-09-27 | 波及的けた上げ加算器用加算器セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4839849A (ja) |
| EP (1) | EP0218071B1 (ja) |
| JP (1) | JPH0833813B2 (ja) |
| AT (1) | ATE85852T1 (ja) |
| DE (1) | DE3687778D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893269A (en) * | 1988-04-29 | 1990-01-09 | Siemens Aktiengesellschaft | Adder cell for carry-save arithmetic |
| EP0352549B1 (de) * | 1988-07-29 | 1995-06-07 | Siemens Aktiengesellschaft | Carry-select-Addierer |
| US5633820A (en) * | 1995-06-05 | 1997-05-27 | International Business Machines Corporation | Self-resetting CMOS parallel adder with a bubble pipelined architecture, tri-rail merging logic, and enhanced testability |
| KR100423903B1 (ko) * | 2000-12-29 | 2004-03-24 | 삼성전자주식회사 | 고속 저전력 4-2 압축기 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| US4052604A (en) * | 1976-01-19 | 1977-10-04 | Hewlett-Packard Company | Binary adder |
| US4439835A (en) * | 1981-07-14 | 1984-03-27 | Rockwell International Corporation | Apparatus for and method of generation of ripple carry signals in conjunction with logical adding circuitry |
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