JPH02725B2

JPH02725B2 -

Info

Publication number: JPH02725B2
Application number: JP55175151A
Authority: JP
Inventors: Osamu Ikeda
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1980-12-10
Filing date: 1980-12-10
Publication date: 1990-01-09
Also published as: JPS5798028A

Description

【発明の詳細な説明】本発明は論理回路に於けるバスラインに接続さ
れるレジスタ構成に関し、特にレジスタを構成す
る回路素子を減少することを目的とする。以下論
理回路の１つであるマイクロコンピユータを例に
説明する。

一般に論理回路の代表的存在であるマイクロコ
ンピユータはプログラムが格納されるプログラム
メモリとプログラムメモリをアドレスするプログ
ラムカウンタと、演算、判断等の機能を持つ演算
論理ユニツト（ALU）と、データを一時記憶す
るレジスタと、各回路間及び入出端子間を接続し
データの転送を行なう複数のバスライン等から構
成されるものであり、プログラムに依つてデータ
の処理を行なう際はレジスタの内容をバスライン
を介してALUに転送したり、ALUの演算結果を
バスラインから所定のレジスタに記憶させたり、
あるいは複数のレジスタに記憶されてい内容をバ
スラインを通じて交換したりするものである。こ
れらのレジスタにはアキユームレータ（ACC）、
入出力レジスタ及びデータメモリ（RAM）のア
ドレスを指定するレジスタ等が含まれる。

第１図に従来のマイクロコンピユータに於ける
レジスタの構成例を示す。１は第１のバスライ
ン、２は第２のバスライン、３は第３のバスライ
ンであり、各々４ビツトから成る。第１のバスラ
イン１及び第２のバスライン２は各々４ビツト処
理を行なうALU４の入力に接続され、ALU４の
出力は第３のバスライン３に接続されている。５
はACCを構成する４ビツトのレジスタであり、
４個の全く同じ回路のレジスタA₀，A₁，A₂，
A₃、からなり、入力には第３のバスライン３が
接続され、出力は第２のバスライン２を駆動する
ドライバ回路６に接続される。７は例えばデータ
メモリ（RAM）のアドレスを指定するレジスタ
であり、４個の全く同じ回路のレジスタB₀，B₁，
B₂，B₃から成り、入力には第２のバスライン２
と第３のバスライン３とが接続され、制御信号
LOAD2及びLOAD3に依つて切換えられ、出力
は第１のバスライン１を駆動するドライバ回路８
に接続される。ドライバ回路６，８は命令に依つ
て生じる各々の制御信号DR1，DR2に依つて制
御され、各々のレジスタ５，７の内容に応じて第
１のバスライン１、第２のバスライン２の各ビツ
トを“０”レベルあるいは“１”レベルにする。
レジスタA₀，A₁，A₂，A₃は各々、インバータ
９，１０とトランスミツシヨンゲート１１，１２
から構成される第１のラツチ回路と、トランスミ
ツシヨンゲート１３とインバータ１４，１５とか
ら構成される第２のラツチ回路とから成る。尚第
２のラツチ回路のラツチ時間は非常に短時間であ
るのでラツチはインバータ１４，１５のゲート容
量に信号を蓄積することに依つて行なわれる。一
方レジスタB₀，B₁，B₂，B₃は各々、トランスミ
ツシヨンゲート１６とインバータ１７とから構成
される第１のラツチ回路と、トランスミツシヨン
ゲート１８とインバータ１９，２０とから構成さ
れる第２のラツチ回路と、第２のバスライン２と
第３のバスライン３と帰還路２１とを切換る
ANDゲート２２，２３，２４及びNORゲート２
５とから構成され、これらはインバータ１７，１
９，２０のゲート容量に蓄積された信号を帰還路
２１に依つてダイナミツクに再生することに依つ
てラツチが為される。

第１図に示されたレジスタ５，７は各々、各ビ
ツト毎に第１のラツチ回路及び第２のラツチ回路
を有しなければならない。なぜなら、例えばレジ
スタ５に記憶されている内容を第２のバスライン
２に送出し、そのデータをALU４で所定の処理
（例えば反転）をして再び第３のバスライン３を
介してレジスタ５に記憶させる場合、先ず制御信
号T4に依つてトランスミツシヨンゲート１３を
導通させ、インバータ９，１０とトランスミツシ
ヨンゲート１２で構成される第１のラツチ回路で
記憶された内容をインバータ１４，１５で構成さ
れる第２のラツチ回路に記憶させることに依り第
２のバスライン２に送出されたデータ及びALU
４で処理され第３のバスライン３に送出されたデ
ータが保持され、この状態に於いて、制御信号
T4に依りトランスミツシヨンゲート１３を遮断
して第１のラツチ回路と第２のラツチ回路とを切
り放し制御信号T3に依つてトランスミツシヨン
ゲート１１を導通させることに依り、第３のバス
ライン３のデータが第１のラツチ回路に記憶され
るのであり、仮に第２のラツチ回路が無いとする
と第２のバスライン２及び第３のバスライン３の
データが保持されないので、第１のラツチ回路に
処理されたデータを直接記憶させることができ
ず、他のレジスタに一担記憶させて、そのレジス
タから送出されるデータを記憶させなければなら
ない。また第１のラツチ回路の出力をドライバ６
に接続して記憶されたデータを第２のバスライン
２に送出したまま第１のラツチ回路のトランスミ
ツシヨンゲート１１を導通させると閉ループが形
成され、正しいデータが記憶されなくなるのであ
る。

従つて、従来のマイクロコンピユータに於ける
レジスタは各ビツト毎に必ず２個のラツチ回路が
必要となるものであり、故にレジスタを構成する
半導体素子数が非常に多くなり、またマイクロコ
ンピユータが形成される半導体チツプ面積のうち
レジスタが占める面積が大きくなるので半導体チ
ツプサイズも大きくなる欠点があり、更に半導体
チツプサイズが大きくなることから生産時の収率
が低下する欠点を有していた。

本発明は上述した欠点に鑑みて為されたもので
あり、バスラインにデータ保持機能を設けること
に依りレジスタの構成を単純化し従来の欠点を完
全に除去するものである。以下図面を参照して本
発明を詳述する。

第２図は本発明の実施例を示すマイクロコンピ
ユータの一部論理回路図であり、３１は第１のバ
スライン、３２は第２のバスライン、３３は第３
のバスラインであり、各々４ビツトで構成されて
いる。３４は４ビツトで演算、判定等の処理を行
なうALUであり、ALU３４の入力には各々第１
のバスライン３１及び第２のバスライン３２が接
続され、ALU３４の出力は第３のバスライン３
３に接続されている。３５は例えばACCを構成
する４ビツトのレジスタであり、同一回路で構成
したレジスタL₀，L₁，L₂，L₃から成り、入力に
は第３のバスライン３３が接続され、出力は第２
のバスライン３２を駆動するドライバ回路３６に
接続される。３７は例えばデータメモリ
（RAM）のアドレスを指定する４ビツトのレジ
スタであり、同一回路のレジスタR₀，R₁，R₂，
R₃から成り、入力には第２のバスライン３２と
第３のレジスタ３３とが接続され、制御信号
LOAD2及びLOAD3に依つて切換えられ、出力
は第１のバスライン３１を駆動するドライバ回路
３８に接続される。レジスタL₀，L₁，L₂，L₃は
各々インバータ３９，４０と制御信号T3′で制御
されるトランスミツシヨンゲート４１，４２とか
ら成るラツチ回路を有しており、一方レジスタ
R₀，R₁，R₂，R₃は各々、インバータ４３，４４
と制御信号T3で制御されるトランスミツシヨン
ゲート４５，４６から成るラツチ回路と、第２の
バスライン３２と第３のバスライン３３とを制御
信号LOAD2及びLOAD3で切換えるANDゲート
４７，４８及びNORゲート４９とを有している。
ドライバ回路３６，３８は各ビツト毎にＮチヤン
ネルMOSFETが３個直列接続されて成り、Ｎチ
ヤンネルMOSFET５１，５１′のゲートにはレ
ジスタ３５，３７の出力が接続され他の
MOSFET５２，５２′，５３，５３′のゲートに
は制御信号T2，T2′及び駆動信号DR，DR′が印
加される。

第１のバスライン３１及び第２のバスライン３
２には各々データ保持機能５４，５５が設けられ
ている。データ保持機能５４，５５は各バスライ
ンの各ビツト毎に接続されたコンデンサから成
り、このコンデンサは第１のバスライン３１及び
第２のバスライン５２の配線容量を利用したもの
であつても良いし、また独立して形成したもので
あつても良い。また第１のバスライン３１及び第
２のバスライン３２の各ビツトと電源VDD間に
はＰチヤンネルMOSFET５６，５６′が接続さ
れ、ＰチヤンネルMOSFET５６，５６′の各々
のゲート電極には制御信号T1，T1′が印加され
る。このＰチヤンネルMOSFET５６，５６′は
データが送出される前のタイミングに於いて導通
状態になり、データ保持機能５４，５５のコンデ
ンサを充電するものであり、例えば第１のバスラ
イン３１にデータが送出される場合には制御信号
T1′に依り、ＰチヤンネルMOSFET５６′が導通
しデータ保持機能５５のコンデンサを充電する。

次に第３図のタイミングチヤートを参照してレ
ジスタ３５に記憶されたデータとレジスタ３７に
記憶されたデータとを交換する場合の動作を説明
する。

先ず各レジスタ３５，３７のデータ送出前の状
態は制御信号T1及びT1′は共にVDDレベル即ち
“１”レベルにありＰチヤンネルMOSFET５６，
５６′が遮断状態にあり、制御信号T2，T2′及び
駆動信号DR，DR′は“１”レベルであり、その
ＮチヤンネルMOSFET５３，５３′，５２，５
２′を遮断している。一方制御信号T3及びT3′は
“０”レベルにあり、信号CPは“０”レベル信号
CPは“１”レベルとなつており、従つてトラン
スミツシヨンゲート４１，４５は遮断状態、また
トランスミツシヨンゲート４２，４６は導通状態
にあり、インバータ３９，４０及びインバータ４
３，４６の帰還ループが形成されデータの記憶が
為されている。

次にプログラムに依つてデータの交換命令が生
じると、そのプログラムに依つて制御信号T1及
びT1′は第１期間ａに於いて“１”レベルから
“０”レベルになり、ＰチヤンネルMOSFET５
６，５６′を導通状態にする。従つて第１のバス
ライン３１及び第２のバスライン３２共にVDD
レベル即ち“１”レベルに引上げられ各々のデー
タ保持機能５４，５５のコンデンサに電圧VDD
が充電される。第２の期間ｂに於いて制御信号
T1及びT1′は再び“１”レベルとなりＰチヤンネ
ルMOSFET５６，５６′は遮断するが、コンデ
ンサには“１”レベルが保持されている。一方第
２の期間ｂに於いて制御信号T2及びT2′が“０”
レベルから“１”レベルになり、更に第１の期間
ａ、第２の期間ｂ、第３の期間ｃに於いて駆動信
号DR及びDR′が“１”レベルとなるために、Ｎ
チヤンネルMOSFET）５２，５２′，５３，５
３′は導通状態になり、レジスタ３５，３７の出
力が印加されたＮチヤンネルMOSFET５１，５
１′はレジスタ３５，３７の出力内容に応じて導
通あるいは遮断される。即ちレジスタ３５，３７
の出力内容が“０”レベルの時はＮチヤンネル
MOSFET５１，５１′は遮断されて第１のバス
ライン３１あるいは第２のバスライン３２のデー
タ保持機能５４，５５のコンデンサに充電された
“１”レベルは保持されたままとなり、一方レジ
スタ３５，３７の出力内容が“１”レベルのとき
は、ＮチヤンネルMOSFET５１，５１′は導通
状態となり第１のバスライン３１あるいは第２の
バスライン３２を接続するためデータ保持機能５
４，５５のコンデンサに充電された“１”レベル
は放電されて“０”レベルを保持する。尚レジス
タ３５，３７のラツチ回路に記憶されて出力され
るデータの論理と第１のバスライン３１、第２の
バスライン３２、第３のバスライン３３の論理は
逆になつている。即ちバスライン上の論理“０”
をレジスタ３５，３７に記憶させた場合、レジス
タ３５３７から出力される論理は“１”となる。

従つて第２の期間ｂに於いて、第１のバスライ
ン３１にはドライバ回路３８に依つてレジスタ３
７の内容に応じたデータが送出されると共にデー
タ保持機能５５に保持され、一方第２のバスライ
ン３２にはドライバ回路３６に依つてレジスタ３
５の内容に応じたデータが送出されデータ保持機
能５４に保持される。また第１のバスライン３１
に送出されたデータはALU３４を介して第３の
バスライン３３に送出される。この時ALU３４
は予じめ第１のバスライン３１のデータをそのま
ま出力する様制御されている。

次に第３の期間ｃに於いて、制御信号T2及び
T2′は“０”レベルになりドライバ回路３６，３
８のＮチヤンネルMOSEFT５３，５３′を遮断
し、第１のバスライン３１及び第２のバスライン
３２とレジスタ３５及びレジスタ３７とを切り放
すが、第１のバスライン３１及び第２のバスライ
ン３２のデータはデータ保持機能５４，５５に依
つて保持され続けられ、更に第３のバスライン３
３のデータも保持されている。この時、制御信号
LOAD2が“１”レベルにあり、レジスタ３７の
入力を第２のバスライン３２から取り込む様制御
されており、また制御信号LOAD2はORゲート
５７を介してANDゲート５８を導通状態にして
いる。この状態で制御信号T3及びT3′が“１”レ
ベルになるとレジスタ３５，３７のラツチ回路を
構成しているトランスミツシヨンゲート４２，４
６が遮断、トランスミツシヨンゲート４１，４５
が導通する。従つてレジスタ３７に於いては、第
２のバスライン３２に保持されているデータ（即
ちレジスタ３５に記憶されていたデータ）が各々
ANDゲート４７、NORゲート４９及びトランス
ミツシヨンゲート４５を介してインバータ４３に
印加され取り込まれる。またレジスタ３５に於い
ては、第１のバスライン３１に保持されているデ
ータ（即ちレジスタ３７に記憶されていたデー
タ）がALU３４を介して第３のバスライン３３
に出力され、更にトランスミツシヨンゲート４１
を介してインバータ３９に印加され取り込まれ
る。第３の期間ｃを過ぎて、制御信号T3及び
T3′が“０”レベルになるとトランスミツシヨン
ゲート４１，４５が遮断し、一方トランスミツシ
ヨンゲート４２，４６が導通することに依つて
各々のレジスタ３５，３７に取り込まれたデータ
が記憶される。

上述の動作に依つてレジスタ３５とレジスタ３
７の内容の交換が一度に行なえるのである。

第２図に示した実施例では第１のバスライン３
１及び第２のバスライン３２に設けられたデータ
保持機能５４，５５は配線容量あるいは別個に設
けられたコンデンサを用いていたが、この場合外
来ノイズに依つて保持されたデータが書き換えら
れたり、また低速動作の時にはリーク電流に依り
データが消えてしまう事もある。そこでバスライ
ンでのデータ保持を確実にするためにデータ保持
機能５４，５５にインバータ２個を用いた場合を
第４図に示す。

第４図に於いて５９は第２図に示された第１の
バスライン３１の１ビツト分を示すバスラインで
あり、５５′はバスライン５９に接続されたデー
タ保持機能である。バスライン５９には第２図で
示された如く制御信号T1′で制御されるＰチヤン
ネルMOSFET５６′と制御信号T2′、駆動信号
DR′及びレジスタ３７の出力が印加されたＮチヤ
ンネルMOSFET５１′，５２′，５３′で構成さ
れるドライバ回路３８′とが接続される。このデ
ータ保持機能５５′はインバータ６０，６１が２
段直列接続され、インバータ６０の出力とインバ
ータ６１の入力とが接続されて帰還ループを形成
する自己保持回路が用いられる確実なデータ保持
を行なつている。動作的には第２図に示した実施
例と全く同じであり、第１の期間ａに於いてデー
タ保持機能５５′に“１”レベルを記憶させ、第
２の期間ｂに於いてレジスタの内容に応じてドラ
イバ回路３８′が動作し、バスライン５９を“０”
レベルかあるいは“１”レベルのままにする。

また第２図に示されたドライバ回路３６，３８
はＮチヤンネルMOSFETで構成されたインバー
タであるが、トライステートインバータを用いる
こともできる。

第５図はトライステートインバータを用いた場
合であり、５９′は例えば第２図に於ける第１の
バスライン３１の１ビツト分を示すバスラインで
あり、バスライン５９′にはコンデンサあるいは
インバータを用いた自己保持回路のいずれかから
成るデータ保持機能５５′が接続される。ドライ
バ回路３８′はＰチヤンネルMOSFET６２，６
３とＮチヤンネルMOSFET６４，６５とが直列
接続されたトライステートインバータで構成さ
れ、ＰチヤンネルMOSFET６３とＮチヤンネル
MOSFET６４のゲートにはレジスタからの出力
が接続され、一方ＮチヤンネルMOSFET６５に
は制御信号T2と駆動信号DRとの論理積信号
T2・DRが接続され、ＰチヤンネルMOSFET６
２には2・が接続される。またバスライン５
９′への出力はＰチヤンネルMOSFET６３とＮ
チヤンネルMOSFET６４との接続点である。こ
のトライステートインバータに依れば通常は
T2・DR1が“０”レベルであり、Ｐチヤンネル
MOSFET６２とＮチヤンネルMOSFET６５が
遮断しているため、バスライン５９′は電気的に
浮いた状態にあり、データ送出のためT2・DRが
“１”レベルになるとバスライン５９′はレジスタ
の出力内容に応じて“０”レベルか“１”レベル
かに駆動される。この様にトライステートインバ
ータを用いることに依り、第２図に示した実施例
の如く第１の期間ａに於いて、予じめバスライン
５９′を“１”レベルにする必要が無くなり、制
御信号T1あるいはT1′が不要となる。

更に第２図に於けるドライバ回路３６，３８に
はその他種々の回路が利用できる。第６図ａに示
される回路は信号T2・DRで制御されるトランス
ミツシヨンゲート６６をバスラインとレジスタと
の間に設けたものであるが、この場合にはレジス
タの出力インピーダンスが十分に高い事が要求さ
れる。第６図ｂはトライステートインバータであ
り、ＰチヤンネルMOSFET６７とＮチヤンネル
MOSFET６８が直列接続され、その接続点とバ
スラインが接続され、ゲートにはORゲート６９
及びANDゲート７０の出力が印加され、レジス
タの出力が信号T2・DR及び2・に依つて制
御されている。即ち信号T2・DRが“０”レベル
の時はＰチヤンネルMOSFET６７及びＮチヤン
ネルMOSFET６８が共に遮断されており、バス
ラインは電気的に浮いた状態にあり、信号T2・
DRが“１”レベルの時はレジスタからの出力が
ゲートに印加され、バスラインを“０”レベルあ
るいは“１”レベルにする。第６図ｃもトライス
テートインバータであり、Ｐチヤンネル
MOSFET７１，７２とＮチヤンネルMOSFET
７３とが直列接続されて成り、Ｐチヤンネル
MOSFET７２及びＮチヤンネルMOSFET７３
のゲートには信号2・でレジスタの出力を制
御するNORゲート７４の出力が印加され、Ｐチ
ヤンネルMOSFET７１のゲートには信号2・
DRが接続されている。従つて信号2・が
“１”レベルの時にはＰチヤンネルMOSFET７
１及びＮチヤンネルMOSFET７３が遮断され、
バスラインは電気的に浮いた状態になり、信号
T2・DRが“０”レベルの時はレジスタの出力内
容に応じてバスラインが駆動される。その他色々
なドライバ回路が考えられるが、いずれの回路も
使用できる。

更に第２図に示されたレジスタ３５，３７に含
まれるラツチ回路はインバータ３９，４０，４
３，４４とトランスミツシヨンゲート４１，４
２，４５，４６に依つて構成されるが、第７図
ａ，ｂに示される様なリセツト端子付（無くても
良い）ラツチ回路を用いることもできる。これら
のラツチ回路の出力Ｑ，のいずれかをレジスタ
の出力として用いるかはバスラインの論理とラツ
チ回路の論理を考えて、入力とバスラインへの出
力とが一致する様に選ばれる。また第７図ａ，ｂ
に限らず色々なラツチ回路を使用することもでき
る。

従つて第２図の実施例から明らかな様に第１の
バスライン３１及び第２のバスライン３２にデー
タ保持機能５４，５５を設けることに依り、レジ
スタ３５，３７の内容を保持することができ、従
つてレジスタ３５，３７の各ビツトはラツチ回路
１つで構成することができ素子数が大幅に減少す
るものである。またレジスタ３５，３７に限らず
データ保持機能５４，５５を有する第１のバスラ
イン３１あるいは第２のバスライン３２に接続さ
れるレジスタはすべて各ビツト毎に１つのラツチ
回路を有するだけで構成できる。

上述の如く本発明に依ればバスラインにデータ
保持機能を設けることに依り、バスラインに接続
されるレジスタはすべて１ビツト毎に１つのラツ
チ回路で構成することができ、レジスタの素子数
及び占有面積が大幅に減少するものであり、また
バスラインのデータ保持機能に配線容量を利用し
た場合には特別な回路は不要となり、バスライン
毎に第１の期間ａで充電を行なうＰチヤンネル
MOSFETを設けるだけで良く、更にバスライン
のドライバ回路にトライステートインバータを用
いるとＰチヤンネルMOSFETが不必要となると
共に充電を行なう第１の期間ａも不要となるもの
であり、極めて構成が簡単となる。よつてマイク
ロコンピユータのチツプサイズが小さくなること
に依り製造時の収率向上にも貢献するものであ
る。尚、本発明はバスラインとレジスタとを有す
る論理回路すべてに実施できることは言うまでも
ない。

【図面の簡単な説明】

第１図は従来例を示す論理回路図、第２図は本
発明の実施例を示す論理回路図、第３図は第２図
に示された実施例の動作を説明するタイミングチ
ヤート、第４図は他の実施例を示す論理回路図、
第５図は第２図に示された実施例のドライバ回路
にトライステートインバータを用いた場合の論理
回路図、第６図ａ，ｂ，ｃはドライバ回路の他の
構成例を示す論理回路図、第７図ａ，ｂは第２図
に示されたレジスタの他の例を示す論理回路図で
ある。主な図面の説明、３１…第１のバスライン、３
２…第２のバスライン、３３…第３のバスライ
ン、３４…ALU、３５，３７…レジスタ、３６，
３８…ドライバ回路、５４，５５…データ保持機
能、５６，５６′…ＰチヤンネルMOSFET。

Claims

【特許請求の範囲】１複数のビツトからなるバスラインと該バスラ
インに接続されたレジスタの間でデータの転送を
行うデータ転送回路に於て、前記バスラインの各ビツト毎に設けられ、前記
レジスタから前記バスラインへのデータ転送後、
該データを自己保持するデータ保持回路と、所定の制御信号によつて駆動され前記レジスタ
に記憶されたデータと前記バスラインに送出する
ドライバ回路とを備え、前記レジスタに記憶されたデータが前記バスラ
インのデータ保持回路に記憶されることにより、
前記レジスタの各ビツトが１つのラツチ回路で構
成されることを特徴とするデータ転送回路。２特許請求の範囲第１項に於て、前記バスライ
ンに設けられたデータ保持回路は、前記バスライ
ンの配線容量であることを特徴とするデータ転送
回路。３特許請求の範囲第１項に於て、前記バスライ
ンに設けられたデータ保持回路は、インバータを
用いた自己保持回路であることを特徴とするデー
タ転送回路。４特許請求の範囲第１項に於て、前記バスライ
ンにデータを送出するドライバ回路は、トライス
テートインバータであることを特徴とするデータ
転送回路。