KR100319628B1 - 마이크로프로세서의 버스회로 - Google Patents
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Abstract
본 발명은 마이크로프로세서의 버스회로에 관한 것으로, 종래의 기술에 있어서는 데이터 버스의 커패시턴스 값이 커지게 되면 충방전하는데 걸리는 시간이 길어져 고속동작이 불가능하고, 고속으로 동작시키려면 드라이브 인버터의 크기도 커져야 함으로써, 칩 사이즈도 증가하게 되며, 또한 커패시턴스가 커지게 되면 충방전하는데 많은 전류가 소모되므로, 저전력 동작이 불가능해지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 롬(ROM) 및 에스램(SRAM)의 온-칩 메모리와, 타이머, 범용비동기송수신기(UART) 및 직렬입출력(SIO) 등의 기능블럭을 연결하여 구성한 마이크로프로세서에 있어서, 상기 기능블록의 데이터 버스들을 주위 데이터버스에 공통 연결한 후 제1, 제2인버터의 래치 및 클럭 인버터를 통해 내부 데이터 버스와 연결시켜 커패시턴스를 줄이도록 하는 데이터분리부를 더 포함하여 구성한 회로를 제공함으로써, 커패시턴스 값이 줄어들어 충방전 시간이 작게되고, 고속 동작이 가능해지며, 고속으로 동작하기 때문에 드라이브 인버터의 크기가 작아지므로, 칩 사이즈를 줄이 수 있게 되고, 또한 커패시턴스 값이 작아지게 되어 충방전하는데 적은 전류가 소모되므로, 저전력 동작이 가능해지는 효과가 있다.
Description
본 발명은 마이크로프로세서의 버스회로에 관한 것으로, 특히 내부 데이터 버스의 커패시턴스(capacitance) 로드값을 줄여 고속 및 저전압 동작이 가능하도록 하는 마이크로프로세서의 버스회로에 관한 것이다.
도 1은 종래 마이크로프로세서의 버스회로를 보인 예시도로서, 이에 도시된 바와 같이 내부 데이터 버스(ㅇ<31:0>)는 마이크로제어기 내의 모든 블록들에 의해 공유된다. 즉 롬(ROM, 10), 에스램(SRAM, 11) 등의 온-칩(On-chip) 메모리와, 타이머(12), 범용비동기송수신기(UART, 13) 및 직렬입출력(SIO, 14) 등의 주위의 기능블럭 데이터 버스들은 모두 공유되어 있다.
이때, 각 기능블럭들의 레지스터(Reg) 부분은 도 2에 도시된 바와 같이 구성되는데, 데이터 버스에 연결된 모든 인버터(클럭 인버터 포함)들은 고유의 커패시턴스 (capacitance) 값을 가지고 있으며, 데이터 버스에 연결된 회로의 숫자가 많을 수록 전체 커패시턴스 값은 커지게 된다. 즉 도 1을 다시 모델링하여 간략하게 보인 도 3에 도시된 바와 같이 데이터 버스의 커패시턴스 값이 커질수록 충방전하는데 오랜 시간이 걸리며, 또한 충방전을 완전하게 하기 위해서는 드라이브 인버터의 크기도 커지게 하여야 된다.
상기에서와 같이 종래의 기술에 있어서는 데이터 버스의 커패시턴스 값이 커지게 되면 충방전하는데 걸리는 시간이 길어져 고속동작이 불가능하고, 고속으로 동작시키려면 드라이브 인버터의 크기도 커져야 함으로써, 칩 사이즈도 증가하게 되며, 또한 커패시턴스가 커지게 되면 충방전하는데 많은 전류가 소모되므로, 저전력 동작이 불가능해지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 기능블록의 데이터 버스들을 모아 별도의 데이터 버스를 통해 내부 데이터 버스에 연결하여 내부 데이터 버스의 커패시턴스(capacitance) 로드값을 줄임으로써, 고속 및 저전압 동작이 가능하도록 하는 회로를 제공함에 그 목적이 있다.
도 1은 종래 마이크로프로세서의 버스회로를 보인 예시도.
도 2는 도 1에서 레지스터의 구성을 보인 회로도.
도 3은 도 1을 모델링하여 간략하게 보인 회로도.
도 4는 도 1의 동작 타이밍도.
도 5는 본 발명 마이크로프로세서의 버스회로의 구성을 보인 예시도.
도 6은 도 5의 동작 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10 : ROM 11 : SRAM
12 : 타이머 13 : UART
14 : SIO I1∼I3 : 인버터
이와 같은 목적을 달성하기 위한 본 발명 마이크로프로세서의 버스회로의 구성은, 롬(ROM) 및 에스램(SRAM)의 온-칩 메모리와, 타이머, 범용비동기송수신기(UART) 및 직렬입출력(SIO) 등의 기능블럭을 연결하여 구성한 마이크로프로세서에 있어서, 상기 기능블록의 데이터 버스들을 주위 데이터 버스에 공통 연결한후 제1, 제2 인버터의 래치 및 클럭 인버터를 통해 내부 데이터 버스와 연결시켜 커패시턴스를 줄이도록 하는 데이터분리부를 더 포함하여 구성한 것을 특징으로 한다.
상기 데이터분리부는 입력단을 노드1을 통해 주위 데이터 버스를 경유하여 복수개의 기능블록에 각각 연결한 제1 인버터의 출력단을 노드2에 연결하고, 입력단을 상기 노드2에 연결한 제2 인버터의 출력단을 상기 노드1에 연결하며, 입력단을 상기 노드2에 연결한 클럭 인버터의 출력단을 내부 데이터 버스에 연결하여 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과같다.
도 5는 본 발명 마이크로프로세서의 버스회로의 구성을 보인 예시도로서, 이에 도시한 바와 같이 도 1의 구성인 롬(ROM, 10) 및 에스램(SRAM, 11)의 온-칩 메모리와, 타이머(12), 범용비동기송수신기(UART, 13) 및 직렬입출력(SIO, 14) 등의 기능블럭과, 입력단을 노드1을 통해 데이터 버스(PERI DATA BUS)(이하 '주위 데이터 버스'라 약칭함)를 경유하여 상기 기능블록(12∼14)에 각각 연결한 제1 인버터(I1)의 출력단을 노드2에 연결하고, 입력단을 상기 노드2에 연결한 제2 인버터(I2)의 출력단을 상기 노드1에 연결하며, 입력단을 상기 노드2에 연결한 클럭 인버터(I3)의 출력단을 내부 데이터 버스에 연결하여, 상기 기능블록(12∼14)의 데이터버스들과 상기 내부 데이터 버스를 분리시켜 커패시턴스를 줄이도록 하는 데이터분리부로 구성한다.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도 6을 참조하여 설명하면 다음과 같다.
도 6은 본 발명의 동작 타이밍도로서, 이에 도시한 바와 같이 기능불록의 데이터를 판독(READ)할 경우 해당하는 기능블록의 레지스터를 시스템 클럭에 동기시켜 인에이블시킨 후, 주위 데이터 버스에 데이터가 실리면 그 데이터는 제1, 제2인버터(I1, I2)에 의해 래치되고, 데이터분리부의 클럭 인버터(I3)로 인가하는 신호(PERILE)를 인에이블하여 내부 데이터 버스에 데이터를 전송한 후 순차적으로 신호(DATALE)를 인에이불시킨다.
이때, 노드3의 커패시턴스 값은 매우 적으므로 상기 신호(DATALE)의 인에이블 시간이 매우 짧아도 데이터는 충분히 내부 데이터 버스에서 노드3으로 전송된다. 상기 노드3으로 전송된 데이터는 중앙처리장치(CPU)로 입력되고, 상기 신호(DATALE)가 디스에이블되면 전송 게이트가 턴-온되어 데이터를 래치시키게 된다.
또한, 도 1에서 데이터 버스의 커패시턴스 값은 (CROM) + (CSRAM) + (CUART) + (CSIO) + (CTIMER)이고, 도 5에서 데이터 버스의 커패시턴스 값은 (CROM) + (CSRAM) + (CPeri)이므로, 도 1과 비교하여 약 ⅓로 줄어들어 충방전 시간이 줄어들게 된다.
이상에서 설명한 바와 같이 본 발명 마이크로프로세서의 버스회로는 커패시턴스 값이 줄어들어 충방전 시간을 작게 함으로써, 고속 동작이 가능해지고, 고속으로 동작하기 때문에 드라이브 인버터의 크기가 작아지므로, 칩 사이즈를 줄이 수 있게 되며, 또한 커패시턴스 값이 작아지게 되어 충방전하는데 적은 전류가 소모되므로, 저전력 동작이 가능해지는 효과가 있다.
Claims (2)
- 롬(ROM) 및 에스램(SRAM)의 온-칩 메모리와, 타이머, 범용비동기송수신기(UART) 및 직렬입출력(SIO) 등의 기능블럭을 내부 데이터 버스에 연결하여 구성한 마이크로프로세서에 있어서, 상기 기능블록의 데이터 버스들을 주위 데이터 버스에 공통 연결한 후 제1, 제2인버터의 래치 및 클럭 인버터를 통해 상기 내부 데이터 버스와 연결시켜 커패시턴스를 줄이도록 하는 데이터분리부를 더 포함하여 구성된 것을 특징으로 하는 마이크로프로세서의 버스회로.
- 제1항에 있어서, 상기 데이터분리부는 주위 데이터 버스에 데이터가 실리면 클럭 인버터에 인에이블 신호를 입력하게 구성된 것을 특징으로 하는 마이크로프로세서의 버스회로.
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| KR1019990023957A KR100319628B1 (ko) | 1999-06-24 | 1999-06-24 | 마이크로프로세서의 버스회로 |
Applications Claiming Priority (1)
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| KR1019990023957A KR100319628B1 (ko) | 1999-06-24 | 1999-06-24 | 마이크로프로세서의 버스회로 |
Publications (2)
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1999
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