JP2752030B2 - ローカルエリアネットワーク回線における信号送受信装置 - Google Patents
ローカルエリアネットワーク回線における信号送受信装置Info
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Description
【０００１】
【産業上の利用分野】本発明は、互いに隔たった複数の
信号送受信装置（これをノードという）を結合して情報
交換するためのローカルエリアネットワーク（以下、Ｌ
ＡＮという）回線における信号送受信装置に関するもの
である。
信号送受信装置（これをノードという）を結合して情報
交換するためのローカルエリアネットワーク（以下、Ｌ
ＡＮという）回線における信号送受信装置に関するもの
である。
【０００２】
【従来の技術】従来、ＬＡＮ回線に接続される各ノード
において、ＬＡＮ回線未使用時に消費電流を削減するモ
ード（これをＳＬＥＥＰモードという）に入り、いずれ
かのノードからＬＡＮ回線に信号が出力されたことを検
知して通信可能状態に復帰する機能（これをＷＡＫＥ−
ＵＰ機能という）を有するＬＡＮ用の送／受信回路が提
案されており、その一構成例を図２に示す。図２は、従
来のＬＡＮ回線システムの概略の構成図である。このＬ
ＡＮ回線システムは、２本のワイヤ（ツイストペア線）
によりネットワークを構成した差動型バス構造となって
おり、ＢＵＳ（−）線１、及びＢＵＳ（＋）線２を有し
ている。ＢＵＳ（−）線１はプルアップ抵抗３を介して
電源電位ＶＤＤに、ＢＵＳ（＋）線２はプルダウン抵抗
４を介して接地電位ＧＮＤに、それぞれ接続されてい
る。ＢＵＳ（−）線１、及びＢＵＳ（＋）線２のデュア
ルワイヤには、マスタデバイス機能を持つ複数の信号送
受信装置（ノード）１０−１，１０−２，１０−３，…
が接続されている。各ノード１０−１，１０−２，１０
−３，…は、送信回路、受信回路、及びアービタ等を有
し、それぞれマスタとなってデータを送受信することが
可能な構成になっている。
において、ＬＡＮ回線未使用時に消費電流を削減するモ
ード（これをＳＬＥＥＰモードという）に入り、いずれ
かのノードからＬＡＮ回線に信号が出力されたことを検
知して通信可能状態に復帰する機能（これをＷＡＫＥ−
ＵＰ機能という）を有するＬＡＮ用の送／受信回路が提
案されており、その一構成例を図２に示す。図２は、従
来のＬＡＮ回線システムの概略の構成図である。このＬ
ＡＮ回線システムは、２本のワイヤ（ツイストペア線）
によりネットワークを構成した差動型バス構造となって
おり、ＢＵＳ（−）線１、及びＢＵＳ（＋）線２を有し
ている。ＢＵＳ（−）線１はプルアップ抵抗３を介して
電源電位ＶＤＤに、ＢＵＳ（＋）線２はプルダウン抵抗
４を介して接地電位ＧＮＤに、それぞれ接続されてい
る。ＢＵＳ（−）線１、及びＢＵＳ（＋）線２のデュア
ルワイヤには、マスタデバイス機能を持つ複数の信号送
受信装置（ノード）１０−１，１０−２，１０−３，…
が接続されている。各ノード１０−１，１０−２，１０
−３，…は、送信回路、受信回路、及びアービタ等を有
し、それぞれマスタとなってデータを送受信することが
可能な構成になっている。
【０００３】例えば、ノード１０−１では、受信回路で
ある差動コンパレータ１１と、送信回路を構成するＮＰ
Ｎトランジスタ１２及びＰＮＰトランジスタ１３と、そ
れらの差動コンパレータ１１及びトランジスタ１２，１
３を制御する通信制御回路１４とを、備えている。差動
コンパレータ１１は、ＢＵＳ（−）線１及びＢＵＳ
（＋）線２上のディジタルデータを受信して通信制御回
路１４へ与える回路であり、その（−）入力端子がＢＵ
Ｓ（−）線１に、（＋）入力端子がＢＵＳ（＋）線２に
それぞれ接続され、さらに出力端子が通信制御回路１４
に接続されている。トランジスタ１３，１４は、通信制
御回路１４の出力制御信号で駆動されてディジタルデー
タをＢＵＳ（−）線１及びＢＵＳ（＋）線２へ出力する
トランジスタであり、その一方のトランジスタ１２のコ
レクタがＢＵＳ（−）線１に、エミッタがＧＮＤに、そ
れぞれ接続されている。他方のトランジスタ１３のエミ
ッタはＶＤＤに、コレクタはＢＵＳ（＋）線２に、それ
ぞれ接続されている。通信制御回路１４は、バス占有権
の制御を行うアービタ、差動コンパレータ１１の出力に
基づきメッセージデータをデコードするメッセージデコ
ーダ、ＢＵＳ（−）線１とＢＵＳ（＋）線２上のデータ
をデコード（サンプリング）するためのサンプルクロッ
ク発生回路、トランジスタ１２，１３を駆動するための
送信データを生成する送信データ生成回路、及び水晶等
の発振回路等で構成され、外部のユニット制御マイクロ
コンピュータ等から与えられるＳＬＥＥＰ制御信号ＣＳ
により、ＳＬＥＥＰモードへ移行して内部の発振回路等
を停止させる回路である。
ある差動コンパレータ１１と、送信回路を構成するＮＰ
Ｎトランジスタ１２及びＰＮＰトランジスタ１３と、そ
れらの差動コンパレータ１１及びトランジスタ１２，１
３を制御する通信制御回路１４とを、備えている。差動
コンパレータ１１は、ＢＵＳ（−）線１及びＢＵＳ
（＋）線２上のディジタルデータを受信して通信制御回
路１４へ与える回路であり、その（−）入力端子がＢＵ
Ｓ（−）線１に、（＋）入力端子がＢＵＳ（＋）線２に
それぞれ接続され、さらに出力端子が通信制御回路１４
に接続されている。トランジスタ１３，１４は、通信制
御回路１４の出力制御信号で駆動されてディジタルデー
タをＢＵＳ（−）線１及びＢＵＳ（＋）線２へ出力する
トランジスタであり、その一方のトランジスタ１２のコ
レクタがＢＵＳ（−）線１に、エミッタがＧＮＤに、そ
れぞれ接続されている。他方のトランジスタ１３のエミ
ッタはＶＤＤに、コレクタはＢＵＳ（＋）線２に、それ
ぞれ接続されている。通信制御回路１４は、バス占有権
の制御を行うアービタ、差動コンパレータ１１の出力に
基づきメッセージデータをデコードするメッセージデコ
ーダ、ＢＵＳ（−）線１とＢＵＳ（＋）線２上のデータ
をデコード（サンプリング）するためのサンプルクロッ
ク発生回路、トランジスタ１２，１３を駆動するための
送信データを生成する送信データ生成回路、及び水晶等
の発振回路等で構成され、外部のユニット制御マイクロ
コンピュータ等から与えられるＳＬＥＥＰ制御信号ＣＳ
により、ＳＬＥＥＰモードへ移行して内部の発振回路等
を停止させる回路である。
【０００４】次に、動作を説明する。通常動作時におい
ては、各ノード１０−１，１０−２，１０−３，…内の
全ての回路が動作状態になっており、ＢＵＳ（−）線１
及びＢＵＳ（＋）線２上のデータをサンプリング（デコ
ード）するためのサンプリングクロック発生回路や、水
晶等の発振回路も常に動作しており、該ＢＵＳ（−）線
１及びＢＵＳ（＋）線２の状態を常にモニタしている。
例えば、ノード１０−１からノード１０−２へデータを
送信する場合、該ノード１０−１内のトランジスタ１
２，１３によって送信先のアドレスやメッセージデータ
等をＢＵＳ（−）線１及びＢＵＳ（＋）線２へ出力す
る。すると、ノード１０−２では、ＢＵＳ（−）線１及
びＢＵＳ（＋）線２上のデータを差動コンパレータ１１
で受信し、その受信信号を通信制御回路１４へ与える。
通信制御回路１４では、差動コンパレータ１１の出力を
デコードし、ノード１０−１からのデータが自己宛ての
ものか否かを判断し、自己宛てのものであれば、その応
答信号をトランジスタ１２，１３によってノード１０−
１へ返送する。その後、ノード１０−１からノード１０
−２へ通信用のデータが送られる。このとき、他のノー
ド１０−３，…では、通信制御回路１４内のアービタに
よって送信動作や受信動作が停止される。
ては、各ノード１０−１，１０−２，１０−３，…内の
全ての回路が動作状態になっており、ＢＵＳ（−）線１
及びＢＵＳ（＋）線２上のデータをサンプリング（デコ
ード）するためのサンプリングクロック発生回路や、水
晶等の発振回路も常に動作しており、該ＢＵＳ（−）線
１及びＢＵＳ（＋）線２の状態を常にモニタしている。
例えば、ノード１０−１からノード１０−２へデータを
送信する場合、該ノード１０−１内のトランジスタ１
２，１３によって送信先のアドレスやメッセージデータ
等をＢＵＳ（−）線１及びＢＵＳ（＋）線２へ出力す
る。すると、ノード１０−２では、ＢＵＳ（−）線１及
びＢＵＳ（＋）線２上のデータを差動コンパレータ１１
で受信し、その受信信号を通信制御回路１４へ与える。
通信制御回路１４では、差動コンパレータ１１の出力を
デコードし、ノード１０−１からのデータが自己宛ての
ものか否かを判断し、自己宛てのものであれば、その応
答信号をトランジスタ１２，１３によってノード１０−
１へ返送する。その後、ノード１０−１からノード１０
−２へ通信用のデータが送られる。このとき、他のノー
ド１０−３，…では、通信制御回路１４内のアービタに
よって送信動作や受信動作が停止される。
【０００５】ここで、ユニット制御マイクロコンピュー
タ等から出力されたＳＬＥＥＰ制御信号ＣＳが各ノード
１０−１，１０−２，１０−３，…へ与えられると、そ
れらの各ノード１０−１，１０−２，１０−３，…内の
通信制御回路１４が、ＳＬＥＥＰモードへ移行し、内部
の発振回路等を停止させる等して、低消費電流状態に設
定する。なお、ＳＬＥＥＰモードへの移行方法として
は、例えば、ＢＵＳ（−）線１及びＢＵＳ（＋）線２の
状態がパッシブ状態（バス・アイドル状態）であること
を差動コンパレータ１１の出力によって通信制御回路１
４が検出し、内部に設けたタイマで所定時間以上そのパ
ッシブ状態が継続した場合、該通信制御回路１４自身が
自動でＳＬＥＥＰモードへ移行する方法もある。
タ等から出力されたＳＬＥＥＰ制御信号ＣＳが各ノード
１０−１，１０−２，１０−３，…へ与えられると、そ
れらの各ノード１０−１，１０−２，１０−３，…内の
通信制御回路１４が、ＳＬＥＥＰモードへ移行し、内部
の発振回路等を停止させる等して、低消費電流状態に設
定する。なお、ＳＬＥＥＰモードへの移行方法として
は、例えば、ＢＵＳ（−）線１及びＢＵＳ（＋）線２の
状態がパッシブ状態（バス・アイドル状態）であること
を差動コンパレータ１１の出力によって通信制御回路１
４が検出し、内部に設けたタイマで所定時間以上そのパ
ッシブ状態が継続した場合、該通信制御回路１４自身が
自動でＳＬＥＥＰモードへ移行する方法もある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、ＳＬＥＥＰ移行後も、所定ノードの通信
開始要求を監視及び検出するために、ＢＵＳ（−）線１
及びＢＵＳ（＋）線２上の信号の状態を監視する必要が
あるため、受信回路である差動コンパレータ１１の電源
をオフにすることができず、少なくとも数１０μＡ〜数
１００μＡオーダの電流消費が避けられない。そのた
め、ＢＵＳ（−）線１及びＢＵＳ（＋）線２に接続され
ているノード数が多ければ多い程、その電流消費が大き
く、低消費電力化ができないという問題点があった。ま
た、低消費電力化の実現のため、差動コンパレータ１１
の電流供給まで停止してしまうと、バスの変化、即ち所
定ノードの通信開始要求を監視及び検出することができ
ず、ＳＬＥＥＰ機能として不完全なものになるという問
題が生じ、それらを解決することが困難であった。本発
明は、前記従来技術が持っていた課題として、ＳＬＥＥ
Ｐ中の電流消費が大きくなるという点について解決した
ＬＡＮ回線における信号送受信装置を提供するものであ
る。
成の装置では、ＳＬＥＥＰ移行後も、所定ノードの通信
開始要求を監視及び検出するために、ＢＵＳ（−）線１
及びＢＵＳ（＋）線２上の信号の状態を監視する必要が
あるため、受信回路である差動コンパレータ１１の電源
をオフにすることができず、少なくとも数１０μＡ〜数
１００μＡオーダの電流消費が避けられない。そのた
め、ＢＵＳ（−）線１及びＢＵＳ（＋）線２に接続され
ているノード数が多ければ多い程、その電流消費が大き
く、低消費電力化ができないという問題点があった。ま
た、低消費電力化の実現のため、差動コンパレータ１１
の電流供給まで停止してしまうと、バスの変化、即ち所
定ノードの通信開始要求を監視及び検出することができ
ず、ＳＬＥＥＰ機能として不完全なものになるという問
題が生じ、それらを解決することが困難であった。本発
明は、前記従来技術が持っていた課題として、ＳＬＥＥ
Ｐ中の電流消費が大きくなるという点について解決した
ＬＡＮ回線における信号送受信装置を提供するものであ
る。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、ＬＡＮ回線における
信号送受信装置において、送信データをＬＡＮ回線へ出
力する送信回路と、電流源部を有する差動コンパレータ
で構成され前記ＬＡＮ回線上のデータを受信する受信回
路であって、ＳＬＥＥＰ指令信号に応答して該電流源部
の電流経路を遮断する電流遮断手段を有する前記受信回
路と、相補型ＭＯＳトランジスタ（以下、ＣＭＯＳとい
う）で構成され前記ＬＡＮ回線上の信号変化を検出して
ＷＡＫＥ−ＵＰ指令信号を出力する信号変化検出回路
と、前記送信回路及び前記受信回路の送受信動作を制御
する通信制御回路であって、ＳＬＥＥＰ中は前記ＳＬＥ
ＥＰ指令信号を出力すると共に前記ＷＡＫＥ−ＵＰ指令
信号が出力されたか否かを監視し、前記ＷＡＫＥ−ＵＰ
指令信号を受信したときは前記ＳＬＥＥＰ指令信号の出
力を中止すると共に前記信号変化検出回路の動作を停止
させるスリープ／ウエイク・アップ（以下、ＳＬＥＥＰ
／ＷＡＫＥ−ＵＰという）制御手段を備えた前記通信制
御回路とを、備えている。第２の発明では、第１の発明
において、前記信号変化検出回路を、ディジタル的にエ
ッジ検出を行うエッジ検出回路で構成している。
に、本発明のうちの第１の発明は、ＬＡＮ回線における
信号送受信装置において、送信データをＬＡＮ回線へ出
力する送信回路と、電流源部を有する差動コンパレータ
で構成され前記ＬＡＮ回線上のデータを受信する受信回
路であって、ＳＬＥＥＰ指令信号に応答して該電流源部
の電流経路を遮断する電流遮断手段を有する前記受信回
路と、相補型ＭＯＳトランジスタ（以下、ＣＭＯＳとい
う）で構成され前記ＬＡＮ回線上の信号変化を検出して
ＷＡＫＥ−ＵＰ指令信号を出力する信号変化検出回路
と、前記送信回路及び前記受信回路の送受信動作を制御
する通信制御回路であって、ＳＬＥＥＰ中は前記ＳＬＥ
ＥＰ指令信号を出力すると共に前記ＷＡＫＥ−ＵＰ指令
信号が出力されたか否かを監視し、前記ＷＡＫＥ−ＵＰ
指令信号を受信したときは前記ＳＬＥＥＰ指令信号の出
力を中止すると共に前記信号変化検出回路の動作を停止
させるスリープ／ウエイク・アップ（以下、ＳＬＥＥＰ
／ＷＡＫＥ−ＵＰという）制御手段を備えた前記通信制
御回路とを、備えている。第２の発明では、第１の発明
において、前記信号変化検出回路を、ディジタル的にエ
ッジ検出を行うエッジ検出回路で構成している。
【０００８】
【作用】第１の発明によれば、以上のようにＬＡＮ回線
における信号送受信装置を構成したので、ＳＬＥＥＰ／
ＷＡＫＥ−ＵＰ制御手段は、ＳＬＥＥＰ状態に入る際
に、電力消費量の大きな受信回路を非能動状態に設定す
ると共に、スタティック（静止）状態で電流消費の極め
て少ないＣＭＯＳで構成された信号変化検出回路（例え
ば、スタティック状態で電源電流が約０μＡ程度になる
回路）を能動状態に切り換える。これにより、ＳＬＥＥ
Ｐ中は、ＬＡＮ回線上のデータ伝送開始を信号変化検出
回路が検出することになる。この信号変化検出回路によ
ってデータ伝送開始が検出された後は、ＳＬＥＥＰ／Ｗ
ＡＫＥ−ＵＰ制御手段が、信号変化検出回路から、ノイ
ズや長距離伝送に強い受信回路に切り換えてその受信回
路を能動状態に戻す。第２の発明によれば、エッジ検出
回路でＬＡＮ回線上のデータ伝送開始を検出する。
における信号送受信装置を構成したので、ＳＬＥＥＰ／
ＷＡＫＥ−ＵＰ制御手段は、ＳＬＥＥＰ状態に入る際
に、電力消費量の大きな受信回路を非能動状態に設定す
ると共に、スタティック（静止）状態で電流消費の極め
て少ないＣＭＯＳで構成された信号変化検出回路（例え
ば、スタティック状態で電源電流が約０μＡ程度になる
回路）を能動状態に切り換える。これにより、ＳＬＥＥ
Ｐ中は、ＬＡＮ回線上のデータ伝送開始を信号変化検出
回路が検出することになる。この信号変化検出回路によ
ってデータ伝送開始が検出された後は、ＳＬＥＥＰ／Ｗ
ＡＫＥ−ＵＰ制御手段が、信号変化検出回路から、ノイ
ズや長距離伝送に強い受信回路に切り換えてその受信回
路を能動状態に戻す。第２の発明によれば、エッジ検出
回路でＬＡＮ回線上のデータ伝送開始を検出する。
【０００９】
【実施例】図１は、本発明の実施例を示すツイストペア
線によるＬＡＮ回線システムの概略の構成図である。こ
のＬＡＮ回線システムは、多重通信用のＢＵＳ（−）線
２１及びＢＵＳ（＋）線２２を有し、そのＢＵＳ（−）
線２１がプルアップ抵抗２３を介して電源電位ＶＤＤに
接続され、さらにＢＵＳ（＋）線２２がプルダウン抵抗
２４を介して接地電位ＧＮＤに接続されている。多重通
信では、このＢＵＳ（−）線２１及びＢＵＳ（＋）線２
２を、マスタデバイス機能を持つ複数の信号送受信装置
（ノード）３０−１，３０−２，３０−３，…で共用し
て使っている。各ノード３０−１，３０−２，３０−
３，…では、入力回路である受信回路と出力回路である
送信回路とが、同一の回路構成である。例えば、ノード
３０−１では、ＢＵＳ（−）線２１、及びＢＵＳ（＋）
線２２上のディジタルデータを受信する受信回路（例え
ば、電流遮断機能付き差動コンパレータ）４０と、ディ
ジタルデータを該ＢＵＳ（−）線２１及びＢＵＳ（＋）
線２２へ出力するＮＰＮトランジスタ５１及びＰＮＰト
ランジスタ５２からなる送信回路と、ＳＬＥＥＰ／ＷＡ
ＫＥ−ＵＰ制御手段６１を有する通信制御回路６０と、
該ＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上の信号
の変化を検出してその結果を該通信制御回路６０へ伝え
る信号変化検出回路（例えば、エッジ検出回路）７０と
を、備えている。
線によるＬＡＮ回線システムの概略の構成図である。こ
のＬＡＮ回線システムは、多重通信用のＢＵＳ（−）線
２１及びＢＵＳ（＋）線２２を有し、そのＢＵＳ（−）
線２１がプルアップ抵抗２３を介して電源電位ＶＤＤに
接続され、さらにＢＵＳ（＋）線２２がプルダウン抵抗
２４を介して接地電位ＧＮＤに接続されている。多重通
信では、このＢＵＳ（−）線２１及びＢＵＳ（＋）線２
２を、マスタデバイス機能を持つ複数の信号送受信装置
（ノード）３０−１，３０−２，３０−３，…で共用し
て使っている。各ノード３０−１，３０−２，３０−
３，…では、入力回路である受信回路と出力回路である
送信回路とが、同一の回路構成である。例えば、ノード
３０−１では、ＢＵＳ（−）線２１、及びＢＵＳ（＋）
線２２上のディジタルデータを受信する受信回路（例え
ば、電流遮断機能付き差動コンパレータ）４０と、ディ
ジタルデータを該ＢＵＳ（−）線２１及びＢＵＳ（＋）
線２２へ出力するＮＰＮトランジスタ５１及びＰＮＰト
ランジスタ５２からなる送信回路と、ＳＬＥＥＰ／ＷＡ
ＫＥ−ＵＰ制御手段６１を有する通信制御回路６０と、
該ＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上の信号
の変化を検出してその結果を該通信制御回路６０へ伝え
る信号変化検出回路（例えば、エッジ検出回路）７０と
を、備えている。
【００１０】差動コンパレータ４０の（＋）入力端子４
１はＢＵＳ（＋）線２２に、（−）入力端子４２はＢＵ
Ｓ（−）線２１にそれぞれ接続され、その出力端子４３
が通信制御回路６０に接続されている。この差動コンパ
レータ４０は、通信制御回路６０からのＳＬＥＥＰ指令
信号Ｓ６０ａを入力するＳＬＥＥＰ制御端子４４を有
し、該ＳＬＥＥＰ指令信号Ｓ６０ａによって内部の電流
経路を遮断する回路構成になっている。送信回路を構成
するトランジスタ５１，５２は、通信制御回路６０の出
力制御信号によってベース制御されるもので、そのトラ
ンジスタ５１のコレクタがＢＵＳ（−）線２１に、トラ
ンジスタ５２のコレクタがＢＵＳ（＋）線２２に、それ
ぞれ接続されている。トランジスタ５１のエミッタはＧ
ＮＤに、トランジスタ５２のエミッタはＶＤＤに、それ
ぞれ接続されている。
１はＢＵＳ（＋）線２２に、（−）入力端子４２はＢＵ
Ｓ（−）線２１にそれぞれ接続され、その出力端子４３
が通信制御回路６０に接続されている。この差動コンパ
レータ４０は、通信制御回路６０からのＳＬＥＥＰ指令
信号Ｓ６０ａを入力するＳＬＥＥＰ制御端子４４を有
し、該ＳＬＥＥＰ指令信号Ｓ６０ａによって内部の電流
経路を遮断する回路構成になっている。送信回路を構成
するトランジスタ５１，５２は、通信制御回路６０の出
力制御信号によってベース制御されるもので、そのトラ
ンジスタ５１のコレクタがＢＵＳ（−）線２１に、トラ
ンジスタ５２のコレクタがＢＵＳ（＋）線２２に、それ
ぞれ接続されている。トランジスタ５１のエミッタはＧ
ＮＤに、トランジスタ５２のエミッタはＶＤＤに、それ
ぞれ接続されている。
【００１１】通信制御回路６０は、バス占有権の制御を
行うアービタ、差動コンパレータ４０の出力をデコード
して受信データの取り込みを行うデコーダ、送信データ
を生成してトランジスタ５１，５２のベース制御を行う
送信データ生成回路、ＢＵＳ（−）線２１とＢＵＳ
（＋）線２２上のディジタルデータをサンプリング（デ
コード）するためのサンプルクロック発生回路、及び水
晶等の発振回路等を有する他に、ＳＬＥＥＰ／ＷＡＫＥ
−ＵＰ制御手段６１を備えている。ＳＬＥＥＰ／ＷＡＫ
Ｅ−ＵＰ制御手段６１は、ホストＣＰＵ（中央処理装
置）等から送られてくるＳＬＥＥＰ制御信号ＣＳに基づ
きＳＬＥＥＰモードへ移行し、差動コンパレータ４０の
電源電流を停止するために該差動コンパレータ４０のＳ
ＬＥＥＰ制御端子４４へＳＬＥＥＰ指令信号Ｓ６０ａを
出力すると共に、エッジ検出回路７０の出力端子７３か
ら出力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３をデコード
して他のノード３０−２，３０−３，…からの通信開始
要求があったことを確認すると、初期化信号Ｓ６０ｂを
該エッジ検出回路７０のリセット端子７４へ与えて通常
動作モードへ移行する機能を有している。エッジ検出回
路７０は、その入力端子７１，７２がＢＵＳ（−）線２
１及びＢＵＳ（＋）線２２にそれぞれ接続されており、
該入力端子７１，７２からの入力信号の変化（例えば、
“１”→“０”、“０”→“１”等の変化）をとらえ、
変化があった場合、そのことをＷＡＫＥ−ＵＰ指令信号
Ｓ７３として出力端子７３から出力して通信制御回路６
０内のＳＬＥＥＰ／ＷＡＫＥ−ＵＰ制御手段６１へ知ら
せる回路である。
行うアービタ、差動コンパレータ４０の出力をデコード
して受信データの取り込みを行うデコーダ、送信データ
を生成してトランジスタ５１，５２のベース制御を行う
送信データ生成回路、ＢＵＳ（−）線２１とＢＵＳ
（＋）線２２上のディジタルデータをサンプリング（デ
コード）するためのサンプルクロック発生回路、及び水
晶等の発振回路等を有する他に、ＳＬＥＥＰ／ＷＡＫＥ
−ＵＰ制御手段６１を備えている。ＳＬＥＥＰ／ＷＡＫ
Ｅ−ＵＰ制御手段６１は、ホストＣＰＵ（中央処理装
置）等から送られてくるＳＬＥＥＰ制御信号ＣＳに基づ
きＳＬＥＥＰモードへ移行し、差動コンパレータ４０の
電源電流を停止するために該差動コンパレータ４０のＳ
ＬＥＥＰ制御端子４４へＳＬＥＥＰ指令信号Ｓ６０ａを
出力すると共に、エッジ検出回路７０の出力端子７３か
ら出力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３をデコード
して他のノード３０−２，３０−３，…からの通信開始
要求があったことを確認すると、初期化信号Ｓ６０ｂを
該エッジ検出回路７０のリセット端子７４へ与えて通常
動作モードへ移行する機能を有している。エッジ検出回
路７０は、その入力端子７１，７２がＢＵＳ（−）線２
１及びＢＵＳ（＋）線２２にそれぞれ接続されており、
該入力端子７１，７２からの入力信号の変化（例えば、
“１”→“０”、“０”→“１”等の変化）をとらえ、
変化があった場合、そのことをＷＡＫＥ−ＵＰ指令信号
Ｓ７３として出力端子７３から出力して通信制御回路６
０内のＳＬＥＥＰ／ＷＡＫＥ−ＵＰ制御手段６１へ知ら
せる回路である。
【００１２】図３は、図１に示すＳＬＥＥＰ機能付きの
差動コンパレータ４０の構成例を示す回路図である。こ
の差動コンパレータ４０は、ＳＬＥＥＰ状態において入
力レベルによらず電流経路をオフし、消費電流を低減す
る回路を内蔵しており、例えば、差動部、電流源部、及
び出力部を有し、それらがカレントミラー回路で構成さ
れ、ＳＬＥＥＰ状態において電流源部の電流経路をオフ
し、さらに電流供給用ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳという）５０のゲート電圧をＶＤＤレ
ベルに固定してオフさせることにより、低消費電流状態
を実現している。この差動コンパレータ４０を構成する
差動部、電流源部、及び出力部のうち、差動部はＰＭＯ
Ｓ４５，４６及びＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳという）４７，４８を有している。電流源
部は、ＰＭＯＳ４９，５１，５３，５４と、電流値を決
めるための抵抗５５とを、有している。出力部は、電流
供給用ＰＭＯＳ５０及び出力用ＮＭＯＳ５２で構成され
ている。即ち、（＋）入力端子４１はＰＭＯＳ４５のゲ
ートに接続されると共に、（−）入力端子４２がＰＭＯ
Ｓ４６のゲートに接続されている。ＰＭＯＳ４５のソー
スとＰＭＯＳ４６のソースがカレントミラー用ＰＭＯＳ
４９のドレインに共通接続されている。ＰＭＯＳ４５の
ドレインは、ＮＭＯＳ４７のドレイン及びゲートに接続
され、該ＮＭＯＳ４７のソースがＧＮＤに接続されてい
る。ＰＭＯＳ４６のドレインは、ＮＭＯＳ４８のドレイ
ンに接続されると共に、出力用ＮＭＯＳ５２のゲートに
接続され、そのＮＭＯＳ４８，５２の各ソースがＧＮＤ
に接続されている。
差動コンパレータ４０の構成例を示す回路図である。こ
の差動コンパレータ４０は、ＳＬＥＥＰ状態において入
力レベルによらず電流経路をオフし、消費電流を低減す
る回路を内蔵しており、例えば、差動部、電流源部、及
び出力部を有し、それらがカレントミラー回路で構成さ
れ、ＳＬＥＥＰ状態において電流源部の電流経路をオフ
し、さらに電流供給用ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳという）５０のゲート電圧をＶＤＤレ
ベルに固定してオフさせることにより、低消費電流状態
を実現している。この差動コンパレータ４０を構成する
差動部、電流源部、及び出力部のうち、差動部はＰＭＯ
Ｓ４５，４６及びＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳという）４７，４８を有している。電流源
部は、ＰＭＯＳ４９，５１，５３，５４と、電流値を決
めるための抵抗５５とを、有している。出力部は、電流
供給用ＰＭＯＳ５０及び出力用ＮＭＯＳ５２で構成され
ている。即ち、（＋）入力端子４１はＰＭＯＳ４５のゲ
ートに接続されると共に、（−）入力端子４２がＰＭＯ
Ｓ４６のゲートに接続されている。ＰＭＯＳ４５のソー
スとＰＭＯＳ４６のソースがカレントミラー用ＰＭＯＳ
４９のドレインに共通接続されている。ＰＭＯＳ４５の
ドレインは、ＮＭＯＳ４７のドレイン及びゲートに接続
され、該ＮＭＯＳ４７のソースがＧＮＤに接続されてい
る。ＰＭＯＳ４６のドレインは、ＮＭＯＳ４８のドレイ
ンに接続されると共に、出力用ＮＭＯＳ５２のゲートに
接続され、そのＮＭＯＳ４８，５２の各ソースがＧＮＤ
に接続されている。
【００１３】ＮＭＯＳ５２のドレインは、出力端子４３
に接続されると共に、電流供給用ＰＭＯＳ５０のドレイ
ンに接続され、該ＰＭＯＳ５０のソースがＶＤＤに接続
されている。ＰＭＯＳ４９，５０の各ゲートは、カレン
トミラー用ＰＭＯＳ５１のゲート及びドレインに共通接
続されている。ＰＭＯＳ５１のソースはＶＤＤに接続さ
れ、そのゲート及びドレインが抵抗５５の一端に共通接
続されている。この抵抗５５の一端には、ＰＭＯＳ５３
のドレインが接続され、そのソースがＶＤＤに接続され
ている。抵抗５５の他端は、ＮＭＯＳ５４のドレインに
接続され、そのソースがＧＮＤに接続されている。ＮＭ
ＯＳ５４及びＰＭＯＳ５３の各ゲートは、ＳＬＥＥＰ制
御端子４４に共通接続され、“Ｈ”入力で動作状態、
“Ｌ”入力でＳＬＥＥＰ状態に設定可能となる。
に接続されると共に、電流供給用ＰＭＯＳ５０のドレイ
ンに接続され、該ＰＭＯＳ５０のソースがＶＤＤに接続
されている。ＰＭＯＳ４９，５０の各ゲートは、カレン
トミラー用ＰＭＯＳ５１のゲート及びドレインに共通接
続されている。ＰＭＯＳ５１のソースはＶＤＤに接続さ
れ、そのゲート及びドレインが抵抗５５の一端に共通接
続されている。この抵抗５５の一端には、ＰＭＯＳ５３
のドレインが接続され、そのソースがＶＤＤに接続され
ている。抵抗５５の他端は、ＮＭＯＳ５４のドレインに
接続され、そのソースがＧＮＤに接続されている。ＮＭ
ＯＳ５４及びＰＭＯＳ５３の各ゲートは、ＳＬＥＥＰ制
御端子４４に共通接続され、“Ｈ”入力で動作状態、
“Ｌ”入力でＳＬＥＥＰ状態に設定可能となる。
【００１４】図４は、図１に示すエッジ検出回路７０の
構成例を示す回路図である。入力端子７１はシュミット
インバータ７５の入力端子に接続され、該シュミットイ
ンバータ７５の出力端子が遅延型フリップフロップ（以
下、Ｄ−ＦＦという）７７のクロック入力端子に接続さ
れている。入力端子７２は、シュミットバッファ７６の
入力端子に接続され、該シュミットバッファ７６の出力
端子がＤ−ＦＦ７８のクロック入力端子に接続されてい
る。各Ｄ−ＦＦ７７，７８のデータ入力端子Ｄは、ＶＤ
Ｄにプルアップされ、さらにその各リセット入力端子Ｒ
がリセット端子７４に共通接続されている。各Ｄ−ＦＦ
７７，７８のデータ出力端子Ｑは、２入力ＯＲゲート７
９の入力端子に接続されている。ＯＲゲート７９の出力
端子からは、エッジ検出結果が出力され、それが出力端
子７３から外部へ出力されるようになっている。このエ
ッジ検出回路７０では、入力端子７１の信号の立ち下が
りをシュミットインバータ７５で検出すると、あるいは
入力端子７２の信号の立ち上がりをシュミットバッファ
７６で検出すると、それらの出力端子に接続されたＤ−
ＦＦ７７，７８のデータ出力端子Ｑから“１”が出力さ
れ、その出力がＯＲゲート７９で論理和がとられ、エッ
ジ検出結果が出力端子７３から出力される。また、エッ
ジ検出後や電源オン時に、初期化信号Ｓ６０ｂがリセッ
ト端子７４に入力されると、各Ｄ−ＦＦ７７，７８がリ
セットされてそのデータ出力端子Ｑが“０”になり、該
エッジ検出回路７０が初期化される。
構成例を示す回路図である。入力端子７１はシュミット
インバータ７５の入力端子に接続され、該シュミットイ
ンバータ７５の出力端子が遅延型フリップフロップ（以
下、Ｄ−ＦＦという）７７のクロック入力端子に接続さ
れている。入力端子７２は、シュミットバッファ７６の
入力端子に接続され、該シュミットバッファ７６の出力
端子がＤ−ＦＦ７８のクロック入力端子に接続されてい
る。各Ｄ−ＦＦ７７，７８のデータ入力端子Ｄは、ＶＤ
Ｄにプルアップされ、さらにその各リセット入力端子Ｒ
がリセット端子７４に共通接続されている。各Ｄ−ＦＦ
７７，７８のデータ出力端子Ｑは、２入力ＯＲゲート７
９の入力端子に接続されている。ＯＲゲート７９の出力
端子からは、エッジ検出結果が出力され、それが出力端
子７３から外部へ出力されるようになっている。このエ
ッジ検出回路７０では、入力端子７１の信号の立ち下が
りをシュミットインバータ７５で検出すると、あるいは
入力端子７２の信号の立ち上がりをシュミットバッファ
７６で検出すると、それらの出力端子に接続されたＤ−
ＦＦ７７，７８のデータ出力端子Ｑから“１”が出力さ
れ、その出力がＯＲゲート７９で論理和がとられ、エッ
ジ検出結果が出力端子７３から出力される。また、エッ
ジ検出後や電源オン時に、初期化信号Ｓ６０ｂがリセッ
ト端子７４に入力されると、各Ｄ−ＦＦ７７，７８がリ
セットされてそのデータ出力端子Ｑが“０”になり、該
エッジ検出回路７０が初期化される。
【００１５】以上のように構成されるＬＡＮ回線システ
ムの動作を説明する。図１の各ノード３０−１，３０−
２，３０−３，…内の通信制御回路６０では、ＢＵＳ
（−）線２１及びＢＵＳ（＋）線２２へのデータ出力を
行うトランジスタ５１，５２のベース制御、差動コンパ
レータ４０の出力から受信データの取り込み、及びＳＬ
ＥＥＰ／ＷＡＫＥ−ＵＰ制御手段６１でのＳＬＥＥＰ制
御を行っている。ＳＬＥＥＰ／ＷＡＫＥ−ＵＰ制御手段
６１のＳＬＥＥＰ制御では、エッジ検出回路７０の出力
端子７３から出力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３
の確認、及び該エッジ検出回路７０を初期化するための
初期化信号Ｓ６０ｂを出力し、さらに差動コンパレータ
４０への電源電流停止のためのＳＬＥＥＰ指令信号Ｓ６
０ａの出力を行う。通常の通信動作時（通常動作モー
ド）では、各ノード３０−１，３０−２，３０−３，…
内の通信制御回路６０が、初期化信号Ｓ６０ｂを出力し
てエッジ検出回路７０を停止させてそのエッジ検出回路
７０の出力を使用せずに、差動コンパレータ４０を動作
させて他のノードからの通信開始要求を監視する。
ムの動作を説明する。図１の各ノード３０−１，３０−
２，３０−３，…内の通信制御回路６０では、ＢＵＳ
（−）線２１及びＢＵＳ（＋）線２２へのデータ出力を
行うトランジスタ５１，５２のベース制御、差動コンパ
レータ４０の出力から受信データの取り込み、及びＳＬ
ＥＥＰ／ＷＡＫＥ−ＵＰ制御手段６１でのＳＬＥＥＰ制
御を行っている。ＳＬＥＥＰ／ＷＡＫＥ−ＵＰ制御手段
６１のＳＬＥＥＰ制御では、エッジ検出回路７０の出力
端子７３から出力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３
の確認、及び該エッジ検出回路７０を初期化するための
初期化信号Ｓ６０ｂを出力し、さらに差動コンパレータ
４０への電源電流停止のためのＳＬＥＥＰ指令信号Ｓ６
０ａの出力を行う。通常の通信動作時（通常動作モー
ド）では、各ノード３０−１，３０−２，３０−３，…
内の通信制御回路６０が、初期化信号Ｓ６０ｂを出力し
てエッジ検出回路７０を停止させてそのエッジ検出回路
７０の出力を使用せずに、差動コンパレータ４０を動作
させて他のノードからの通信開始要求を監視する。
【００１６】例えば、ノード３０−２からノード３０−
１へ通信開始要求があると、該ノード３０−１内の差動
コンパレータ４０が、ＢＵＳ（−）線２１及びＢＵＳ
（＋）線２２上の信号を検出して通信制御回路６０へ与
える。通信制御回路６０では、自己宛ての通信開始要求
か否かを判定し、自己宛てのものであれば、続いて送ら
れてくるＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上
のメッセージを差動コンパレータ４０で検出し、その出
力を該通信制御回路６０内のデコーダで解読する。ノー
ド３０−１内の通信制御回路６０は、ノード３０−２に
対して応答するときには、内部の送信データ生成回路で
送信用のデータを生成し、トランジスタ５１，５２のベ
ース制御を行って送信データをＢＵＳ（−）線２１及び
ＢＵＳ（＋）線２２へ送信する。この送信データは、ノ
ード３０−２内の通信制御回路で読み取られる。このノ
ード３０−１と３０−２間の通信時には、他のノード３
０−３，…は内部のアービタによってデータの送受信を
停止している。ここで、ホストＣＰＵ等からＳＬＥＥＰ
指令であるＳＬＥＥＰ制御信号ＣＳが送られてきた場合
を説明する。通信制御回路６０内のＳＬＥＥＰ／ＷＡＫ
Ｅ−ＵＰ制御手段６１では、ホストＣＰＵ等からＳＬＥ
ＥＰモードへの移行要求（ＳＬＥＥＰ制御信号ＣＳ）が
くると、差動コンパレータ４０に与えるＳＬＥＥＰ指令
信号Ｓ６０ａを“Ｌ”にする。すると、図３の差動コン
パレータ４０内では、ＮＭＯＳ５４がオフすると共にＰ
ＭＯＳ５３がオンし、ＶＤＤがＰＭＯＳ４９，５０のゲ
ートに与えられ、それらのＰＭＯＳ４９，５０がオフ状
態となって電源電流が遮断され、消費電流が少なくな
る。
１へ通信開始要求があると、該ノード３０−１内の差動
コンパレータ４０が、ＢＵＳ（−）線２１及びＢＵＳ
（＋）線２２上の信号を検出して通信制御回路６０へ与
える。通信制御回路６０では、自己宛ての通信開始要求
か否かを判定し、自己宛てのものであれば、続いて送ら
れてくるＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上
のメッセージを差動コンパレータ４０で検出し、その出
力を該通信制御回路６０内のデコーダで解読する。ノー
ド３０−１内の通信制御回路６０は、ノード３０−２に
対して応答するときには、内部の送信データ生成回路で
送信用のデータを生成し、トランジスタ５１，５２のベ
ース制御を行って送信データをＢＵＳ（−）線２１及び
ＢＵＳ（＋）線２２へ送信する。この送信データは、ノ
ード３０−２内の通信制御回路で読み取られる。このノ
ード３０−１と３０−２間の通信時には、他のノード３
０−３，…は内部のアービタによってデータの送受信を
停止している。ここで、ホストＣＰＵ等からＳＬＥＥＰ
指令であるＳＬＥＥＰ制御信号ＣＳが送られてきた場合
を説明する。通信制御回路６０内のＳＬＥＥＰ／ＷＡＫ
Ｅ−ＵＰ制御手段６１では、ホストＣＰＵ等からＳＬＥ
ＥＰモードへの移行要求（ＳＬＥＥＰ制御信号ＣＳ）が
くると、差動コンパレータ４０に与えるＳＬＥＥＰ指令
信号Ｓ６０ａを“Ｌ”にする。すると、図３の差動コン
パレータ４０内では、ＮＭＯＳ５４がオフすると共にＰ
ＭＯＳ５３がオンし、ＶＤＤがＰＭＯＳ４９，５０のゲ
ートに与えられ、それらのＰＭＯＳ４９，５０がオフ状
態となって電源電流が遮断され、消費電流が少なくな
る。
【００１７】また、通信制御回路６０内のＳＬＥＥＰ／
ＷＡＫＥ−ＵＰ制御手段６１では、エッジ検出回路７０
を有効とするため、該エッジ検出回路７０へ与える初期
化信号Ｓ６０ｂを“Ｌ”にして該エッジ検出回路７０の
リセットを解除し、該エッジ検出回路７０の出力端子７
３から出力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３を有効
にしてＳＬＥＥＰ状態に入る。その後、エッジ検出回路
７０がＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上の
メッセージ伝送（例えば、ＢＵＳ（−）線２１であれば
“１”→“０”、ＢＵＳ（＋）線２２であれば“０”→
“１”）を検出した場合、該エッジ検出回路７０から出
力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３が“１”とな
り、通信制御回路６０がウェイク・アップすべきことを
検知する。そして、通信制御回路６０が差動コンパレー
タ４０へ与えるＳＬＥＥＰ指令信号Ｓ６０ａを“Ｈ”に
する。
ＷＡＫＥ−ＵＰ制御手段６１では、エッジ検出回路７０
を有効とするため、該エッジ検出回路７０へ与える初期
化信号Ｓ６０ｂを“Ｌ”にして該エッジ検出回路７０の
リセットを解除し、該エッジ検出回路７０の出力端子７
３から出力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３を有効
にしてＳＬＥＥＰ状態に入る。その後、エッジ検出回路
７０がＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上の
メッセージ伝送（例えば、ＢＵＳ（−）線２１であれば
“１”→“０”、ＢＵＳ（＋）線２２であれば“０”→
“１”）を検出した場合、該エッジ検出回路７０から出
力されるＷＡＫＥ−ＵＰ指令信号Ｓ７３が“１”とな
り、通信制御回路６０がウェイク・アップすべきことを
検知する。そして、通信制御回路６０が差動コンパレー
タ４０へ与えるＳＬＥＥＰ指令信号Ｓ６０ａを“Ｈ”に
する。
【００１８】ＳＬＥＥＰ指令信号Ｓ６０ａが“Ｈ”にな
ると、図３の差動コンパレータ４０内では、ＮＭＯＳ５
４がオンすると共にＰＭＯＳ５３がオフし、電流源を構
成するＰＭＯＳ５１、抵抗５５及びＮＭＯＳ５４が動作
し、カレントミラー状態となっているＰＭＯＳ４９，５
０が能動状態となり、該差動コンパレータ４０が入力受
け付けを開始する。さらに、通信制御回路６０では、エ
ッジ検出回路７０から出力されるＷＡＫＥ−ＵＰ指令信
号Ｓ７３を無効（即ち、通信制御には用いない）、ある
いは初期化信号Ｓ６０ｂによって該エッジ検出回路７０
を初期化し、前記の通常動作モードへ移行する。このよ
うに、通信制御回路６０では、ＳＬＥＥＰ時のみエッジ
検出回路７０を動作させて差動コンパレータ４０を停止
させ、通常通信時には該エッジ検出回路７０を停止させ
ると共に差動コンパレータ４０を動作させる。これによ
り、低消費電力動作を実現している。
ると、図３の差動コンパレータ４０内では、ＮＭＯＳ５
４がオンすると共にＰＭＯＳ５３がオフし、電流源を構
成するＰＭＯＳ５１、抵抗５５及びＮＭＯＳ５４が動作
し、カレントミラー状態となっているＰＭＯＳ４９，５
０が能動状態となり、該差動コンパレータ４０が入力受
け付けを開始する。さらに、通信制御回路６０では、エ
ッジ検出回路７０から出力されるＷＡＫＥ−ＵＰ指令信
号Ｓ７３を無効（即ち、通信制御には用いない）、ある
いは初期化信号Ｓ６０ｂによって該エッジ検出回路７０
を初期化し、前記の通常動作モードへ移行する。このよ
うに、通信制御回路６０では、ＳＬＥＥＰ時のみエッジ
検出回路７０を動作させて差動コンパレータ４０を停止
させ、通常通信時には該エッジ検出回路７０を停止させ
ると共に差動コンパレータ４０を動作させる。これによ
り、低消費電力動作を実現している。
【００１９】以上のように、本実施例の利点をまとめれ
ば、次のようになる。本実施例では、各ノード３０−
１，３０−２，３０−３，…内の通信制御回路６０が、
ＳＬＥＥＰ中は、スタティック状態で電流消費の極めて
少ないＣＭＯＳ等で構成されたエッジ検出回路７０に切
り換え、ＷＡＫＥ−ＵＰ信号検出後は、通常動作時の差
動コンパレータ４０による受信動作に切り換える。その
ため、ＳＬＥＥＰ中における差動コンパレータ４０の電
流消費を少なくできると共に、エッジ検出回路７０によ
ってＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上の信
号伝送開始を検出でき、的確にＷＡＫＥ−ＵＰへ移行で
きる。特に、自動車アプリケーション等のバッテリーで
動作する用途におけるＬＡＮ化を図る場合においては、
ＳＬＥＥＰ中の消費電流が重要な要因（ファクタ）であ
る。そのため、ＢＵＳ（−）線２１及びＢＵＳ（＋）線
２２上に接続されるノード３０−１，３０−２，３０−
３，…の数が多くなる程、その電流値自体がシステム実
現の可／否を決定するといっても過言ではない。例え
ば、自動車の場合では、運転をしない状態が続くと、バ
ッテリー放電が進み、始動できないという重大問題に至
る。本実施例は、種々の用途に使用できるが、近年急速
に普及しつつある自動車内ＬＡＮ等に適用すれば、非常
に効果の高いものである。
ば、次のようになる。本実施例では、各ノード３０−
１，３０−２，３０−３，…内の通信制御回路６０が、
ＳＬＥＥＰ中は、スタティック状態で電流消費の極めて
少ないＣＭＯＳ等で構成されたエッジ検出回路７０に切
り換え、ＷＡＫＥ−ＵＰ信号検出後は、通常動作時の差
動コンパレータ４０による受信動作に切り換える。その
ため、ＳＬＥＥＰ中における差動コンパレータ４０の電
流消費を少なくできると共に、エッジ検出回路７０によ
ってＢＵＳ（−）線２１及びＢＵＳ（＋）線２２上の信
号伝送開始を検出でき、的確にＷＡＫＥ−ＵＰへ移行で
きる。特に、自動車アプリケーション等のバッテリーで
動作する用途におけるＬＡＮ化を図る場合においては、
ＳＬＥＥＰ中の消費電流が重要な要因（ファクタ）であ
る。そのため、ＢＵＳ（−）線２１及びＢＵＳ（＋）線
２２上に接続されるノード３０−１，３０−２，３０−
３，…の数が多くなる程、その電流値自体がシステム実
現の可／否を決定するといっても過言ではない。例え
ば、自動車の場合では、運転をしない状態が続くと、バ
ッテリー放電が進み、始動できないという重大問題に至
る。本実施例は、種々の用途に使用できるが、近年急速
に普及しつつある自動車内ＬＡＮ等に適用すれば、非常
に効果の高いものである。
【００２０】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１の通信制御回路６０では、外部からのＳＬ
ＥＥＰ制御信号ＣＳによってＳＬＥＥＰモードへ移行す
るようになっているが、これは他の構成でもよい。例え
ば、通信制御回路６０では、ＢＵＳ（−）線２１及びＢ
ＵＳ（＋）線２２上の信号の状態がパッシブ状態（バス
・アイドル状態）であることを差動コンパレータ４０の
出力によって検出し、所定時間以上そのパッシブ状態が
継続した場合、自動でＳＬＥＥＰモードへ移行するよう
な回路構成にしてもよい。 （ｂ） ＳＬＥＥＰ機能付き差動コンパレータ４０は、
ＳＬＥＥＰ状態において入力レベルによらず電流経路を
オフして消費電流を低減する回路を内蔵すればよいた
め、図３以外の回路で構成することも可能である。さら
に、この差動コンパレータ４０は、ＢＵＳ（−）線２１
及びＢＵＳ（＋）線２２上におけるデータ伝送方式に応
じて、他の構成の受信回路で構成することも可能であ
る。 （ｃ） エッジ検出回路７０は、図４の回路構成に限定
されず、スタティック状態において電流消費が極めて少
なくなるような他の回路構成に変更してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１の通信制御回路６０では、外部からのＳＬ
ＥＥＰ制御信号ＣＳによってＳＬＥＥＰモードへ移行す
るようになっているが、これは他の構成でもよい。例え
ば、通信制御回路６０では、ＢＵＳ（−）線２１及びＢ
ＵＳ（＋）線２２上の信号の状態がパッシブ状態（バス
・アイドル状態）であることを差動コンパレータ４０の
出力によって検出し、所定時間以上そのパッシブ状態が
継続した場合、自動でＳＬＥＥＰモードへ移行するよう
な回路構成にしてもよい。 （ｂ） ＳＬＥＥＰ機能付き差動コンパレータ４０は、
ＳＬＥＥＰ状態において入力レベルによらず電流経路を
オフして消費電流を低減する回路を内蔵すればよいた
め、図３以外の回路で構成することも可能である。さら
に、この差動コンパレータ４０は、ＢＵＳ（−）線２１
及びＢＵＳ（＋）線２２上におけるデータ伝送方式に応
じて、他の構成の受信回路で構成することも可能であ
る。 （ｃ） エッジ検出回路７０は、図４の回路構成に限定
されず、スタティック状態において電流消費が極めて少
なくなるような他の回路構成に変更してもよい。
【００２１】
【発明の効果】以上詳細に説明したように、本発明のう
ちの第１の発明によれば、スタティック状態において電
流消費が少ない回路（即ち、ＣＭＯＳ）で構成された信
号変化検出回路を設けたので、ＳＬＥＥＰ中における受
信回路の消費電流を減少できると共に、ＳＬＥＥＰ中に
おける信号変化検出回路の消費電流をも減少できるの
で、ＳＬＥＥＰ中における信号送受信装置全体としての
消費電流を減少させることができる。従って、自動車内
のＬＡＮ等といった省電力型の種々の用途に適用でき
る。第２の発明によれば、信号変化検出回路をエッジ検
出回路で構成したので、装置を比較的簡単な回路で構成
できる。
ちの第１の発明によれば、スタティック状態において電
流消費が少ない回路（即ち、ＣＭＯＳ）で構成された信
号変化検出回路を設けたので、ＳＬＥＥＰ中における受
信回路の消費電流を減少できると共に、ＳＬＥＥＰ中に
おける信号変化検出回路の消費電流をも減少できるの
で、ＳＬＥＥＰ中における信号送受信装置全体としての
消費電流を減少させることができる。従って、自動車内
のＬＡＮ等といった省電力型の種々の用途に適用でき
る。第２の発明によれば、信号変化検出回路をエッジ検
出回路で構成したので、装置を比較的簡単な回路で構成
できる。
【図１】本発明の実施例を示すＬＡＮ回線システムの概
略の構成図である。
略の構成図である。
【図２】従来のＬＡＮ回線システムの概略の構成図であ
る。
る。
【図３】図１中の差動コンパレータの回路図である。
【図４】図１中のエッジ検出回路の回路図である。
２１ ＢＵＳ（−）線 ２２ ＢＵＳ（＋）線 ３０−１，３０−２，３０−３ ノード（装置） ４０ 差動コンパレータ
（受信回路） ５１，５２ トランジスタ（送信
回路） ６０ 通信制御回路 ６１ ＳＬＥＥＰ／ＷＡＫ
Ｅ−ＵＰ制御手段 ７０ エッジ検出回路
（受信回路） ５１，５２ トランジスタ（送信
回路） ６０ 通信制御回路 ６１ ＳＬＥＥＰ／ＷＡＫ
Ｅ−ＵＰ制御手段 ７０ エッジ検出回路
Claims (2)
- 【請求項１】 送信データをローカルエリアネットワー
ク回線へ出力する送信回路と、 電流源部を有する差動コンパレータで構成され前記ロー
カルエリアネットワーク回線上のデータを受信する受信
回路であって、スリープ指令信号に応答して該電流源部
の電流経路を遮断する電流遮断手段を有する前記受信回
路と、 相補型ＭＯＳトランジスタで構成され前記ローカルエリ
アネットワーク回線上の信号変化を検出してウエイク・
アップ指令信号を出力する信号変化検出回路と、 前記送信回路及び前記受信回路の送受信動作を制御する
通信制御回路であって、スリープ中は前記スリープ指令
信号を出力すると共に前記ウエイク・アップ指令信号が
出力されたか否かを監視し、前記ウエイク・アップ指令
信号を受信したときは前記スリープ指令信号の出力を中
止すると共に前記信号変化検出回路の動作を停止させる
スリープ／ウエイク・アップ制御手段を備えた前記通信
制御回路とを、 有することを特徴とするローカルエリアネットワーク回
線における信号送受信装置。 - 【請求項２】 前記信号変化検出回路は、ディジタル的
にエッジ検出を行うエッジ検出回路で構成されているこ
とを特徴とする請求項１記載のローカルエリアネットワ
ーク回線における信号送受信装置。
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|---|---|---|---|
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| JPH06303242A JPH06303242A (ja) | 1994-10-28 |
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Family
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