JP2704144B2 - シリアルデータ伝送装置及びその制御方法 - Google Patents
シリアルデータ伝送装置及びその制御方法Info
- Publication number
- JP2704144B2 JP2704144B2 JP19368895A JP19368895A JP2704144B2 JP 2704144 B2 JP2704144 B2 JP 2704144B2 JP 19368895 A JP19368895 A JP 19368895A JP 19368895 A JP19368895 A JP 19368895A JP 2704144 B2 JP2704144 B2 JP 2704144B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- serial data
- signal
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 title claims description 141
- 238000000034 method Methods 0.000 title claims description 55
- 238000012545 processing Methods 0.000 claims description 46
- 238000004891 communication Methods 0.000 claims description 17
- 238000003708 edge detection Methods 0.000 claims description 14
- 238000013481 data capture Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 2
- 102220465380 NF-kappa-B inhibitor beta_S23A_mutation Human genes 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
- H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD] using bit-wise arbitration
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L2012/4026—Bus for use in automation systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Selective Calling Equipment (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はシリアルデータ伝送
装置及びその制御方法に関し、特に非同期方式のシリア
ルデータ伝送装置及びその制御方法に関する。
装置及びその制御方法に関し、特に非同期方式のシリア
ルデータ伝送装置及びその制御方法に関する。
【０００２】
【従来の技術】１つの通信路を使用し、符号を構成する
各ビットを時間軸上に並べ順次伝送するシリアル伝送方
式は、各ビットの送受信タイミングを一致させるための
ビット同期、データの先頭ビットを知るためのデータ期
間、データ転送単位の開始と終了を識別するためのフレ
ーム同期を確立する必要があり、この同期のための方式
として非同期方式と同期方式とがある。
各ビットを時間軸上に並べ順次伝送するシリアル伝送方
式は、各ビットの送受信タイミングを一致させるための
ビット同期、データの先頭ビットを知るためのデータ期
間、データ転送単位の開始と終了を識別するためのフレ
ーム同期を確立する必要があり、この同期のための方式
として非同期方式と同期方式とがある。
【０００３】本発明対象の非同期方式のシリアルデータ
伝送方式としては、いくつかの方式があり、代表的なも
のとして調歩同期方式について説明する。
伝送方式としては、いくつかの方式があり、代表的なも
のとして調歩同期方式について説明する。
【０００４】調歩同期方式のデータフォーマットを示す
図９を参照すると、この１フレーム分のデータはスター
トビットＳＴと、データビットＤと、パリティビットＰ
およびストップビットＳＰとから構成される。スタート
ビットＳＴはレベル１の状態からレベル０の状態へ変化
した時点から１ビット分の時間長のパルスであり、スタ
ートビットの直前のレベルは１である。データビットＤ
はスタートビットＳＴの後に続く５〜８ビット（通常は
７または８ビット）であり、送受信データの内容を表
す。パリティビットＰはデータビットＤに続いて必要な
場合に追加されるビットであり、データビットの正当性
をチェックする役割を果たす。すなわち、データビット
Ｄを全て加えた結果に対して、このビットＰが偶数また
は奇数になるようにしてレベル１の数の奇偶検査を可能
とするものである。ストップビットＳＰは１または２ビ
ット分の時間長のレベル１のパルスであり、送受信デー
タの終了を示すと共に、次のスタートビットの開始を認
識させる役割を果たす。
図９を参照すると、この１フレーム分のデータはスター
トビットＳＴと、データビットＤと、パリティビットＰ
およびストップビットＳＰとから構成される。スタート
ビットＳＴはレベル１の状態からレベル０の状態へ変化
した時点から１ビット分の時間長のパルスであり、スタ
ートビットの直前のレベルは１である。データビットＤ
はスタートビットＳＴの後に続く５〜８ビット（通常は
７または８ビット）であり、送受信データの内容を表
す。パリティビットＰはデータビットＤに続いて必要な
場合に追加されるビットであり、データビットの正当性
をチェックする役割を果たす。すなわち、データビット
Ｄを全て加えた結果に対して、このビットＰが偶数また
は奇数になるようにしてレベル１の数の奇偶検査を可能
とするものである。ストップビットＳＰは１または２ビ
ット分の時間長のレベル１のパルスであり、送受信デー
タの終了を示すと共に、次のスタートビットの開始を認
識させる役割を果たす。
【０００５】非同期方式シリアル伝送による通信におい
ては、通信相手と転送モードを設定するためにいくつか
の通信パラメータを同一に設定する必要がある。すなわ
ち、転送ボーレート，データビット長，パリティの形
式，ストップビット長の各パラメータを送受信開始時に
通信条件にしたがって相手側と完全に一致させるように
設定しなければならない。
ては、通信相手と転送モードを設定するためにいくつか
の通信パラメータを同一に設定する必要がある。すなわ
ち、転送ボーレート，データビット長，パリティの形
式，ストップビット長の各パラメータを送受信開始時に
通信条件にしたがって相手側と完全に一致させるように
設定しなければならない。
【０００６】この場合、送信装置と受信装置を１対１で
接続してデータ伝送を行う場合には、比較的簡単なコー
ド体系でよい。
接続してデータ伝送を行う場合には、比較的簡単なコー
ド体系でよい。
【０００７】一方、テレビジョン受像機やビデオテープ
レコーダ等のＡＶ機器を相互に接続し、これらＡＶ機器
相互間で通信を行うための非同期データ通信方式とし
て、国際電気技術委員会（ＩＥＣ）により標準化された
家庭用ディジタルバス（Ｄ２Ｂ）プロトコルがある。こ
のＤ２Ｂプロトコルは、複数の電子機器間を相互に通信
し各種の接続形態および動作状態の設定を考慮している
ため、コード体系が複雑である。
レコーダ等のＡＶ機器を相互に接続し、これらＡＶ機器
相互間で通信を行うための非同期データ通信方式とし
て、国際電気技術委員会（ＩＥＣ）により標準化された
家庭用ディジタルバス（Ｄ２Ｂ）プロトコルがある。こ
のＤ２Ｂプロトコルは、複数の電子機器間を相互に通信
し各種の接続形態および動作状態の設定を考慮している
ため、コード体系が複雑である。
【０００８】Ｄ２Ｂによる伝送信号フォーマットを示す
図１０を参照すると、このＤ２Ｂの１フレーム分は、ヘ
ッダ１０１と、マスタアドレスフィールド１０２と、ス
レーブアドレスフィールド１０３と、コントロールフィ
ールド１０４と、データフィールド１０５とから構成さ
れる。ヘッダ１０１は通信の開始を宣言するスタートビ
ットＳＴと、伝送レートを示すモードビットＭとから成
り、モードビットＭはそれぞれ使用ビットが１，２，３
ビットであるモード０，１，２の３つがある。マスタア
ドレス１０２は発信元のアドレスを、スレーブアドレス
１０３はマスタの通信希望先の受信アドレスをそれぞれ
表す。コントロールフィールド１０４のコントロールビ
ットは、発信側より受信側へのデータ転送、発信側より
受信側へのコマンド転送、受信側より発信側へのデータ
転送等の通信動作内容を表す。マスタアドレスフィール
ド１０２には１ビットのパリティＰが追加され、スレー
ブアドレスフィールド１０３とコントロールフィールド
１０４には１ビットのパリティＰと肯定応答（ＡＣＫ）
Ａがそれぞれ追加される。データフィールド１０５は８
ビットのデータ（またはコマンド）が連続して設けられ
各データには１ビットのエンドオブデータＥ（例えばレ
ベル０のとき終了、レベル１のとき継続）、パリティ
Ｐ、ＡＣＫＡがそれぞれ付加される。
図１０を参照すると、このＤ２Ｂの１フレーム分は、ヘ
ッダ１０１と、マスタアドレスフィールド１０２と、ス
レーブアドレスフィールド１０３と、コントロールフィ
ールド１０４と、データフィールド１０５とから構成さ
れる。ヘッダ１０１は通信の開始を宣言するスタートビ
ットＳＴと、伝送レートを示すモードビットＭとから成
り、モードビットＭはそれぞれ使用ビットが１，２，３
ビットであるモード０，１，２の３つがある。マスタア
ドレス１０２は発信元のアドレスを、スレーブアドレス
１０３はマスタの通信希望先の受信アドレスをそれぞれ
表す。コントロールフィールド１０４のコントロールビ
ットは、発信側より受信側へのデータ転送、発信側より
受信側へのコマンド転送、受信側より発信側へのデータ
転送等の通信動作内容を表す。マスタアドレスフィール
ド１０２には１ビットのパリティＰが追加され、スレー
ブアドレスフィールド１０３とコントロールフィールド
１０４には１ビットのパリティＰと肯定応答（ＡＣＫ）
Ａがそれぞれ追加される。データフィールド１０５は８
ビットのデータ（またはコマンド）が連続して設けられ
各データには１ビットのエンドオブデータＥ（例えばレ
ベル０のとき終了、レベル１のとき継続）、パリティ
Ｐ、ＡＣＫＡがそれぞれ付加される。
【０００９】Ｄ２Ｂプロトコルを実現するための伝送装
置である従来のシリアルデータ伝送装置をブロックで示
す図１１を参照すると、この従来のシリアルデータ伝送
装置は、システム制御を行うＣＰＵ１１１と、データ伝
送の制御を行うプロトコルコントローラ１１２と、入力
データ信号を取込むシフトレジスタ１１３と、バスの占
有動作を行うアービトレーションディテクタ１１４と、
各フィールド毎のパリティチェックを行うパリティチェ
ック回路１１５と、Ｄ２Ｂデータバスにデータを送信す
るＤ２Ｂドライバ１１６と、Ｄ２Ｂデータバスからデー
タを受信するＤ２Ｂレシーバ１１７とを備える。
置である従来のシリアルデータ伝送装置をブロックで示
す図１１を参照すると、この従来のシリアルデータ伝送
装置は、システム制御を行うＣＰＵ１１１と、データ伝
送の制御を行うプロトコルコントローラ１１２と、入力
データ信号を取込むシフトレジスタ１１３と、バスの占
有動作を行うアービトレーションディテクタ１１４と、
各フィールド毎のパリティチェックを行うパリティチェ
ック回路１１５と、Ｄ２Ｂデータバスにデータを送信す
るＤ２Ｂドライバ１１６と、Ｄ２Ｂデータバスからデー
タを受信するＤ２Ｂレシーバ１１７とを備える。
【００１０】次に、図１１を参照して、従来のシリアル
データ伝送装置の動作である制御方法について説明する
と、まず、プロトコルコントローラ１１２は、Ｄ２Ｂプ
ロトコルのデータフォーマットにしたがってコマンドや
データを処理する。シフトレジスタ１１３は、Ｄ２Ｂバ
スよりＤ２Ｂレシーバ１１６を経由して入力されたデー
タ信号を取込み所定数のデータの取込が完了するとプロ
トコルコントローラ１１２にデータを渡す。アービトレ
ーションディテクタ１１４は、送信時のバスの占有動作
を行いバス占有権をプロトコルコントローラ１１２に通
知する。パリティチェック回路１１５は、各フィールド
毎にパリティチェックを行った結果をプロトコルコント
ローラ１１２に通知する。プロトコルコントローラ１１
２は、送信データをＤ２Ｂドライバ１１６を経由してＤ
２Ｂバスへ出力する。ＣＰＵ１１１は、Ｄ２Ｂバスの送
受信データをもとにシステム制御を行う。
データ伝送装置の動作である制御方法について説明する
と、まず、プロトコルコントローラ１１２は、Ｄ２Ｂプ
ロトコルのデータフォーマットにしたがってコマンドや
データを処理する。シフトレジスタ１１３は、Ｄ２Ｂバ
スよりＤ２Ｂレシーバ１１６を経由して入力されたデー
タ信号を取込み所定数のデータの取込が完了するとプロ
トコルコントローラ１１２にデータを渡す。アービトレ
ーションディテクタ１１４は、送信時のバスの占有動作
を行いバス占有権をプロトコルコントローラ１１２に通
知する。パリティチェック回路１１５は、各フィールド
毎にパリティチェックを行った結果をプロトコルコント
ローラ１１２に通知する。プロトコルコントローラ１１
２は、送信データをＤ２Ｂドライバ１１６を経由してＤ
２Ｂバスへ出力する。ＣＰＵ１１１は、Ｄ２Ｂバスの送
受信データをもとにシステム制御を行う。
【００１１】近年のシリアルデータ伝送装置において
は、上述のＤ２Ｂプロトコルに代表されるように、コー
ド体系が非常に複雑になってきており、このシリアルデ
ータ伝送の実現用の専用ハードウェアが非常に高価なも
のとなっている。
は、上述のＤ２Ｂプロトコルに代表されるように、コー
ド体系が非常に複雑になってきており、このシリアルデ
ータ伝送の実現用の専用ハードウェアが非常に高価なも
のとなっている。
【００１２】
【発明が解決しようとする課題】上述した従来のシリア
ルデータ伝送装置及びその制御方法は、複数の電子機器
を相互に伝送し、各種の接続形態および動作状態の設定
を考慮しているため、コード体系が非常に複雑となり、
また送受信データの同期制御においてデータ間隔が非常
に狭く設定されているため正確な同期と送信時のバス占
有動作と処理時間の高速化とにそれぞれ対応する必要性
があるため、専用ハードウェアが複雑かつ高価となると
いう欠点があった。
ルデータ伝送装置及びその制御方法は、複数の電子機器
を相互に伝送し、各種の接続形態および動作状態の設定
を考慮しているため、コード体系が非常に複雑となり、
また送受信データの同期制御においてデータ間隔が非常
に狭く設定されているため正確な同期と送信時のバス占
有動作と処理時間の高速化とにそれぞれ対応する必要性
があるため、専用ハードウェアが複雑かつ高価となると
いう欠点があった。
【００１３】また、上記専用ハードウェアで構成された
回路の動作をソフトウェアで実現しようとすると、同等
の処理時間を実現するための高速処理可能なＣＰＵを必
要とするため、かえって回路規模が増大しかつ高価なも
のとなるという欠点があった。
回路の動作をソフトウェアで実現しようとすると、同等
の処理時間を実現するための高速処理可能なＣＰＵを必
要とするため、かえって回路規模が増大しかつ高価なも
のとなるという欠点があった。
【００１４】本発明の目的は、規模が大きくかつ複雑な
専用ハードウェアを使用することなくＣＰＵの負担を軽
減したソフトウェア処理を行うシリアルデータ伝送装置
及びその制御方法を提供することにある。
専用ハードウェアを使用することなくＣＰＵの負担を軽
減したソフトウェア処理を行うシリアルデータ伝送装置
及びその制御方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明のシリアルデータ
伝送装置は、複数の通信対象装置間を相互に接続するデ
ータバスを介して１フレームが複数のビットデータから
構成される非同期方式のシリアルデータ信号の送信およ
び受信を行うシリアルデータ伝送装置において、前記デ
ータバスから入力した受信シリアルデータ信号をこの受
信シリアルデータ信号を構成する各々のビットデータ毎
にレベル変化点であるエッジを基準として所定時間長の
パルス信号を取込み第１の取込データを生成する第１の
データ入力インタフエース手段と、前記第１の取込デー
タの供給に応答して受信データ信号を生成し内部データ
バスに供給する受信手段と、前記内部データバスから送
信データをこの送信データを構成する各々のビットデー
タ毎にレベル変化点であるエッジを基準として前記時間
長のパルス信号を取込み第２の取込データを生成する第
２のデータ入力インタフエース手段と、前記第２の取込
データの供給に応答して送信シリアルデータ信号を生成
し前記データバスに送信する送信手段とを備えて構成さ
れている。
伝送装置は、複数の通信対象装置間を相互に接続するデ
ータバスを介して１フレームが複数のビットデータから
構成される非同期方式のシリアルデータ信号の送信およ
び受信を行うシリアルデータ伝送装置において、前記デ
ータバスから入力した受信シリアルデータ信号をこの受
信シリアルデータ信号を構成する各々のビットデータ毎
にレベル変化点であるエッジを基準として所定時間長の
パルス信号を取込み第１の取込データを生成する第１の
データ入力インタフエース手段と、前記第１の取込デー
タの供給に応答して受信データ信号を生成し内部データ
バスに供給する受信手段と、前記内部データバスから送
信データをこの送信データを構成する各々のビットデー
タ毎にレベル変化点であるエッジを基準として前記時間
長のパルス信号を取込み第２の取込データを生成する第
２のデータ入力インタフエース手段と、前記第２の取込
データの供給に応答して送信シリアルデータ信号を生成
し前記データバスに送信する送信手段とを備えて構成さ
れている。
【００１６】本発明のシリアルデータ伝送装置の制御方
法は、複数の通信対象装置間を相互に接続するデータバ
スを介して１フレームが複数のビットデータから構成さ
れる非同期方式のシリアルデータ信号の送信および受信
を行うシリアルデータ伝送装置の制御方法において、前
記データバスから入力した受信シリアルデータ信号をこ
の受信シリアルデータ信号を構成する各々のビットデー
タ毎にレベル変化点であるエッジを検出しエッジ検出信
号を発生するステップと、前記エッジ検出信号の供給に
応答してタイマ手段の初期化と計数開始を行うステップ
と、前記タイマ手段が予め定めた計数値の計数を行い前
記計数値に達したとき前記エッジ検出対象の各々のビッ
トデータを取込み取込データを生成するステップと、前
記取込データの１ビット毎に同期をとるステップとを含
むことを特徴とするものである。
法は、複数の通信対象装置間を相互に接続するデータバ
スを介して１フレームが複数のビットデータから構成さ
れる非同期方式のシリアルデータ信号の送信および受信
を行うシリアルデータ伝送装置の制御方法において、前
記データバスから入力した受信シリアルデータ信号をこ
の受信シリアルデータ信号を構成する各々のビットデー
タ毎にレベル変化点であるエッジを検出しエッジ検出信
号を発生するステップと、前記エッジ検出信号の供給に
応答してタイマ手段の初期化と計数開始を行うステップ
と、前記タイマ手段が予め定めた計数値の計数を行い前
記計数値に達したとき前記エッジ検出対象の各々のビッ
トデータを取込み取込データを生成するステップと、前
記取込データの１ビット毎に同期をとるステップとを含
むことを特徴とするものである。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１（Ａ）を参照すると、この図に示す本実
施の形態のシリアルデータ伝送装置は、シリアルデータ
伝送用のバス１と、バス１から入力したシリアルデータ
ＳＲを取込み取込データＬＲを生成する入力インタフエ
ース１０と、取込データＬＳの供給に応答して受信デー
タＲを生成して内部データバス５に出力する受信手段２
と、内部データバス５から供給される送信データＴを取
込み取込データＬＴを生成する入力インタフエース１０
と同様の入力インタフエース２０と、取込データＬＴの
供給に応答して送信シリアルデータＳＴをバス１に送信
する送信手段３と、送信シリアルデータＳＴと送信シリ
アルデータＳＴ対応の受信データＲＴとを比較し比較結
果信号ＣＣを内部バス５に出力する比較手段４と、内部
バス５と、シリアル伝送処理をソフトウェアで行うＣＰ
Ｕ６とを備える。
ックで示す図１（Ａ）を参照すると、この図に示す本実
施の形態のシリアルデータ伝送装置は、シリアルデータ
伝送用のバス１と、バス１から入力したシリアルデータ
ＳＲを取込み取込データＬＲを生成する入力インタフエ
ース１０と、取込データＬＳの供給に応答して受信デー
タＲを生成して内部データバス５に出力する受信手段２
と、内部データバス５から供給される送信データＴを取
込み取込データＬＴを生成する入力インタフエース１０
と同様の入力インタフエース２０と、取込データＬＴの
供給に応答して送信シリアルデータＳＴをバス１に送信
する送信手段３と、送信シリアルデータＳＴと送信シリ
アルデータＳＴ対応の受信データＲＴとを比較し比較結
果信号ＣＣを内部バス５に出力する比較手段４と、内部
バス５と、シリアル伝送処理をソフトウェアで行うＣＰ
Ｕ６とを備える。
【００１８】受信および送信の入力インタフエース１
０，２０の各々の構成をブロックで示す図１（Ｂ）を参
照すると、入力インタフエース１０，２０の各々は、伝
送対象のシリアルデータＳＲ（Ｔ）の各ビットの前縁，
後縁の各々に対応するデータ信号変化点（エッジ）Ｅを
検出するエッジ検出手段１１と、エッジＥから一定時間
を計数しデータ取込信号Ｌを発生するタイマ手段１２
と、データ取込信号Ｌの供給に応答してシリアルデータ
ＳＩを取込み、取込シリアルデータＬＲ（Ｔ）を内部バ
ス５に出力するデータ取込手段１３とを備える。この入
力インタフエース１０，２０は例えばマイクロコンピュ
ータに内蔵されているものを用いる。
０，２０の各々の構成をブロックで示す図１（Ｂ）を参
照すると、入力インタフエース１０，２０の各々は、伝
送対象のシリアルデータＳＲ（Ｔ）の各ビットの前縁，
後縁の各々に対応するデータ信号変化点（エッジ）Ｅを
検出するエッジ検出手段１１と、エッジＥから一定時間
を計数しデータ取込信号Ｌを発生するタイマ手段１２
と、データ取込信号Ｌの供給に応答してシリアルデータ
ＳＩを取込み、取込シリアルデータＬＲ（Ｔ）を内部バ
ス５に出力するデータ取込手段１３とを備える。この入
力インタフエース１０，２０は例えばマイクロコンピュ
ータに内蔵されているものを用いる。
【００１９】次に、本実施の形態の動作の説明に先立
ち、本発明を適用したシリアルデータ伝送装置の伝送信
号フォーマットを図１０と共通の構成要素には共通の参
照文字／数字を付して同様に示す図２（Ａ）を参照する
と、この伝送信号の１フレーム分は、Ｄ２Ｂと共通のマ
スタアドレスフィールド１０２と、スレーブアドレスフ
ィールド１０３と、コントロールフィールド１０４と、
データフィールド１０５とに加えて、モードビットの代
りにマスタの選択スレーブ数の単一または複数の区別を
示す同報ビットＢを含むヘッダ１０１Ａと、コントロー
ルフィールド１０４とデータフィールド１０５との間に
挿入され送信側が受信側に対して送信データのバイト数
を伝える電文長フィールド１０６とから構成される。
ち、本発明を適用したシリアルデータ伝送装置の伝送信
号フォーマットを図１０と共通の構成要素には共通の参
照文字／数字を付して同様に示す図２（Ａ）を参照する
と、この伝送信号の１フレーム分は、Ｄ２Ｂと共通のマ
スタアドレスフィールド１０２と、スレーブアドレスフ
ィールド１０３と、コントロールフィールド１０４と、
データフィールド１０５とに加えて、モードビットの代
りにマスタの選択スレーブ数の単一または複数の区別を
示す同報ビットＢを含むヘッダ１０１Ａと、コントロー
ルフィールド１０４とデータフィールド１０５との間に
挿入され送信側が受信側に対して送信データのバイト数
を伝える電文長フィールド１０６とから構成される。
【００２０】マスタアドレスフィールド１０２は、１ビ
ットの送信毎に自分の出力データとバス上のデータとの
比較を行い、比較の結果、自分の出力中のマスタアドレ
スとバス上のデータとが異なった場合、バスの競合に負
けたと判断する。
ットの送信毎に自分の出力データとバス上のデータとの
比較を行い、比較の結果、自分の出力中のマスタアドレ
スとバス上のデータとが異なった場合、バスの競合に負
けたと判断する。
【００２１】パリティビットＰは、スレーブアドレス１
０３が間違って受信されることを避けるため出力する。
また、スレーブユニットがバス上に存在することを確認
するためにマスタユニットはスレーブユニットからのＡ
ＣＫ信号Ａの検出を行う。
０３が間違って受信されることを避けるため出力する。
また、スレーブユニットがバス上に存在することを確認
するためにマスタユニットはスレーブユニットからのＡ
ＣＫ信号Ａの検出を行う。
【００２２】上記通信フレームを構成するビットデータ
のフォーマットを示す図２（Ｂ）を参照すると、このビ
ットデータは最初のレベル１の期間である準備期間と、
次のレベル０の期間である同期期間と、ビットの値を表
すデータ期間と、最後のレベル１の期間である停止期間
とから成り、同期期間とデータ期間との各々の長さはほ
ぼ等しい。
のフォーマットを示す図２（Ｂ）を参照すると、このビ
ットデータは最初のレベル１の期間である準備期間と、
次のレベル０の期間である同期期間と、ビットの値を表
すデータ期間と、最後のレベル１の期間である停止期間
とから成り、同期期間とデータ期間との各々の長さはほ
ぼ等しい。
【００２３】次に、図１を参照して本実施の形態の動作
について説明すると、まず、入力インタフエース２０は
内部バス５からの送信データＴの供給に応答してエッジ
検出手段１１はこの送信データＴのレベル変化点Ｅを検
出するとこの信号Ｅをタイマ手段１２に供給する。タイ
マ手段１２はエッジＥから一定時間を計数し設定計数値
に達するとデータ取込信号Ｌをデータ取込手段１３に出
力する。データ取込手段１３はデータ取込信号Ｌの供給
に応答してデータＴを取込み取込シリアルデータＬＴと
して保持する。データ取込手段１３は、この取込シリア
ルデータＬＴを内部バス５を経由してＣＰＵ６に転送
し、ＣＰＵ６は複数のビットから構成されるシリアルデ
ータＬＴの送信制御をソフトウェア処理にて行う。
について説明すると、まず、入力インタフエース２０は
内部バス５からの送信データＴの供給に応答してエッジ
検出手段１１はこの送信データＴのレベル変化点Ｅを検
出するとこの信号Ｅをタイマ手段１２に供給する。タイ
マ手段１２はエッジＥから一定時間を計数し設定計数値
に達するとデータ取込信号Ｌをデータ取込手段１３に出
力する。データ取込手段１３はデータ取込信号Ｌの供給
に応答してデータＴを取込み取込シリアルデータＬＴと
して保持する。データ取込手段１３は、この取込シリア
ルデータＬＴを内部バス５を経由してＣＰＵ６に転送
し、ＣＰＵ６は複数のビットから構成されるシリアルデ
ータＬＴの送信制御をソフトウェア処理にて行う。
【００２４】次に、送信手段３は、入力インタフエース
２０からの取込データＬＴの供給に応答して送信シリア
ルデータＳＴを生成しバス１に送信する。一方、受信用
の入力インタフエース１０は、バス１上に存在しデータ
ＳＴを含むシリアルデータ信号を入力し取込シリアルデ
ータＬＲを生成して受信手段２に供給する。受信手段２
は、取込シリアルデータＬＲの供給に応答して受信シリ
アルデータＳＲを生成し受信データＲを出力して内部バ
ス５に供給する。比較手段４は、送信シリアルデータＳ
Ｔの送信毎に受信手段２から供給を受ける設定遅延時間
経過後のバス１上のデータ信号対応の受信データＲＴと
送信シリアルデータＳＴとを比較し、比較結果信号ＣＣ
を内部バス５を経由してＣＰＵ６へ転送する。ＣＰＵ６
は、比較結果信号ＣＣの供給に応答してバス占有権設定
処理をソフトウェア処理にて行う。
２０からの取込データＬＴの供給に応答して送信シリア
ルデータＳＴを生成しバス１に送信する。一方、受信用
の入力インタフエース１０は、バス１上に存在しデータ
ＳＴを含むシリアルデータ信号を入力し取込シリアルデ
ータＬＲを生成して受信手段２に供給する。受信手段２
は、取込シリアルデータＬＲの供給に応答して受信シリ
アルデータＳＲを生成し受信データＲを出力して内部バ
ス５に供給する。比較手段４は、送信シリアルデータＳ
Ｔの送信毎に受信手段２から供給を受ける設定遅延時間
経過後のバス１上のデータ信号対応の受信データＲＴと
送信シリアルデータＳＴとを比較し、比較結果信号ＣＣ
を内部バス５を経由してＣＰＵ６へ転送する。ＣＰＵ６
は、比較結果信号ＣＣの供給に応答してバス占有権設定
処理をソフトウェア処理にて行う。
【００２５】次に、本実施の形態のシリアルデータ伝送
装置の送信及び受信動作の制御をソフトウェア処理にて
実現したシリアルデータ伝送制御方法について説明す
る。
装置の送信及び受信動作の制御をソフトウェア処理にて
実現したシリアルデータ伝送制御方法について説明す
る。
【００２６】まず、タイマ割込み発生にて送信及び受信
の制御を行うための各処理ブロックをフローチャートで
示す図３を参照すると、この図に示す送信及び受信動作
は大きくわけて、スタートビット送信処理Ｓ１と、同報
ビット送信処理Ｓ２と、同報ビット受信処理Ｓ３と、マ
スタアドレスフィールド送信処理Ｓ４と、マスタアドレ
スフィールド受信処理Ｓ５と、スレーブアドレスフィー
ルド送信処理Ｓ６と、スレーブアドレスフィールド受信
処理Ｓ７と、コントロールフィールド送信処理Ｓ８と、
コントロールフィールド受信処理Ｓ９と、電文長フィー
ルド送信処理Ｓ１０と、電文長フィールド受信処理Ｓ１
１と、データフィールド送信処理Ｓ１２と、データフィ
ールド受信処理Ｓ１３とから構成される。
の制御を行うための各処理ブロックをフローチャートで
示す図３を参照すると、この図に示す送信及び受信動作
は大きくわけて、スタートビット送信処理Ｓ１と、同報
ビット送信処理Ｓ２と、同報ビット受信処理Ｓ３と、マ
スタアドレスフィールド送信処理Ｓ４と、マスタアドレ
スフィールド受信処理Ｓ５と、スレーブアドレスフィー
ルド送信処理Ｓ６と、スレーブアドレスフィールド受信
処理Ｓ７と、コントロールフィールド送信処理Ｓ８と、
コントロールフィールド受信処理Ｓ９と、電文長フィー
ルド送信処理Ｓ１０と、電文長フィールド受信処理Ｓ１
１と、データフィールド送信処理Ｓ１２と、データフィ
ールド受信処理Ｓ１３とから構成される。
【００２７】処理Ｓ４〜Ｓ１３の各々を詳細に示したフ
ローチャートである図４（Ａ）〜（Ｊ）を参照すると、
マスタアドレスフィールド送信処理Ｓ４は、マスタアド
レスビット１１〜００の各々の送信処理Ｓ４１〜Ｓ４Ｃ
と、マスタアドレスパリティビット送信処理Ｓ４Ｄとか
ら成る。マスタアドレスフィールド受信処理Ｓ５は、マ
スタアドレスビット１１〜００の各々の受信処理Ｓ５１
〜Ｓ５Ｃと、マスタアドレスパリティビット受信処理Ｓ
５Ｄとから成る。スレーブアドレスフィールド送信処理
Ｓ６は、スレーブアドレスビット１１〜００の各々の送
信処理Ｓ６１〜Ｓ６Ｃと、スレーブアドレスパリティビ
ット送信・ＡＣＫ受信処理Ｓ６Ｄとから成る。スレーブ
アドレスフィールド受信処理Ｓ７は、スレーブアドレス
ビット１１〜００の各々の受信処理Ｓ７１〜Ｓ７Ｃと、
スレーブアドレスパリティビット受信・ＡＣＫ送信処理
Ｓ７Ｄとから成る。コントロールフィールド送信処理Ｓ
８は、コントロールビット０３〜００の各々の送信処理
Ｓ８１〜Ｓ８４と、コントロールフィールドパリティビ
ット送信・ＡＣＫ受信処理Ｓ８５とから成る。コントロ
ールフィールド受信処理Ｓ９は、コントロールビット０
３〜００の各々の受信処理Ｓ９１〜Ｓ９４と、コントロ
ールフィールドパリティビット受信・ＡＣＫ送信処理Ｓ
９５とから成る。電文長フィールド送信処理Ｓ１０は、
電文長ビット０７〜００の各々の送信処理Ｓ１０１〜Ｓ
１０８と、電文長パリティビット送信・ＡＣＫ受信処理
Ｓ１０９とから成る。電文長フィールド受信処理Ｓ１１
は電文長ビット０７〜００の各々の受信処理Ｓ１１１〜
Ｓ１１８と、電文長パリティビット受信・ＡＣＫ送信処
理Ｓ１１９とから成る。データフィールド送信処理Ｓ１
２は、データビット０７〜００の各々の送信処理Ｓ１２
１〜Ｓ１２８と、データパリティビット送信・ＡＣＫ受
信処理Ｓ１２９とから成る。データフィールド受信処理
Ｓ１３は、データビット０７〜００の各々の受信処理Ｓ
１３１〜Ｓ１３８と、データパリティビット受信・ＡＣ
Ｋ送信処理Ｓ１３９とから成る。
ローチャートである図４（Ａ）〜（Ｊ）を参照すると、
マスタアドレスフィールド送信処理Ｓ４は、マスタアド
レスビット１１〜００の各々の送信処理Ｓ４１〜Ｓ４Ｃ
と、マスタアドレスパリティビット送信処理Ｓ４Ｄとか
ら成る。マスタアドレスフィールド受信処理Ｓ５は、マ
スタアドレスビット１１〜００の各々の受信処理Ｓ５１
〜Ｓ５Ｃと、マスタアドレスパリティビット受信処理Ｓ
５Ｄとから成る。スレーブアドレスフィールド送信処理
Ｓ６は、スレーブアドレスビット１１〜００の各々の送
信処理Ｓ６１〜Ｓ６Ｃと、スレーブアドレスパリティビ
ット送信・ＡＣＫ受信処理Ｓ６Ｄとから成る。スレーブ
アドレスフィールド受信処理Ｓ７は、スレーブアドレス
ビット１１〜００の各々の受信処理Ｓ７１〜Ｓ７Ｃと、
スレーブアドレスパリティビット受信・ＡＣＫ送信処理
Ｓ７Ｄとから成る。コントロールフィールド送信処理Ｓ
８は、コントロールビット０３〜００の各々の送信処理
Ｓ８１〜Ｓ８４と、コントロールフィールドパリティビ
ット送信・ＡＣＫ受信処理Ｓ８５とから成る。コントロ
ールフィールド受信処理Ｓ９は、コントロールビット０
３〜００の各々の受信処理Ｓ９１〜Ｓ９４と、コントロ
ールフィールドパリティビット受信・ＡＣＫ送信処理Ｓ
９５とから成る。電文長フィールド送信処理Ｓ１０は、
電文長ビット０７〜００の各々の送信処理Ｓ１０１〜Ｓ
１０８と、電文長パリティビット送信・ＡＣＫ受信処理
Ｓ１０９とから成る。電文長フィールド受信処理Ｓ１１
は電文長ビット０７〜００の各々の受信処理Ｓ１１１〜
Ｓ１１８と、電文長パリティビット受信・ＡＣＫ送信処
理Ｓ１１９とから成る。データフィールド送信処理Ｓ１
２は、データビット０７〜００の各々の送信処理Ｓ１２
１〜Ｓ１２８と、データパリティビット送信・ＡＣＫ受
信処理Ｓ１２９とから成る。データフィールド受信処理
Ｓ１３は、データビット０７〜００の各々の受信処理Ｓ
１３１〜Ｓ１３８と、データパリティビット受信・ＡＣ
Ｋ送信処理Ｓ１３９とから成る。
【００２８】次に、図１，図２および受信処理における
スタートビットの受信動作開始および同報ビットからマ
スタアドレスフイールドまでの各ビット毎の受信動作の
処理手順をそれぞれフローチャートで示す図５，図６を
参照して受信動作について説明すると、まず図５のステ
ップＳ２０１で、受信手段２のエッジ検出手段１１はバ
ス１からの受信入力である受信シリアルデータＳＲのエ
ッジＥを検出し、割込みを発生させる。次に、タイマ手
段１２に受信シリアルデータＳＲの取込時間を設定（ス
テップＳ２０２）し、タイマ手段１２のカウント動作を
開始する（ステップＳ２０３）。データＳＲのエッジＥ
の検出に応答して、タイマ割込発生手段（図示省略）の
使用を禁止（ステップＳ２０４）し、タイマのカウント
終了対応のデータ取込信号Ｌの供給に応答して上記タイ
マ割込発生手段の使用を許可（ステップＳ２０５）した
後、他の処理へ制御が移る（ステップＳ２０６）。
スタートビットの受信動作開始および同報ビットからマ
スタアドレスフイールドまでの各ビット毎の受信動作の
処理手順をそれぞれフローチャートで示す図５，図６を
参照して受信動作について説明すると、まず図５のステ
ップＳ２０１で、受信手段２のエッジ検出手段１１はバ
ス１からの受信入力である受信シリアルデータＳＲのエ
ッジＥを検出し、割込みを発生させる。次に、タイマ手
段１２に受信シリアルデータＳＲの取込時間を設定（ス
テップＳ２０２）し、タイマ手段１２のカウント動作を
開始する（ステップＳ２０３）。データＳＲのエッジＥ
の検出に応答して、タイマ割込発生手段（図示省略）の
使用を禁止（ステップＳ２０４）し、タイマのカウント
終了対応のデータ取込信号Ｌの供給に応答して上記タイ
マ割込発生手段の使用を許可（ステップＳ２０５）した
後、他の処理へ制御が移る（ステップＳ２０６）。
【００２９】次に、図６を参照すると、タイマ１２のカ
ウント終了に対応するデータ取込信号Ｌの供給に応答し
て上記タイマ割込発生手段はタイマ割込みを発生（ステ
ップＳ２１１）し、データ取込手段１３はバス１から受
信シリアルデータＳＲを取込む（テップＳ２１２）。同
時に、次のタイマ割込発生にて実行する処理のアドレス
（次処理アドレス）を後述のように所定のエリアに設定
（ステップＳ２１３）した後、他の処理へ制御が移る
（ステップＳ２１４）。
ウント終了に対応するデータ取込信号Ｌの供給に応答し
て上記タイマ割込発生手段はタイマ割込みを発生（ステ
ップＳ２１１）し、データ取込手段１３はバス１から受
信シリアルデータＳＲを取込む（テップＳ２１２）。同
時に、次のタイマ割込発生にて実行する処理のアドレス
（次処理アドレス）を後述のように所定のエリアに設定
（ステップＳ２１３）した後、他の処理へ制御が移る
（ステップＳ２１４）。
【００３０】ステップＳ２１３の次処理アドレスの設定
方法は、図３，図４に示すように、スタートビット受信
処理Ｓ１から始まって同報ビット受信処理Ｓ２，マスタ
アドレスビット１１受信処理Ｓ４１と続き、データビッ
ト００受信処理Ｓ１３８，データパリティビット受信・
ＡＣＫ送信処理Ｓ１３９が順番に実行されるように設定
する。
方法は、図３，図４に示すように、スタートビット受信
処理Ｓ１から始まって同報ビット受信処理Ｓ２，マスタ
アドレスビット１１受信処理Ｓ４１と続き、データビッ
ト００受信処理Ｓ１３８，データパリティビット受信・
ＡＣＫ送信処理Ｓ１３９が順番に実行されるように設定
する。
【００３１】ステップＳ２１１のタイマ割込発生手段
は、受信シリアルデータＳＲのエッジ検出信号Ｅの供給
に応答して、タイマ手段１２の初期化とカウント動作の
開始を同時に行いエッジ検出信号Ｅの供給に応答して一
定時間の経過を正確にカウントする。
は、受信シリアルデータＳＲのエッジ検出信号Ｅの供給
に応答して、タイマ手段１２の初期化とカウント動作の
開始を同時に行いエッジ検出信号Ｅの供給に応答して一
定時間の経過を正確にカウントする。
【００３２】次に、図１，２および送信処理における同
報ビット，マスタアドレスビット１１〜００の送信処理
手順を示すフローチャートである図７およびスレーブア
ドレスフィールド，コントロールフィールド，電文長フ
ィールド，データフィールドのそれぞれの各ビットの送
信処理手順を示すフローチャートである図８を参照して
送信動作について説明すると、まず、図７において、タ
イマ１２のカウント終了によりデータ取込信号Ｌが発生
し、この信号Ｌの供給に応答してタイマ割込発生手段は
タイマ割込みを発生（ステップＳ２３１）し、送信手段
３は同期信号を出力（ステップＳ２３２）した後、同期
期間ウェイト（時間待ち）処理（ステップＳ２３３）を
行い、送信シリアルデータＳＴをバス１に送信する（ス
テップＳ２３４）。シリアルデータＳＴの送信後、一定
時間ウェイト（遅延時間待ち）処理（ステップＳ２３
５）を行い、受信手段２はバス１上のデータをシリアル
データＳＲとして取込み（ステップＳ２３６）対応の受
信データＲＴを出力し、比較手段４は受信データＲＴと
送信シリアルデータＳＴとを比較し送信シリアルデータ
ＳＴがバス１上に出力されているかチェックする（ステ
ップＳ２３７）。ステップＳ２３７のチェックの結果、
受信データＲＴが送信シリアルデータＳＴと一致しない
すなわちバスの競合に負けた場合は送信処理を中止し、
受信処理へ移る準備（ステップＳ２３８）を行い、他の
処理へ制御が移る（ステップＳ２３９）。ステップＳ２
３７のチェックの結果、受信データＲＴと送信シリアル
データＳＴとが一致すなわちバスの競合に勝った場合は
次処理アドレスを所定エリアに設定（ステップＳ２３
Ａ）した後、他の処理へ制御が移る（ステップＳ２３
Ｂ）。
報ビット，マスタアドレスビット１１〜００の送信処理
手順を示すフローチャートである図７およびスレーブア
ドレスフィールド，コントロールフィールド，電文長フ
ィールド，データフィールドのそれぞれの各ビットの送
信処理手順を示すフローチャートである図８を参照して
送信動作について説明すると、まず、図７において、タ
イマ１２のカウント終了によりデータ取込信号Ｌが発生
し、この信号Ｌの供給に応答してタイマ割込発生手段は
タイマ割込みを発生（ステップＳ２３１）し、送信手段
３は同期信号を出力（ステップＳ２３２）した後、同期
期間ウェイト（時間待ち）処理（ステップＳ２３３）を
行い、送信シリアルデータＳＴをバス１に送信する（ス
テップＳ２３４）。シリアルデータＳＴの送信後、一定
時間ウェイト（遅延時間待ち）処理（ステップＳ２３
５）を行い、受信手段２はバス１上のデータをシリアル
データＳＲとして取込み（ステップＳ２３６）対応の受
信データＲＴを出力し、比較手段４は受信データＲＴと
送信シリアルデータＳＴとを比較し送信シリアルデータ
ＳＴがバス１上に出力されているかチェックする（ステ
ップＳ２３７）。ステップＳ２３７のチェックの結果、
受信データＲＴが送信シリアルデータＳＴと一致しない
すなわちバスの競合に負けた場合は送信処理を中止し、
受信処理へ移る準備（ステップＳ２３８）を行い、他の
処理へ制御が移る（ステップＳ２３９）。ステップＳ２
３７のチェックの結果、受信データＲＴと送信シリアル
データＳＴとが一致すなわちバスの競合に勝った場合は
次処理アドレスを所定エリアに設定（ステップＳ２３
Ａ）した後、他の処理へ制御が移る（ステップＳ２３
Ｂ）。
【００３３】ステップＳ２３５のバス上の競合チェック
を行う方法として、データ伝搬遅延を考慮するため、自
分の送信シリアルデータＳＴが正しくバス１上に出力さ
れていることをチェックするために一定時間ウェイト処
理を行っている。
を行う方法として、データ伝搬遅延を考慮するため、自
分の送信シリアルデータＳＴが正しくバス１上に出力さ
れていることをチェックするために一定時間ウェイト処
理を行っている。
【００３４】上記データ伝搬遅延は、周波数精度ａと同
期期間ｂとドライバ遅延Ｔｄとバス伝搬遅延Ｔｔとレシ
ーバ遅延Ｔｒとフィルタ遅延Ｔｆとにより、遅延時間
（一定時間）ＴＤを次式により計算する。 ＴＤ＝２ａｂ／（１−ａ）＋（１＋ａ）（２Ｔｄ＋２Ｔｔ＋Ｔｒ）＋Ｔｆ……… ……………………………………………………………………………………（１） ここで、周波数精度ａ＝０．０５％，同期期間ｂ＝２０
μｓ，ドライバ遅延Ｔｄ＝１．６μｓ，バス伝搬遅延Ｔ
ｔ＝０．９μｓレシーバ遅延Ｔｒ＝０．７５μｓ，フィ
ルタ遅延Ｔｆ＝０．５μｓとすると、（１）式より上記
一定時間は９μｓとなる。
期期間ｂとドライバ遅延Ｔｄとバス伝搬遅延Ｔｔとレシ
ーバ遅延Ｔｒとフィルタ遅延Ｔｆとにより、遅延時間
（一定時間）ＴＤを次式により計算する。 ＴＤ＝２ａｂ／（１−ａ）＋（１＋ａ）（２Ｔｄ＋２Ｔｔ＋Ｔｒ）＋Ｔｆ……… ……………………………………………………………………………………（１） ここで、周波数精度ａ＝０．０５％，同期期間ｂ＝２０
μｓ，ドライバ遅延Ｔｄ＝１．６μｓ，バス伝搬遅延Ｔ
ｔ＝０．９μｓレシーバ遅延Ｔｒ＝０．７５μｓ，フィ
ルタ遅延Ｔｆ＝０．５μｓとすると、（１）式より上記
一定時間は９μｓとなる。
【００３５】ステップＳ２３Ａの、次処理アドレスの設
定方法は、図３，図４に示すように、マスタアドレスビ
ット１１送信処理Ｓ４１からスレーブアドレスビット１
１送信処理Ｓ７１が順番に実行されるように設定する。
定方法は、図３，図４に示すように、マスタアドレスビ
ット１１送信処理Ｓ４１からスレーブアドレスビット１
１送信処理Ｓ７１が順番に実行されるように設定する。
【００３６】次に、図８を参照すると、タイマ１２のカ
ウント終了によりデータ取込信号Ｌが発生し、この信号
Ｌの供給に応答してタイマ割込発生手段はタイマ割込み
を発生（ステップＳ２４１）し、次の出力データがレベ
ル１，０のいずれであるかを判断（ステップＳ２４２）
し、レベル１の場合は同期信号とデータ信号がレベル１
となるシリアルデータＳＴをシリアルインターフェース
に設定する（ステップＳ２４３）。また、上記出力デー
タがレベル０の場合は、同期信号とデータ信号がレベル
０となる送信シリアルデータＳＴをシリアルインターフ
ェースに設定する（ステップＳ２４４）。送信シリアル
データＳＴの設定が完了すると上記シリアルインターフ
ェースの動作を開始（ステップＳ２４５）し、次処理の
アドレスを所定エリアに設定（ステップＳ２４６）した
後、他の処理へ制御が移る（ステップＳ２４７）。
ウント終了によりデータ取込信号Ｌが発生し、この信号
Ｌの供給に応答してタイマ割込発生手段はタイマ割込み
を発生（ステップＳ２４１）し、次の出力データがレベ
ル１，０のいずれであるかを判断（ステップＳ２４２）
し、レベル１の場合は同期信号とデータ信号がレベル１
となるシリアルデータＳＴをシリアルインターフェース
に設定する（ステップＳ２４３）。また、上記出力デー
タがレベル０の場合は、同期信号とデータ信号がレベル
０となる送信シリアルデータＳＴをシリアルインターフ
ェースに設定する（ステップＳ２４４）。送信シリアル
データＳＴの設定が完了すると上記シリアルインターフ
ェースの動作を開始（ステップＳ２４５）し、次処理の
アドレスを所定エリアに設定（ステップＳ２４６）した
後、他の処理へ制御が移る（ステップＳ２４７）。
【００３７】ステップＳ２４１のタイマ割込発生手段
は、送信シリアルデータＳＴすなわち同期信号のエッジ
検出信号Ｅの供給に応答して、タイマ手段１２の初期化
とカウント動作の開始を同時に行いエッジ検出信号Ｅの
供給に応答して一定時間の経過を正確にカウントする。
は、送信シリアルデータＳＴすなわち同期信号のエッジ
検出信号Ｅの供給に応答して、タイマ手段１２の初期化
とカウント動作の開始を同時に行いエッジ検出信号Ｅの
供給に応答して一定時間の経過を正確にカウントする。
【００３８】
【発明の効果】以上説明したように、本発明のシリアル
データ伝送装置およびその制御方法は、シリアルデータ
信号の各々のビットデータ毎にエッジを基準として所定
時間長のパルス信号を取込む入力インタフエースを備
え、送受信処理をソフトウェア処理にて実行することに
より、シリアルデータ伝送を実現するための複雑かつ高
価な専用ハードウェアを使用することなく、シリアルデ
ータ信号の送信および受信の制御を行うことが可能とな
るので、非常に安価なシリアルデータ伝送装置を提供す
ることができるという効果がある。
データ伝送装置およびその制御方法は、シリアルデータ
信号の各々のビットデータ毎にエッジを基準として所定
時間長のパルス信号を取込む入力インタフエースを備
え、送受信処理をソフトウェア処理にて実行することに
より、シリアルデータ伝送を実現するための複雑かつ高
価な専用ハードウェアを使用することなく、シリアルデ
ータ信号の送信および受信の制御を行うことが可能とな
るので、非常に安価なシリアルデータ伝送装置を提供す
ることができるという効果がある。
【図１】本発明のシリアルデータ伝送装置の実施の一形
態を示すブロック図である。
態を示すブロック図である。
【図２】本発明を適用したシリアルデータ伝送装置の伝
送信号フォーマットを示す図である。
送信号フォーマットを示す図である。
【図３】本実施の形態のシリアルデータ伝送装置の制御
方法の一例を示すフローチャートである。
方法の一例を示すフローチャートである。
【図４】図３のフローチャートの詳細を示すフローチャ
ートである。
ートである。
【図５】受信処理におけるスタートビットの受信動作開
始の処理手順を示すフローチャートである。
始の処理手順を示すフローチャートである。
【図６】受信処理における同報ビットからマスタアドレ
スフイールドまでの各ビット毎の受信動作の処理手順を
示すフローチャートである。
スフイールドまでの各ビット毎の受信動作の処理手順を
示すフローチャートである。
【図７】送信処理における同報ビット，マスタアドレス
フィールドの各ビット毎の送信処理手順を示すフローチ
ャートである。
フィールドの各ビット毎の送信処理手順を示すフローチ
ャートである。
【図８】送信処理におけるスレーブアドレスフィール
ド，コントロールフィールド，電文長フィールド，デー
タフィールドのそれぞれの各ビットの送信処理手順を示
すフローチャートである。
ド，コントロールフィールド，電文長フィールド，デー
タフィールドのそれぞれの各ビットの送信処理手順を示
すフローチャートである。
【図９】非同期方式シリアル通信における一般的な信号
フォーマットを示す図である。
フォーマットを示す図である。
【図１０】Ｄ２Ｂによる伝送信号フォーマットを示す図
である。
である。
【図１１】従来のシリアルデータ伝送装置の一例を示す
ブロック図である。
ブロック図である。
１ バス ２ 受信手段 ３ 送信手段 ４ 比較手段 ５ 内部バス ６，１１１ ＣＰＵ １０，２０ 入力インタフエース １１ エッジ検出手段 １２ タイマ手段 １３ データ取込手段 １１２ プロトコルコントローラ １１３ シフトレジスタ １１４ アービトレーションディテクタ １１５ パリティチェック回路 １１６ Ｄ２Ｂドライバ １１７ Ｄ２Ｂレシーバ
Claims (7)
- 【請求項１】 複数の通信対象装置間を相互に接続する
データバスを介して１フレームが複数のビットデータか
ら構成される非同期方式のシリアルデータ信号の送信お
よび受信を行うシリアルデータ伝送装置において、 前記データバスから入力した受信シリアルデータ信号を
この受信シリアルデータ信号を構成する各々のビットデ
ータ毎にレベル変化点であるエッジを基準として所定時
間長のパルス信号を取込み第１の取込データを生成する
第１のデータ入力インタフエース手段と、 前記第１の取込データの供給に応答して受信データ信号
を生成し内部データバスに供給する受信手段と、 前記内部データバスから送信データをこの送信データを
構成する各々のビットデータ毎にレベル変化点であるエ
ッジを基準として前記時間長のパルス信号を取込み第２
の取込データを生成する第２のデータ入力インタフエー
ス手段と、 前記第２の取込データの供給に応答して送信シリアルデ
ータ信号を生成し前記データバスに送信する送信手段と
を備えることを特徴とするシリアルデータ伝送装置。 - 【請求項２】 前記送信毎に前記送信シリアルデータ信
号とこの送信シリアルデータ信号の前記送信の時刻から
予め定めた遅延時間遅延した前記第１の取込データとを
比較しこの比較結果に応答して前記データバスの占有判
定を行うための比較信号を出力する比較手段を備えるこ
とを特徴とする請求項１記載のシリアルデータ伝送装
置。 - 【請求項３】 前記遅延時間が、百分率で表した周波数
精度であるパーセント周波数精度の２倍の値と同期期間
との乗算値を１から前記パーセント周波数精度を減算し
た値で除算した値を第１の値とし、送信ドライバ遅延時
間の２倍の値と前記データバスの伝搬遅延時間の２倍の
値と受信レシーバの遅延時間との加算値と前記パーセン
ト周波数精度と１との加算値との乗算値を第２の値と
し、前記第１，第２の値と受信回路に含まれるフィルタ
遅延時間との加算値とすることを特徴とする請求項１記
載のシリアルデータ伝送装置。 - 【請求項４】 前記第１および第２のデータ入力インタ
フエース手段の各々が、前記ビットデータの前記エッジ
を検出してエッジ検出信号を生成するエッジ検出手段
と、 前記エッジ検出信号の供給に応答してこのエッジ検出信
号の発生時刻から前記時間長を計数しデータ取込信号を
発生するタイマ手段と、 前記データ取込信号の供給に応答して各々のビットデー
タ毎に前記エッジ検出対象のビットデータを取込み前記
第１および第２の取込データをそれぞれ生成するデータ
取込手段とを備えることを特徴とする請求項１記載のシ
リアルデータ伝送装置。 - 【請求項５】 前記タイマ手段が、前記エッジ検出信号
の供給に応答して初期化および計数開始動作を同時に行
うことを特徴とする請求項４記載のシリアルデータ伝送
装置。 - 【請求項６】 複数の通信対象装置間を相互に接続する
データバスを介して１フレームが複数のビットデータか
ら構成される非同期方式のシリアルデータ信号の送信お
よび受信を行うシリアルデータ伝送装置の制御方法にお
いて、 前記データバスから入力した受信シリアルデータ信号を
この受信シリアルデータ信号を構成する各々のビットデ
ータ毎にレベル変化点であるエッジを検出しエッジ検出
信号を発生するステップと、 前記エッジ検出信号の供給に応答してタイマ手段の初期
化と計数開始を行うステップと、 前記タイマ手段が予め定めた計数値の計数を行い前記計
数値に達したとき前記エッジ検出対象の各々のビットデ
ータを取込み取込データを生成するステップと、 前記取込データの１ビット毎に同期をとるステップとを
含むことを特徴とするシリアルデータ伝送装置の制御方
法。 - 【請求項７】 複数の通信対象装置間を相互に接続する
データバスを介して１フレームが複数のビットから構成
される非同期方式のシリアルデータ信号の送信および受
信を行うシリアルデータ伝送装置の制御方法において、 送信データの供給に応答して送信シリアルデータ信号を
生成しこの送信シリアルデータ信号の１ビット毎のビッ
トデータを順次前記データバスに送信するステップと、 前記送信シリアルデータ信号の前記送信の時刻から予め
定めた遅延時間を設定するステップと、 前記遅延時間経過後に前記データバス上のシリアルデー
タ信号を取込み取込データ信号を生成するステップと、 前記取込データ信号と前記送信シリアルデータ信号とを
比較し前記データバス上のシリアルデータが競合してい
るか否かを判定するステップと、 前記判定結果により送信を中止し受信処理へ移行するス
テップと次のシリアルデータ信号の処理対応のアドレス
をセットするステップとのいずれか一方を選択するステ
ップとを含むことを特徴とするシリアルデータ伝送装置
の制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19368895A JP2704144B2 (ja) | 1995-07-28 | 1995-07-28 | シリアルデータ伝送装置及びその制御方法 |
| EP19960112152 EP0756401B1 (en) | 1995-07-28 | 1996-07-26 | Asynchronous serial data transmission apparatus with edge interrupt operation and timer interrupt operation |
| DE69607701T DE69607701T2 (de) | 1995-07-28 | 1996-07-26 | Vorrichtung zur seriellen Übertragung von asynchronen Daten mit Flanken- und Zeitgeberunterbrechnung |
| KR1019960030826A KR100203608B1 (ko) | 1995-07-28 | 1996-07-27 | 에지 인터럽트 동작 및 타이머 인터럽트 동작을 갖는 비동기 직 렬 데이터 전송 장치 |
| US08/688,644 US5838747A (en) | 1995-07-28 | 1996-07-29 | Asynchronous serial data transmission apparatus with edge interrupt operation and timer interrupt operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19368895A JP2704144B2 (ja) | 1995-07-28 | 1995-07-28 | シリアルデータ伝送装置及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946361A JPH0946361A (ja) | 1997-02-14 |
| JP2704144B2 true JP2704144B2 (ja) | 1998-01-26 |
Family
ID=16312133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19368895A Expired - Lifetime JP2704144B2 (ja) | 1995-07-28 | 1995-07-28 | シリアルデータ伝送装置及びその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5838747A (ja) |
| EP (1) | EP0756401B1 (ja) |
| JP (1) | JP2704144B2 (ja) |
| KR (1) | KR100203608B1 (ja) |
| DE (1) | DE69607701T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180054B2 (ja) * | 1997-05-16 | 2001-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | ネットワーク・セキュリティ・システム |
| US6779030B1 (en) * | 1997-10-06 | 2004-08-17 | Worldcom, Inc. | Intelligent network |
| US7030428B2 (en) * | 2001-12-03 | 2006-04-18 | Cree, Inc. | Strain balanced nitride heterojunction transistors |
| US9148409B2 (en) | 2005-06-30 | 2015-09-29 | The Chamberlain Group, Inc. | Method and apparatus to facilitate message transmission and reception using different transmission characteristics |
| USRE48433E1 (en) | 2005-01-27 | 2021-02-09 | The Chamberlain Group, Inc. | Method and apparatus to facilitate transmission of an encrypted rolling code |
| US8422667B2 (en) | 2005-01-27 | 2013-04-16 | The Chamberlain Group, Inc. | Method and apparatus to facilitate transmission of an encrypted rolling code |
| EP2309677B1 (en) * | 2009-10-06 | 2012-09-05 | Nxp B.V. | Wake up detector for a bus transceiver |
| US20110316668A1 (en) * | 2010-06-24 | 2011-12-29 | Laird Edward T | Method and Apparatus to Facilitate Message Transmission and Reception Via Wireline Using Different Transmission Characteristics |
| GB2516837B (en) | 2013-07-31 | 2015-12-09 | Ip Access Ltd | Network elements, wireless communication system and methods therefor |
| US10484139B2 (en) * | 2014-09-19 | 2019-11-19 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Address verification on a bus |
| US10652743B2 (en) | 2017-12-21 | 2020-05-12 | The Chamberlain Group, Inc. | Security system for a moveable barrier operator |
| US11074773B1 (en) | 2018-06-27 | 2021-07-27 | The Chamberlain Group, Inc. | Network-based control of movable barrier operators for autonomous vehicles |
| WO2020028502A1 (en) | 2018-08-01 | 2020-02-06 | The Chamberlain Group, Inc. | Movable barrier operator and transmitter pairing over a network |
| US10997810B2 (en) | 2019-05-16 | 2021-05-04 | The Chamberlain Group, Inc. | In-vehicle transmitter training |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4308418A1 (de) * | 1993-03-17 | 1994-09-22 | Elsa Gmbh | Bitratenerkennung |
| US5450450A (en) * | 1993-03-31 | 1995-09-12 | Panasonic Technologies, Inc. | Asynchronous data transmitting and receiving system |
| JP2752030B2 (ja) * | 1993-04-16 | 1998-05-18 | 沖電気工業株式会社 | ローカルエリアネットワーク回線における信号送受信装置 |
-
1995
- 1995-07-28 JP JP19368895A patent/JP2704144B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-26 DE DE69607701T patent/DE69607701T2/de not_active Expired - Fee Related
- 1996-07-26 EP EP19960112152 patent/EP0756401B1/en not_active Expired - Lifetime
- 1996-07-27 KR KR1019960030826A patent/KR100203608B1/ko not_active IP Right Cessation
- 1996-07-29 US US08/688,644 patent/US5838747A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0756401A3 (en) | 1997-07-30 |
| EP0756401A2 (en) | 1997-01-29 |
| JPH0946361A (ja) | 1997-02-14 |
| EP0756401B1 (en) | 2000-04-12 |
| KR100203608B1 (ko) | 1999-06-15 |
| US5838747A (en) | 1998-11-17 |
| DE69607701T2 (de) | 2000-11-02 |
| DE69607701D1 (de) | 2000-05-18 |
| KR970009026A (ko) | 1997-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2704144B2 (ja) | シリアルデータ伝送装置及びその制御方法 | |
| JP3116860B2 (ja) | データ処理装置、データ処理システム、データ処理方法、情報記憶媒体 | |
| EP0827062A1 (en) | Electronic apparatus and operation mode controlling method therefor | |
| JP2009244991A (ja) | データ通信方法、データ通信システム、電子制御ユニット、及び回路基板 | |
| US6952276B2 (en) | Printer detecting data precisely in response to change in data transmission speed | |
| US6445718B1 (en) | Serial interface circuit | |
| US7826492B2 (en) | Communication system, cycle master node and communication method | |
| JP2770282B2 (ja) | 車両用データ伝送システム | |
| US7203205B2 (en) | Polling device and communication apparatus | |
| US20060017811A1 (en) | Communication system, electronic apparatus, control apparatus, and computer-readable storage medium | |
| JPH1117710A (ja) | シリアルインタフェース回路 | |
| US6570666B1 (en) | Printer detecting data precisely in response to change in data transmission speed | |
| JP3495879B2 (ja) | データ処理方法、データ処理装置、及びコンピュータ読み取り可能な記録媒体 | |
| JP2006195607A (ja) | バルクアウト転送終了判定方法および回路 | |
| JP2003333045A (ja) | パワーマネージメント | |
| KR100539518B1 (ko) | 버스시스템에서의 어싱크로너스 패킷(ＡｓｙｎｃｈｒｏｎｏｕｓＰａｃｋｅｔ) 중재방법 | |
| JPH0439819B2 (ja) | ||
| KR100217819B1 (ko) | Iic 버스 사용 제어 방법 | |
| JP3474899B2 (ja) | Ｌａｎの通信方法 | |
| JPS6238637A (ja) | マルチドロツプにおける伝送制御方式 | |
| JP2001230835A (ja) | データ通信装置及びデータ通信方法 | |
| JPH10290246A (ja) | 通信装置および通信方法 | |
| JP4355983B2 (ja) | データ転送方法及びデータ送信装置及びデータ受信装置 | |
| JP2008227570A (ja) | 差動型伝送装置 | |
| JP2006091955A (ja) | データ転送システムおよびバス調停方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 15 |